KR100480568B1 - 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 - Google Patents

고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 Download PDF

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Abstract

본 발명은 고전압 검출부, 상기 고전압 검출부를 이용하여 사용자(User)에 의해 테스트 모드로 진입되는 것을 방지하는 반도체 메모리 장치, 및 이의 모드 구별 방법을 개시한다. 반도체 메모리 장치는 하나 이상의 모드(mode)들로 구분되고 상기 모드들이 어드레스 신호들의 조합에 의해 모드가 구별되고 그 구성요소로는 상기 어드레스 신호들 중 어느 하나인 제 1 어드레스 신호 및 모드 셋팅시 인에이블되는 마스터 신호를 입력으로하고 상기 제 1 어드레스 신호의 전압이 외부 전원 전압보다 클 때 고전압 검출 신호를 출력하는 고전압 검출부, 상기 마스터 신호를 지연시키는 지연부, 상기 고전압 검출 신호를 입력으로하여 이를 반전시킨 반전 신호를 출력하는 논리부, 및 상기 반전 신호, 상기 제 1 어드레스 신호를 제외한 제 2 어드레스 신호들, 및 상기 지연부를 통해 지연된 마스터 신호를 입력으로하여 상기 반도체 메모리 장치가 테스트 모드로 진입하기 위한 테스트 모드 신호들, 및 상기 반도체 메모리 장치가 정상 모드로 진입하기 위한 정상 모드 신호 중 어느 하나를 출력하는 모드 구별부가 있다.

Description

고전압 검출부, 및 이를 구비한 반도체 메모리 장치와 반도체 메모리 장치의 모드 구별 방법{Super voltage detector, semiconductor memory device & mode setting}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치가 사용자(User)에 의해 테스트 모드로 진입되는 것을 방지하기 위해 고전압 검출부를 구비한 반도체 메모리 장치, 및 이의 모드 구별 방법에 관한 것이다.
하나 이상의 모드(mode)들로 구분되고 상기 모드들이 어드레스 신호들의 조합에 의해 모드가 구분되는 종래의 동기식 디램(SDRAM)에서는 정상 모드로 진입하기 위한 모드 구별 어드레스와 테스트 모드로 진입하기 위한 테스트용 어드레스가 지정되어있다. 상기 모드 구별 어드레스는 사용자에 의해 정의되는 반면에 테스트용 어드레스는 제조자에 의해 정의되지만 사용자에 의해 테스트 모드로 진입되는 문제점이 발생할 수 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 모드 구별부를 도시한 블럭도이다.
상기 도 1을 참조하면, 상기 모드 구별부(1)는 하나 이상의 모드 레지스터 셋(Mode Register Set)으로 이루어지고, 어드레스 신호들(AiB,AjB,AkB,AlB,AmB)이 어드레스 버퍼(도시하지 않음)를 통해 출력된 모드 구별 어드레스 신호들(MRAiB,MRAjB,MRAkB,MRAlB,MRAmB) 및 상기 모드 구별부(1)를 인에이블하기 위한 마스터 신호(PWCBR)를 입력으로하여 반도체 메모리 장치가 테스트 모드로 진입하기 위한 제 1 및 제 2 테스트 모드 신호(MRSTEST, TMSET) 그리고 반도체 메모리 장치가 정상 모드로 진입하기 위한 정상 모드 신호(MRSET) 중 어느 하나를 출력한다.
도 2는 상기 도 1에 도시한 모드 구별부의 회로도이다.
상기 도 2를 참조하면, 상기 모드 구별부는 모드 구별 어드레스 신호들(MRAiB,MRAjB,MRAkB,MRAlB,MRAmB) 중 어느 하나, 예컨대 i번 모드 구별 어드레스 신호(MRAiB)를 반전시키는 제 1 인버터(11), j번 모드 구별 어드레스 신호(MRAjB)를 반전시키는 제 2 인버터(12), 상기 i번 모드 구별 어드레스 신호(MRAiB)와 j번 모드 구별 어드레스 신호(MRAjB)를 입력으로하는 제 1 노아 게이트(13), 상기 제 1 인버터(11)와 제 2 인버터(12)에서 출력된 신호들을 입력으로하는 제 2 노아 게이트(14), k,l,m번 모드 구별 어드레스 신호(MRAkB,MRAlB,MRAmB)를 입력으로하는 제 1 낸드 게이트(15), 상기 제 1 낸드 게이트(15)에서 출력된 신호를 반전시키는 제 3 인버터(16)를 구비한다. 또한 상기 모드 구별부를 인에이블하기 위한 마스터 신호(PWCBR), 상기 제 1 노아 게이트(13)에서 출력된 신호, 및 상기 제 3 인버터(16)에서 출력된 신호를 입력으로하는 제 2 낸드 게이트(17), 상기 마스터 신호(PWCBR), 상기 제 2 노아 게이트(14)에서 출력된 신호, 및 상기 제 3 인버터(16)에서 출력된 신호를 입력으로하는 제 3 낸드 게이트(18), 상기 마스터 신호(PWCBR), 상기 제 1 노아 게이트(14)에서 출력된 신호, 및 상기 제 1 낸드 게이트(15)에서 출력된 신호를 입력으로하는 제 4 낸드 게이트(19), 상기 제 2 낸드 게이트(17)에서 출력된 신호를 반전시켜 제 2 테스트 모드 신호(TMSET)를 출력하는 제 4 인버터(20), 상기 제 3 낸드 게이트(18)에서 출력된 신호를 반전시켜 제 1 테스트 모드 신호(MRSTEST)를 출력하는 제 5 인버터(21), 및 상기 제 4 낸드 게이트(19)에서 출력된 신호와 반도체 소자 구동시 논리 하이로 인에이블되는 칩 인에이블 신호(PVCCH)를 입력으로하여 정상 모드 신호(MRSET)를 출력하는 제 5 낸드 게이트(22)를 포함한다.
상기 i 내지 m번 모드 구별 어드레스 신호들(MRAiB,MRAjB,MRAkB,MRAlB,MRAmB)이 모두 논리 하이일 때 상기 칩 인에이블 신호(PVCCH) 및 상기 마스터 신호(PWCBR)가 논리 하이되면, 상기 제 1 낸드 게이트(15) 및 상기 제 1 노아 게이트(13)의 출력단은 논리 로우되고 상기 제 3 노아 게이트(14) 및 제 3 인버터(16)의 출력단은 논리 하이된다. 따라서 상기 제 2 낸드 게이트(17)의 출력단은 논리 하이되고 상기 제 3 및 제 4 낸드 게이트(18,19)의 출력단은 논리 하이되어 상기 제 2 테스트 모드 신호(TMSET) 및 정상 모드 신호(MRSET)는 논리 로우되고 상기 제 1 테스트 모드 신호(MRSTEST)가 논리 하이된다.
그 결과 반도체 메모리 장치는 상기 제 1 테스트 모드 신호(MRSTEST)에 의해 테스트 모드로 진입하게된다.
상기와 같은 테스트 모드 진입 중에 k 내지 m번 모드 구별 어드레스 신호(MRAkB,MRAlB,MRAmB)가 논리 로우되면 상기 제 4 낸드 게이트(19)의 출력단은 논리 로우되어 상기 제 5 낸드 게이트(22)에서 출력된 정상 모드 신호(MRSET)는 논리 하이되므로 반도체 메모리 장치는 테스트 모드 진입이 중지되고 정상 모드로 진입하게된다.
도 3은 상기 도 2에 도시한 모드 구별부의 동작 상태를 나타낸 타이밍도이다.
상기 도 3을 참조하면, k 내지 m번 모드 구별 어드레스 신호(MRAkB,MRAlB,MRAmB)가 논리 하이일 때 마스터 신호(PWCBR)가 논리 하이되면, 제 1 테스트 모드 신호(MRSTEST)가 논리 하이되어 반도체 메모리 장치는 테스트 모드로 진입되고 상기 k 내지 m번 모드 구별 어드레스 신호(MRAkB,MRAlB,MRAmB)가 논리 로우일 때 상기 마스터 신호(PWCBR)가 논리 하이되면, 정상 모드 신호(MRSET)가 논리 하이되어 반도체 메모리 장치는 정상 모드로 진입한다.
다시말해서 상기 i번 및 j번 모드 구별 어드레스 신호(MRAiB,MRAjB)가 모두 논리 하이일 때 반도체 메모리 장치는 정상 모드 또는 테스트 모드로 진입할 수 있으므로 사용자(user)에 의해 테스트 모드로 진입되는 현상을 막을 수가 없다.
따라서 외부 전원(Vcc)보다 일정 전압(1Vtn) 이상일 경우에만 상기 전압을 검출하여 상기 모드 구별부를 동작시키는 고전압 검출 회로(Super-Voltage Detecter)를 필요로하게 되었다.
도 4는 종래의 고전압 검출회로를 도시한 회로도이다.
상기 도 4를 참조하면, 상기 고전압 검출회로는 제 1 내지 제 7 앤모스 트랜지스터들(31∼37), 낸드 게이트(38), 및 인버터들(39,40)으로 구성된다.
어드레스 신호(Ai)의 전압이 전원 전압(Vcc)보다 2Vt만큼 클(Vcc+2Vt 이상) 경우 직류 패쓰(DC current path)가 발생하여 신호의 전이 시간(transition time)이 늦어지고 전류 소모가 많아지는 문제가 있다. 또한 고주파수(High Frequency)에서 동작하는 동기식 디램(Syncronous DRAM)에서는 다음 클럭에서 또 다른 명령어(Command)가 입력되어 모드 구별부를 동작시키는데 비동기식 디램(Asyncronous DRAM)에서 사용되는 고전압 검출 회로를 동기식 디램에서 사용하면 신호의 지연이 커서 부적절하다.
그리고 Vcc 값이 커질수록 고전압 검출회로의 어드레스 신호(Ai)는 Vcc+α의 전압에 동작하지 않고 Vcc 전압에 동작하므로 고전압 검출 회로로서의 역할을 하지 못하는 단점이 있다.
따라서 본 발명은 동작 속도가 빠르고 모든 전압 영역에서 동작하는 고전압 검출 회로에 관한 것이다.
본 발명이 이루고자 하는 기술적 과제는, 사용자(User)에 의해 테스트 모드로 진입되는 것을 방지하기 위해 고전압 검출부를 이용하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 고전압 검출부를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 반도체 메모리 장치의 모드 구별 방법을 제공하는데 있다.
상기 과제를 이루기 위하여 본 발명은, 하나 이상의 모드(mode)들로 구분되고 상기 모드들이 어드레스 신호들의 조합에 의해 모드가 구분되는 반도체 메모리 장치에 있어서, 상기 어드레스 신호들 중 어느 하나인 제 1 어드레스 신호 및 모드 셋팅시 인에이블되는 마스터 신호를 입력으로하고 상기 제 1 어드레스 신호의 전압이 외부 전원 전압보다 클 때 고전압 검출 신호를 출력하는 고전압 검출부, 상기 마스터 신호를 지연시키는 지연부, 상기 고전압 검출 신호를 입력으로하여 이를 반전시킨 반전 신호를 출력하는 논리부, 및 상기 반전 신호, 상기 제 1 어드레스 신호를 제외한 제 2 어드레스 신호들, 및 상기 지연부를 통해 지연된 마스터 신호를 입력으로하여 상기 반도체 메모리 장치가 테스트 모드로 진입하기 위한 테스트 모드 신호들, 및 상기 반도체 메모리 장치가 정상 모드로 진입하기 위한 정상 모드 신호 중 어느 하나를 출력하는 모드 구별부를 구비하는 것을 특징으로하는 반도체 메모리 장치를 제공한다.
상기 다른 과제를 이루기 위하여 본 발명은, 다이오드 수단을 포함하고 하나의 어드레스 신호를 입력으로하여 상기 어드레스 신호가 상기 다이오드 수단들을 통과하여 상기 어드레스 신호의 전압보다 상기 다이오드 수단의 문턱 전압만큼 강하된 제 1 전압을 발생하는 입력부, 그 일 입력단으로는 외부의 전원전압이 입력되고 그 다른 입력단으로는 상기 입력부로부터 출력된 상기 제 1 전압을 입력으로하는 차동 증폭부, 반도체 메모리 장치의 모드 셋팅시 인에이블되는 마스터 신호를 입력으로하여 상기 차동 증폭부를 트리거하기 위한 트리거 신호(trigger signal)를 발생하는 트리거 신호 발생부, 및 상기 차동 증폭부에서 출력된 전압을 드라이빙하여 고전압 검출 신호를 발생하는 드라이빙부를 구비하여,
상기 어드레스 신호의 전압이 상기 전원전압과 상기 다이오드 수단의 문턱 전압을 합한 전압보다 클 때 상기 고전압 검출 신호를 발생하는 것을 특징으로하는 반도체 메모리 장치의 고전압 검출부를 제공한다.
상기 드라이빙부는 짝수개의 인버터들로 구성되어 상기 차동 증폭부에서 출력된 전압을 지연시키는 지연 수단, 및 상기 차동 증폭부의 출력단을 프리차아지(precharge)하는 프리차아지 수단을 포함하는 것이 바람직하다.
상기 트리거 신호 발생부는 상기 마스터 신호의 펄스가 상기 트리거 신호의 펄스 폭 내에 포함되도록 형성된 것이 바람직하다.
상기 또다른 과제를 이루기 위하여 본 발명은, 하나 이상의 모드(mode)들로 구분되고 상기 모드들이 어드레스 신호들의 조합에 의해 모드가 구별되는 반도체 메모리 장치의 모드 구별 방법에 있어서, 상기 어드레스 신호들 중 어느 하나인 제 1 어드레스 신호 및 모드 셋팅시 인에이블되는 마스터 신호를 입력으로하여 상기 제 1 어드레스 신호의 전압이 외부 전원 전압보다 클 때 고전압 검출 신호를 발생하는 단계, 및 상기 고전압 검출 신호의 논리 상태에 따라 상기 반도체 메모리 장치가 테스트 모드로 진입하기 위한 테스트 모드 신호들, 및 상기 반도체 메모리 장치가 정상 모드로 진입하기 위한 정상 모드 신호 중 어느 하나를 발생하는 단계를 포함하는 것을 특징으로하는 반도체 메모리 장치의 모드 구별 방법을 제공한다.
상기 고전압 검출 신호의 펄스 폭은 상기 마스터 신호의 펄스 폭보다 크게함으로써 상기 마스터 신호 발생 후 상기 고전압 검출 신호에 의해 반도체 메모리 장치의 모드가 구별되는 것이 바람직하다.
따라서 본 발명에 의한 반도체 메모리 장치는 하나의 어드레스 신호의 전압이 외부 전원(Vcc) 이상의 고전압이 입력될 때만 동작하는 고전압 검출부를 구비함으로써 동작 속도가 빠르고 전 전압 영역에서 동작이 가능하고 사용자에 의해 테스트 모드로 진입되는 현상을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 5는 본 발명에 의한 반도체 메모리 장치를 도시한 블럭도이다.
상기 도 5를 참조하면, 상기 반도체 메모리 장치는 고전압 검출부(51), 논리부(52), 지연부(53), 및 모드 구별부(54)를 구비한다.
상기 고전압 검출부(51)는 어드레스핀(도시하지 않음)으로부터 입력된 어드레스(Ai), 상기 모드 구별부(54)의 모드 셋팅시 인에이블되는 마스터 신호(PWCBR), 및 기준 전압(Vref)를 입력으로하여 고전압 검출 신호(SMRAiB)를 출력하는데, 상기 고전압 검출 신호(SMRAiB)는 상기 어드레스(Ai)의 전압이 외부로부터 반도체 메모리 장치에 공급되는 전원 전압(Vcc)보다 클 때 발생한다.
상기 논리부(52)는 상기 전압 검출부(51)에서 출력된 고전압 검출 신호(SMRAiB)와 어드레스 신호들(AjB,AkB,AlB,AmB)이 어드레스 버퍼(도시하지 않음)를 통해 출력된 모드 구별 어드레스 신호들 중 어느 하나, 예컨대 j번 모드 구별 어드레스 신호(MRAjB)를 입력으로하여 상기 고전압 검출 신호(SMRAiB)에 반전된 반전 신호(MRAijB)를 출력한다.
상기 지연부(53)는 상기 마스터 신호(PWCBR)를 지연시킨다.
상기 모드 구별부(54)는 모드 구별 어드레스 신호들의 조합에 의해 반도체 메모리 장치가 동작되기 위한 하나 이상의 모드(mode)들을 선택하는 것으로서 하나 이상의 모드 레지스터 셋(Mode Register Set)으로 이루어지고, 이는 상기 고전압 검출 신호(SMRAiB), 반전 신호(MRAijB), j내지 m번 모드 구별 어드레스 신호들(MRAjB,MRAkB,MRAlB,MRAmB), 및 상기 지연부(53)에서 출력된 지연된 마스터 신호(PWCBRD)를 입력으로하여 상기 반도체 메모리 장치가 테스트 모드로 진입하기 위한 제 1 및 제 2 테스트 모드 신호(MRSTEST, TMSET), 및 상기 반도체 메모리 장치가 정상 모드로 진입하기 위한 정상 모드 신호(MRSET) 중 어느 하나를 출력한다.
도 6은 상기 도 5에 도시한 고전압 검출부의 회로도이다.
상기 도 6을 참조하면, 상기 고전압 검출부는 트리거 신호 발생부(61), 차동 증폭부(62), 입력부(63), 드라이빙부(64)를 포함한다.
상기 입력부(63)는 어드레스(Ai)를 입력으로하는 다이오드 수단, 즉 드레인과 게이트가 연결된 앤모스 트랜지스터(81)를 포함하고 상기 상기 앤모스 트랜지스터(81)의 소오스로는 상기 어드레스(Ai)의 전압보다 문턱 전압(Vt)만큼 강하된 제 1 전압(V1)을 출력한다. 상기 앤모스 트랜지스터(81)의 소오스와 접지 전압사이에는 앤모스 트랜지스터들(85,86)이 직렬로 연결된다.
상기 앤모스 트랜지스터들(85,86)은 상기 제 1 전압(V1)을 방전하기 위한 것으로 상기 앤모스 트랜지스터들(85,86)의 게이트에는 각각 상기 트리거 신호 발생부(61)로부터 입력된 트리거 신호(WCBRDD), 및 기준전압(Vref)이 입력된다. 상기 기준 전압(Vref)은 전원 전압(Vcc)의 1/2인 1.4V 정도로서 방전시 전류를 줄이기 위한 것이다.
상기 차동 증폭부(62)는 제 1 및 제 2 피모스 트랜지스터(75,76)과 제 1 내지 제 3 앤모스 트랜지스터(77,78,79)를 구비하여 기준 전압으로는 외부의 전원 전압(Vcc)을 사용하고 상기 기준 전압과 비교되는 입력 전압으로는 상기 제 1 전압(V1)을 사용하여 상기 제 1 전압(V1)이 상기 전원 전압(Vcc)보다 클 경우 논리 하이의 출력 전압(V0)을 출력한다.
그 연결 관계를 상세히 살펴보면, 상기 제 1 및 제 2 피모스 트랜지스터(75,76)의 드레인으로 상기 전원 전압(Vcc)이 입력되고 상기 제 1 및 제 2 피모스 트랜지스터(75,76)의 게이트, 상기 제 1 피모스 트랜지스터(75)의 소오스, 및 상기 제 1 앤모스 트랜지스터(77)의 드레인이 연결되고 상기 제 2 피모스 트랜지스터(76)의 소오스는 상기 제 2 앤모스 트랜지스터(78)의 드레인과 연결된다. 상기 제 1 앤모스 트랜지스터(77)의 게이트에는 상기 전원 전압(Vcc)이 입력되고 상기 제 2 앤모스 트랜지스터(78)의 게이트에는 상기 제 1 전압(V1)이 입력된다.
상기 제 1 및 제 2 앤모스 트랜지스터(77,78)의 소오스에는 제 3 앤모스 트랜지스터(79)의 드레인이 연결되고 상기 제 3 앤모스 트랜지스터(79)의 소오스에는 접지 전압(GND)이 연결된다.
이때 상기 출력 전압(V0)은 상기 제 2 피모스 트랜지스터(76)의 소오스와 상기 제 2 앤모스 트랜지스터(78)의 드레인이 연결되는 노드에 나타나는 전압이다.
상기 트리거 신호 발생부(61)는 상기 차동 증폭부(62)의 제 3 앤모스 트랜지스터(79)를 트리거하기 위한 것으로서, 마스터 신호(PWCBR)를 차례로 반전시키는 인버터들(71,72),상기 인버터들(71,72)을 통해 지연된 신호와 상기 마스터 신호(PWCBR)를 입력으로하는 노아 게이트(73), 상기 노아 게이트(73)에서 출력된 신호를 반전시켜 트리거 신호(WCBRDD)를 출력하는 인버터(74)를 포함한다.
이때 상기 노아 게이트(73)는 입력되는 신호들이 모두 논리 로우일 때 논리 하이를 출력하므로 상기 노아 게이트(73)에서 출력되는 신호는 상기 마스터 신호(PWCBR)의 펄스 폭보다 커진다. 다시말해서 상기 노아 게이트(73)는 상기 마스터 신호(PWCBR)가 디세이블(disable)되는 것을 지연시키고 그 결과 상기 드라이빙부(64)에서 출력되는 고전압 검출 신호(SMRAiB)의 펄스 폭이 증가된다.
상기 트리거 신호 발생부(61)를 상기와 같이 구성하여 상기 고전압 검출 신호(SMRAiB)의 펄스 폭을 증가시킨 이유는, 상기 고전압 검출 신호(SMRAiB)의 펄스 폭을 증가시켜 상기 지연된 마스터 신호(도 5의 PWCBRD)의 펄스가 상기 반전 신호(MRAijB)의 펄스 내에 포함되도록 하여 상기 지연된 마스터 신호(도 5의 PWCBRD)로서 상기 모드 구별부(도 5의 54)를 제어하기 위한 것이다.
상기 드라이빙부(64)는 상기 차동 증폭부(62)에서 출력된 출력 전압(V0)을 드라이빙하여 고전압 검출 신호(SMRAiB)를 출력하는 인버터들(83,84), 및 상기 고전압 검출부의 동작 전후에 상기 출력 전압(V0)을 논리 하이로 프리차아지(precharge)시켜 상기 고전압 검출 신호(SMRAiB)를 논리 하이로 리셋(reset)하는 피모스 트랜지스터(87)를 포함한다.
상기 고전압 검출부의 동작 상태를 살펴보면 다음과 같다.
상기 i번 어드레스 신호(Ai)의 전압이 상기 전원 전압(Vcc)과 상기 앤모스 트랜지스터(81)의 문턱 전압(Vt)을 합한 전압(Vcc+Vt)보다 크고 상기 마스터 신호(PWCBR)가 논리 로우에서 논리 하이되면, 상기 입력부(63)에서 출력되는 제 1 전압(V1)은 논리 하이되고 상기 트리거 신호(WCBRDD)는 논리 하이되어 상기 차동 증폭부(62)의 제 3 앤모스 트랜지스터(79)가 턴온되고 상기 차동 증폭부(62)의 출력 전압(V0)은 논리 로우되므로 상기 고전압 검출 신호(SMRAiB)는 논리 로우된다.
상기 마스터 신호(PWCBR)가 논리 로우이면, 상기 트리거 신호(WCBRDD)는 논리 로우되어 상기 차동 증폭부(62)의 제 3 앤모스 트랜지스터(79)는 턴오프되고 상기 차동 증폭부(62)의 출력 전압(V0)은 논리 하이되므로 상기 고전압 검출 신호(SMRAiB)는 논리 하이된다.
다시말해서 상기 고전압 검출부는 상기 i번 어드레스 신호(Ai)의 전압이 상기 전원 전압(Vcc)과 상기 앤모스 트랜지스터(81)의 문턱 전압(Vt)을 합한 전압(Vcc+Vt)보다 클 경우에만 논리 로우의 고전압 검출 신호(SMRAiB)를 발생하는데, 상기 고전압 검출 신호(SMRAiB)는 상기 마스터 신호(PWCBR)보다 펄스 폭이 크면서 반전되고 일정 시간 지연된 신호이다.
도 7은 상기 도 5에 도시된 논리부(52)의 회로도이다.
상기 도 7을 참조하면, 상기 논리부는 j번 모드 구별 어드레스 신호(MRAjB)를 반전시키는 인버터(91), 및 상기 인버터(91)에서 출력된 신호와 고전압 검출부(도 5의 51)에서 출력된 고전압 검출 신호(SMRAiB)를 입력으로하여 반전 신호(MRAijB)를 출력하는 노아 게이트(92)를 포함한다.
상기 반전 신호(MRAijB)는 상기 고전압 검출 신호(SMRAiB)가 반전된 신호, 다시말해서 상기 고전압 검출부(도 5의 51)에 입력되는 마스터 신호(PWCBR)보다 펄스 폭이 크면서 반전된 신호이다.
도 8은 상기 도 5에 도시된 지연부의 회로도이다.
상기 도 8을 참조하면, 상기 지연부는 짝수개(2n)의 인버터들을 포함하여 마스터 신호(PWCBR)를 지연시킴으로써 지연된 마스터 신호(PWCBRD)를 출력한다.
상기 인버터들의 수는 상기 마스터 신호(PWCBR)가 고전압 검출부(도 5의 51)로 입력된 후 상기 논리부(도 5의 52)에서 반전 신호(MRAijB)가 출력하는 시간을 고려하여 결정되어진다.
도 9는 상기 도 5에 도시된 모드 구별부의 회로도이다.
상기 도 9를 참조하면, 상기 모드 구별부는 고전압 검출 신호(SMRAiB)를 반전시키는 제 1 인버터(101), 모드 구별 어드레스 신호들 중 j번 모드 구별 어드레스 신호(MRAjB)를 반전시키는 제 2 인버터(102), 상기 고전압 검출 신호(SMRAiB)와 상기 j번 모드 구별 어드레스 신호(MRAjB)를 입력으로하는 제 1 노아 게이트(103), 상기 제 1 인버터(101)와 제 2 인버터(102)에서 출력된 신호들을 입력으로하는 제 2 노아 게이트(104), k 내지 m번 모드 구별 어드레스 신호들(MRAkB,MRAlB,MRAmB)을 입력으로하는 제 1 낸드 게이트(105), 상기 제 1 낸드 게이트(105)에서 출력된 신호를 반전시키는 제 3 인버터(106)를 구비한다. 또한 상기 지연된 마스터 신호(PWCBRD), 상기 제 1 노아 게이트(103)에서 출력된 신호, 및 상기 제 3 인버터(106)에서 출력된 신호를 입력으로하는 제 2 낸드 게이트(107), 상기 지연된 마스터 신호(PWCBRD), 상기 제 3 인버터(106)에서 출력된 신호, 및 상기 도 5의 논리부(52)에서 출력된 반전 신호(MRAijB)를 입력으로하는 제 3 낸드 게이트(108), 상기 지연된 마스터 신호(PWCBRD), 상기 제 1 낸드 게이트(105)에서 출력된 신호, 및 상기 제 2 노아 게이트(104)에서 출력된 신호를 입력으로하는 제 4 낸드 게이트(109), 상기 제 2 낸드 게이트(107)에서 출력된 신호를 반전시켜 제 2 테스트 모드 신호(TMSET)를 출력하는 제 4 인버터(110), 상기 제 3 낸드 게이트(108)에서 출력된 신호를 반전시켜 제 1 테스트 모드 신호(MRSTEST)을 출력하는 제 5 인버터(111), 및 상기 제 4 낸드 게이트(109)에서 출력된 신호와 반도체 소자 구동시 논리 하이로 인에이블되는 칩 인에이블 신호(PVCCH)를 입력으로하여 정상 모드 신호(MRSET)를 출력하는 제 5 낸드 게이트(112)를 포함한다.
상기 j 내지 m번 모드 구별 어드레스 신호(MRAjB,MRAkB,MRAlB,MRAmB), 상기 상기 지연된 마스터 신호(PWCBRD), 및 상기 반전 신호(MRAijB)가 논리 하이이고 상기 고전압 검출 신호(SMRAiB)가 논리 로우이면, 상기 제 1 노아 게이트(103)의 출력단이 논리 로우되어 상기 제 2 테스트 모드 신호(TMSET)은 논리 로우되고 상기 제 3 낸드 게이트(108)의 입력단이 모드 논리 하이되어 상기 제 1 테스트 모드 신호(MRSTEST)는 논리 하이되므로 반도체 메모리 장치는 상기 제 1 테스트 모드 신호(MRSTEST)에 의한 테스트 모드로 진입된다.
그리고 상기 반전 신호(MRAijB)와 상기 고전압 검출 신호(SMRAiB)가 논리 로우이면, 상기 제 2 테스트 모드 신호(TMSET)가 논리 하이되어 반도체 메모리 장치는 상기 제 2 테스트 모드 신호(TMSET)에 의해 테스트 모드로 진입되고, 상기 k 내지 m번 모드 구별 어드레스 신호(MRAkB,MRAlB,MRAmB)가 모드 논리 로우이고 상기 반전 신호(MRAijB)와 상기 고전압 검출 신호(SMRAiB)가 논리 하이이면 상기 정상 모드 신호(MRSET)가 논리 하이되어 반도체 메모리 장치는 정상 모드로 진입한다.
도 10은 상기 도 5에 도시된 반도체 메모리 장치의 타이밍도이다.
상기 도 10을 참조하면, 고전압 검출부(도 5의 51)에 입력되는 i번 어드레스 신호(Ai)의 전압이 전원 전압(Vcc)보다 일정 전압(α)이 클 경우에만 반도체 메모리 장치는 테스트 모드로 진입한다.
상세히 설명하면, i번 어드레스 신호(Ai)의 전압이 전원 전압(Vcc)보다 일정 전압(α)이 큰 상태에서 마스터 신호(PWCBR)가 논리 하이되면, 고전압 검출 신호(SMRAiB)는 논리 로우된다. 이때 상기 고전압 검출 신호(SMRAiB)의 펄스 폭은 지연된 마스터 신호(PWCBRD)의 펄스 폭보다 커지는데, 이는 상기 지연된 마스터 신호(PWCBR)의 펄스가 상기 반전 신호(MRAijB)의 펄스에 포함되도록 함으로써 상기 반전 신호(MRAijB)가 셋팅된 후 지연된 마스터 신호(PWCBRD)로 모드 구별부(도 5의 54)를 제어하기 위한 것이다. 따라서 상기 반전 신호(MRAijB)가 논리 하이된 후 상기 지연된 마스터 신호(PWCBRD)가 논리 하이되면, 제 1 테스트 모드 신호(MRSTEST)가 논리 하이되고 반도체 메모리 장치의 테스트 모드 진입이 인에이블된다.
그리고 상기 i번 어드레스 신호(Ai)의 전압이 논리 로우인 상태에서 마스터 신호(PWCBR)가 논리 하이되면, 고전압 검출 신호(SMRAiB), 상기 반전 신호(MRAijB), 및 상기 지연된 마스터 신호(PWCBRD)는 논리 하이되어 정상 모드 신호(MRSET)가 논리 하이되고 그 결과 반도체 메모리 장치의 테스트 모드 진입이 디세이블된다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 장치는 하나의 어드레스 신호의 전압이 외부 전원(Vcc) 이상의 고전압이 입력될 때만 동작하는 고전압 검출부를 구비함으로써 동작 속도가 빠르고 전 전압 영역에서 동작이 가능하고 사용자에 의해 테스트 모드로 진입되는 현상을 방지할 수 있다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 모드 구별부를 도시한 블럭도이다.
도 2는 상기 도 1에 도시한 모드 구별부의 회로도이다.
도 3은 상기 도 2에 도시한 모드 구별부의 동작 상태를 나타낸 타이밍도이다.
도 4는 종래의 고전압 검출회로를 도시한 회로도이다.
도 5는 본 발명에 의한 반도체 메모리 장치를 도시한 블럭도이다.
도 6은 상기 도 5에 도시한 고전압 검출부의 회로도이다.
도 7은 상기 도 5에 도시된 논리부(52)의 회로도이다.
도 8은 상기 도 5에 도시된 지연부의 회로도이다.
도 9는 상기 도 5에 도시된 모드 구별부의 회로도이다.
도 10은 상기 도 5에 도시된 반도체 메모리 장치의 타이밍도이다.

Claims (3)

  1. 다이오드 수단을 포함하고 하나의 어드레스 신호를 입력으로하여 상기 어드레스 신호가 상기 다이오드 수단들을 통과하여 상기 어드레스 신호의 전압보다 상기 다이오드 수단의 문턱 전압만큼 강하된 제 1 전압을 발생하는 입력부;
    그 일 입력단으로는 외부의 전원전압이 입력되고 그 다른 입력단으로는 상기 입력부로부터 출력된 상기 제 1 전압을 입력으로하는 차동 증폭부;
    반도체 메모리 장치의 모드 셋팅시 인에이블되는 마스터 신호를 입력으로하여 상기 차동 증폭부를 트리거하기 위한 트리거 신호(trigger signal)를 발생하는 트리거 신호 발생부; 및
    상기 차동 증폭부에서 출력된 전압을 드라이빙하여 고전압 검출 신호를 발생하는 드라이빙부를 구비하여,
    상기 어드레스 신호의 전압이 상기 전원전압과 상기 다이오드 수단의 문턱 전압을 합한 전압보다 클 때 상기 고전압 검출 신호를 발생하며,
    상기 드라이빙부는
    짝수개의 인버터들로 구성되어 상기 차동 증폭부에서 출력된 전압을 지연시키는 지연 수단; 및
    상기 차동 증폭부의 출력단을 프리차아지(precharge)하는 프리차아지 수단을 포함하는 것을 특징으로하는 반도체 메모리 장치의 고전압 검출부.
  2. 제 1 항에 있어서, 상기 트리거 신호 발생부는
    상기 마스터 신호의 펄스가 상기 트리거 신호의 펄스 폭 내에 포함되도록 형성된 것을 특징으로하는 반도체 메모리 장치의 고전압 검출부.
  3. 하나 이상의 모드(mode)들로 구분되고 상기 모드들이 어드레스 신호들의 조합에 의해 모드가 구별되는 반도체 메모리 장치의 모드 구별 방법에 있어서,
    상기 어드레스 신호들 중 어느 하나인 제 1 어드레스 신호 및 모드 셋팅시 인에이블되는 마스터 신호를 입력으로하여 상기 제 1 어드레스 신호의 전압이 외부 전원 전압보다 클 때 고전압 검출 신호를 발생하는 단계; 및
    상기 고전압 검출 신호의 논리 상태에 따라 상기 반도체 메모리 장치가 테스트 모드로 진입하기 위한 테스트 모드 신호들, 및 상기 반도체 메모리 장치가 정상 모드로 진입하기 위한 정상 모드 신호 중 어느 하나를 발생하는 단계를 포함하며,
    상기 고전압 검출 신호의 펄스 폭은
    상기 마스터 신호의 펄스 폭보다 크게함으로써 상기 마스터 신호 발생 후 상기 고전압 검출 신호에 의해 반도체 메모리 장치의 모드가 구별되는 것을 특징으로하는 반도체 메모리 장치의 모드 구별 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPH0774318A (ja) * 1993-09-06 1995-03-17 Fujitsu Ltd 半導体集積回路
KR970002371A (ko) * 1995-06-30 1997-01-24 가네꼬 히사시 반도체 메모리용 검사 회로의 검사 모드 설정 회로
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920010656A (ko) * 1990-11-30 1992-06-27 세끼모또 다다히로 반도체 메모리 장치
JPH0774318A (ja) * 1993-09-06 1995-03-17 Fujitsu Ltd 半導体集積回路
KR970002371A (ko) * 1995-06-30 1997-01-24 가네꼬 히사시 반도체 메모리용 검사 회로의 검사 모드 설정 회로
KR970018600A (ko) * 1995-09-20 1997-04-30 이와자끼 히데히꼬 반도체 기억장치

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