KR970002371A - 반도체 메모리용 검사 회로의 검사 모드 설정 회로 - Google Patents
반도체 메모리용 검사 회로의 검사 모드 설정 회로 Download PDFInfo
- Publication number
- KR970002371A KR970002371A KR1019960026061A KR19960026061A KR970002371A KR 970002371 A KR970002371 A KR 970002371A KR 1019960026061 A KR1019960026061 A KR 1019960026061A KR 19960026061 A KR19960026061 A KR 19960026061A KR 970002371 A KR970002371 A KR 970002371A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- row address
- voltage
- significant
- address buffer
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
검사 모드 설정 회로는 고 전압 검출 회로(8), 최상위 행 어드레스 버퍼(2m') 및 최상위 행 어드레스 버퍼(12)에 대한 행어드레스 버퍼 제어 회로를 포함한다. 고 전압이 검사 모드 설정에 대해 공통 입력 단자(In12)에 공급되는 경우, 최상위행 어드레스 버퍼는 공통 입력 단자를 통해 최상위 어드레스 신호(Al2)를 수신하며, 최상위 내부 행 어드레스 신호(øAl2)로서 최상위 어드레스 신호를 제공한다. 행 어드레스 버퍼 제어 회로는 동작하여, 최상위 행 어드레스 버퍼의 적층된2개의 N-채널 MOS 트랜지스터(Nl 및 N2)내의 상단 트랜지스터(Nl)가 고전압을 통해 도전적이 될 경우, 최상위 행 어드레스 버퍼용 내부 제어 신호(øXA')는 접지에 결선된 하단 트랜지스터(N2)에 공급되어 하단 트랜지스터가 비 도전성 상태가되게 하여 상단 트랜지스터의 게이트와 소스 전극 양단의 전압 및 게이트와 드레인 전극 양단의 전압이 고전압보다 낮은레벨이 되게 한다. 이는 게이트 전극에 인가된 고 전계를 완화하고 게이트 산화막의 파손 가능성을 줄인다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 실시예의 검사 모드 설정 회로의 주 부분을 도시하는 블록도, 제7도는 본 발명에 따른 실시예의 회로의 성능을 설명하는데 사용되는 타이밍도.
Claims (3)
- 클럭신호로 동기화 되는 반전 RAS 신호, 반전 CAS 신호, 반전 WE 신호 및 반전 OE 신호에 응답하는 소정의내부 제어 신호(øXA 및 øXA')를 생성하는 클럭 발생기; 외부에서 공급된 멀티플렉스된 어드레스 신호(A0-A12) 중 최상위 어드레스 신호(A12)를 제외한 어드레스 신호(A0-A11)를 수신하며, 수신된 어드레스 신호를 내부 행 어드레스 신호(øA0-øA11)로서 분포시키는 다수의 행 어드레스 버퍼(2a-21); 전원 전압(VCC)보다 높은 고전압 또는 공통 입력 단자(In12)를 통한 상기 최상위 어드레스 신호의 전압을 수신하며, 수신된 전압과 전원 전압 사이의 전압 편차가 소정의 전압 보다높은 경우 검사 모드 설정 신호(øsv)를 출력하는 고전압 검출 회로(9); 상기 공통 입력 단자를 통해 상기 고전압 또는상기 멀티플렉스 된 어드레스신호 중 상기 최상위 어드레스 신호를 수신하며, 최상위 내부 행 어드레스 신호(øA12)로서상기 최상위 어드레스 신호를 제공하는 최상위 행 어드레스 버퍼(2m'); 및 검사 모드를 설정하기 위해서 상기 공통 입력단자를 통해 상기 고전압을 수신하는데 있어서, 상기 최상위 어드레스 신호용의 최상위 행 어드레스 버퍼 내에 서로 적층된 2개의 N-채널 MOS 트랜지스터(N1, N2)의 상단 트랜지스터(N1)가 상기 고전압에 도통되는 경우, 상기 내부 제어 신호중의 상기 최상위 행 어드레스 버퍼에 대한 최상위 내부 제어 신호(øXA')가 접지에 결선된 하단 트랜지스터(N2)에 공급되어 상기 하단 트랜지스터가 비-도통 상태로 되어 상기 상단 트랜지스터의 게이트 전극과 소스 전극 양단의 전압 및 게이트 전극과 드레인 전극 양단의 전압이 상기 고전압보다 낮은 레벨로 변화되도록 동작하는 전압 공급 수단(11,12)을 포함하는 것을 특징으로 하는 검사 모드 설정 회로.
- 제1항에 있어서, 상기 전압 공급 수단은 정상 동작 상태 하에서는 상기 내부제어 신호가 상기 반전 RAS 신호의 활성 상태에 응답하여 고 레벨로 전환하고, 검사 모드 상태에서는 상기 최상위 어드레스 신호용의 상기 최상위 행어드레스 버퍼에 공급되는 단지 상기 최상위 내부 제어 신호만이 상기 고전압 검출 회로로부터의 고 레벨 신호에 응답하여 저 레벨이 되게 하는 것을 특징으로 하는 검사 모드 설정회로.
- 제1항에 있어서, 상기 전압 공급 수단은 상기 반전 RAS 신호를 수신할 때 제1행 어드레스 버퍼 제어 신호(øXA')를 생성하며, 검사 모드 동작 동안 상기 검사 모드 설정 신호의 고 레벨에 응답하여 상기 제1행 어드레스 버퍼제어 신호를 저 레벨로 변화시키는 제1행 어드레스 버퍼제어 회로(11): 및 정상 동작 및 검사 모드 동작 동안 제2행 어드레스 버퍼 제어 신호(øXA)를 생성 및 출력하는 제2행 어드레스 버퍼 제어 회로(12)를 포함하며 상기 최상위 행 어드레스 버퍼는 전원 전위 선에 결선된 소스 전극 및 노드(A)를 형성하도록 배선된 드레인 전극을 가지는 제1 및 제2 P-채널MOS 트랜지스터(P1, 및 P2)와, 상기 노드와 상기 접지 사이에 직렬로 결선된 제1 및 제2 N-채널MOS 트랜지스터(N1,N2)로구성되며, 상기 제1N-채널 MOS 트랜지스터(N1)는 출력버퍼(21)에 결선된 드레인 전극을 가지며, 상기 최상위 어드레스신호용의 상기 최상위 행 어드레스 버퍼만은 정상 동작시에는 상기 제1P채널형 MOS 트랜지스터(P1)및 상기 제2N 채널MOS 트랜지스터의 게이트 전극에 상기 최상위 어드레스 신호가, 검사 모드 동작시에는 상기 고전압이 공통 입력 단자를 통해 공급되고, 상기 제2P 채널 MOS 트랜지스터(P2) 및 제2N 채널 MOS 트랜지스터(N2)의 게이트 전극에는 상기 제1행어드레스 버퍼 제어 신호가 공급되는 것을 특징으로 하는 검사모드 설정 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP96-166253 | 1995-06-30 | ||
JP7166253A JPH0917196A (ja) | 1995-06-30 | 1995-06-30 | テストモード設定回路 |
JP95-166253 | 1995-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970002371A true KR970002371A (ko) | 1997-01-24 |
KR0180449B1 KR0180449B1 (ko) | 1999-04-01 |
Family
ID=15827961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960026061A KR0180449B1 (ko) | 1995-06-30 | 1996-06-29 | 반도체 메모리용 검사 회로의 검사 모드 설정 회로 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5629944A (ko) |
EP (1) | EP0751397B1 (ko) |
JP (1) | JPH0917196A (ko) |
KR (1) | KR0180449B1 (ko) |
DE (1) | DE69615940T2 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5956280A (en) * | 1998-03-02 | 1999-09-21 | Tanisys Technology, Inc. | Contact test method and system for memory testers |
KR100286101B1 (ko) * | 1999-04-17 | 2001-03-15 | 윤종용 | 반도체 장치의 신호 발생회로 |
JP2003016800A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置 |
JP3943890B2 (ja) * | 2001-10-18 | 2007-07-11 | 富士通株式会社 | 半導体装置 |
US7298656B2 (en) * | 2004-04-30 | 2007-11-20 | Infineon Technologies Ag | Process monitoring by comparing delays proportional to test voltages and reference voltages |
KR100851550B1 (ko) * | 2007-02-27 | 2008-08-11 | 삼성전자주식회사 | 테스트 시스템 및 그것의 고전압 측정 방법 |
JP2018032981A (ja) * | 2016-08-24 | 2018-03-01 | 株式会社東芝 | 半導体集積回路 |
CN113325292B (zh) * | 2021-07-09 | 2022-11-22 | 华北电力大学 | 功率半导体器件栅氧性能参数测量电路及其测量方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
JPH02213779A (ja) * | 1989-02-15 | 1990-08-24 | Hitachi Ltd | 半導体集積回路装置 |
JPH0314238A (ja) * | 1989-06-13 | 1991-01-22 | Oki Electric Ind Co Ltd | バイポーラ型半導体集積回路装置の製造方法 |
US5155704A (en) * | 1990-10-16 | 1992-10-13 | Micron Technology, Inc. | Memory integrated circuit test mode switching |
KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
JP2894068B2 (ja) * | 1992-01-30 | 1999-05-24 | 日本電気株式会社 | 半導体集積回路 |
JPH0757484A (ja) * | 1993-08-11 | 1995-03-03 | Sony Corp | Nor型不揮発性メモリ制御回路 |
US5544175A (en) * | 1994-03-15 | 1996-08-06 | Hewlett-Packard Company | Method and apparatus for the capturing and characterization of high-speed digital information |
-
1995
- 1995-06-30 JP JP7166253A patent/JPH0917196A/ja active Pending
-
1996
- 1996-06-21 DE DE69615940T patent/DE69615940T2/de not_active Expired - Fee Related
- 1996-06-21 EP EP96110063A patent/EP0751397B1/en not_active Expired - Lifetime
- 1996-06-25 US US08/670,823 patent/US5629944A/en not_active Expired - Fee Related
- 1996-06-29 KR KR1019960026061A patent/KR0180449B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
Also Published As
Publication number | Publication date |
---|---|
KR0180449B1 (ko) | 1999-04-01 |
EP0751397B1 (en) | 2001-10-17 |
EP0751397A2 (en) | 1997-01-02 |
DE69615940D1 (de) | 2001-11-22 |
JPH0917196A (ja) | 1997-01-17 |
EP0751397A3 (en) | 1999-01-27 |
US5629944A (en) | 1997-05-13 |
DE69615940T2 (de) | 2002-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR850006234A (ko) | 반도체 집적회로 | |
KR970017680A (ko) | 반도체 메모리 장치 | |
TW353806B (en) | Intermediate voltage generator and nonvolatile semiconductor memory including the same | |
KR850003617A (ko) | 프로그램어블 리드-온리 메모리장치 | |
KR920022678A (ko) | 반도체 메모리 장치의 데이타 입력버퍼 | |
KR970030778A (ko) | 정전방전 (EDS:Electro-static Discharge) 및 래치 업(Latch-up) 방지회로 | |
KR970002371A (ko) | 반도체 메모리용 검사 회로의 검사 모드 설정 회로 | |
KR910008863A (ko) | 반도체 집적회로 | |
KR970013732A (ko) | 멀티파워를 사용하는 데이타 출력버퍼 | |
KR950024349A (ko) | 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로 | |
KR970051355A (ko) | 동기형 반도체 메모리 장치의 컬럼 리던던시 회로 | |
US5786719A (en) | Mode setting circuit and mode setting apparatus used to select a particular semiconductor function | |
KR960042726A (ko) | 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치 | |
KR970060218A (ko) | 단일의 전하 인출 트랜지스터를 갖는 논리 회로 및 이를 사용한 반도체 집적 회로 | |
KR960035643A (ko) | 반도체 메모리 소자 | |
KR970008190A (ko) | 반도체장치의 모드 설정회로 | |
KR970029788A (ko) | 반도체메모리장치의 내부전원공급장치 | |
KR970051444A (ko) | 반도체 메모리 장치의 리던던시 회로 | |
KR970017589A (ko) | 반도체 메모리 장치의 내부전원전압 발생회로 | |
KR100855969B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생기 | |
KR970071797A (ko) | 지연조정이 용이한 반도체 메모리 장치 | |
KR950012703A (ko) | 반도체 메모리 장치의 데이타 입력 버퍼 | |
KR960030256A (ko) | 퓨즈형 롤 콜(roll call) 회로를 내장한 반도체 장치 | |
KR970029746A (ko) | 듀얼 백 바이어스 공급 장치 | |
KR970067357A (ko) | 워드라인 인에이블 시간 조절이 가능한 반도체 메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20011122 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |