KR970002371A - 반도체 메모리용 검사 회로의 검사 모드 설정 회로 - Google Patents

반도체 메모리용 검사 회로의 검사 모드 설정 회로 Download PDF

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KR970002371A
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Abstract

검사 모드 설정 회로는 고 전압 검출 회로(8), 최상위 행 어드레스 버퍼(2m') 및 최상위 행 어드레스 버퍼(12)에 대한 행어드레스 버퍼 제어 회로를 포함한다. 고 전압이 검사 모드 설정에 대해 공통 입력 단자(In12)에 공급되는 경우, 최상위행 어드레스 버퍼는 공통 입력 단자를 통해 최상위 어드레스 신호(Al2)를 수신하며, 최상위 내부 행 어드레스 신호(øAl2)로서 최상위 어드레스 신호를 제공한다. 행 어드레스 버퍼 제어 회로는 동작하여, 최상위 행 어드레스 버퍼의 적층된2개의 N-채널 MOS 트랜지스터(Nl 및 N2)내의 상단 트랜지스터(Nl)가 고전압을 통해 도전적이 될 경우, 최상위 행 어드레스 버퍼용 내부 제어 신호(øXA')는 접지에 결선된 하단 트랜지스터(N2)에 공급되어 하단 트랜지스터가 비 도전성 상태가되게 하여 상단 트랜지스터의 게이트와 소스 전극 양단의 전압 및 게이트와 드레인 전극 양단의 전압이 고전압보다 낮은레벨이 되게 한다. 이는 게이트 전극에 인가된 고 전계를 완화하고 게이트 산화막의 파손 가능성을 줄인다.

Description

반도체 메모리용 검사 회로의 검사 모드 설정 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 실시예의 검사 모드 설정 회로의 주 부분을 도시하는 블록도, 제7도는 본 발명에 따른 실시예의 회로의 성능을 설명하는데 사용되는 타이밍도.

Claims (3)

  1. 클럭신호로 동기화 되는 반전 RAS 신호, 반전 CAS 신호, 반전 WE 신호 및 반전 OE 신호에 응답하는 소정의내부 제어 신호(øXA 및 øXA')를 생성하는 클럭 발생기; 외부에서 공급된 멀티플렉스된 어드레스 신호(A0-A12) 중 최상위 어드레스 신호(A12)를 제외한 어드레스 신호(A0-A11)를 수신하며, 수신된 어드레스 신호를 내부 행 어드레스 신호(øA0-øA11)로서 분포시키는 다수의 행 어드레스 버퍼(2a-21); 전원 전압(VCC)보다 높은 고전압 또는 공통 입력 단자(In12)를 통한 상기 최상위 어드레스 신호의 전압을 수신하며, 수신된 전압과 전원 전압 사이의 전압 편차가 소정의 전압 보다높은 경우 검사 모드 설정 신호(øsv)를 출력하는 고전압 검출 회로(9); 상기 공통 입력 단자를 통해 상기 고전압 또는상기 멀티플렉스 된 어드레스신호 중 상기 최상위 어드레스 신호를 수신하며, 최상위 내부 행 어드레스 신호(øA12)로서상기 최상위 어드레스 신호를 제공하는 최상위 행 어드레스 버퍼(2m'); 및 검사 모드를 설정하기 위해서 상기 공통 입력단자를 통해 상기 고전압을 수신하는데 있어서, 상기 최상위 어드레스 신호용의 최상위 행 어드레스 버퍼 내에 서로 적층된 2개의 N-채널 MOS 트랜지스터(N1, N2)의 상단 트랜지스터(N1)가 상기 고전압에 도통되는 경우, 상기 내부 제어 신호중의 상기 최상위 행 어드레스 버퍼에 대한 최상위 내부 제어 신호(øXA')가 접지에 결선된 하단 트랜지스터(N2)에 공급되어 상기 하단 트랜지스터가 비-도통 상태로 되어 상기 상단 트랜지스터의 게이트 전극과 소스 전극 양단의 전압 및 게이트 전극과 드레인 전극 양단의 전압이 상기 고전압보다 낮은 레벨로 변화되도록 동작하는 전압 공급 수단(11,12)을 포함하는 것을 특징으로 하는 검사 모드 설정 회로.
  2. 제1항에 있어서, 상기 전압 공급 수단은 정상 동작 상태 하에서는 상기 내부제어 신호가 상기 반전 RAS 신호의 활성 상태에 응답하여 고 레벨로 전환하고, 검사 모드 상태에서는 상기 최상위 어드레스 신호용의 상기 최상위 행어드레스 버퍼에 공급되는 단지 상기 최상위 내부 제어 신호만이 상기 고전압 검출 회로로부터의 고 레벨 신호에 응답하여 저 레벨이 되게 하는 것을 특징으로 하는 검사 모드 설정회로.
  3. 제1항에 있어서, 상기 전압 공급 수단은 상기 반전 RAS 신호를 수신할 때 제1행 어드레스 버퍼 제어 신호(øXA')를 생성하며, 검사 모드 동작 동안 상기 검사 모드 설정 신호의 고 레벨에 응답하여 상기 제1행 어드레스 버퍼제어 신호를 저 레벨로 변화시키는 제1행 어드레스 버퍼제어 회로(11): 및 정상 동작 및 검사 모드 동작 동안 제2행 어드레스 버퍼 제어 신호(øXA)를 생성 및 출력하는 제2행 어드레스 버퍼 제어 회로(12)를 포함하며 상기 최상위 행 어드레스 버퍼는 전원 전위 선에 결선된 소스 전극 및 노드(A)를 형성하도록 배선된 드레인 전극을 가지는 제1 및 제2 P-채널MOS 트랜지스터(P1, 및 P2)와, 상기 노드와 상기 접지 사이에 직렬로 결선된 제1 및 제2 N-채널MOS 트랜지스터(N1,N2)로구성되며, 상기 제1N-채널 MOS 트랜지스터(N1)는 출력버퍼(21)에 결선된 드레인 전극을 가지며, 상기 최상위 어드레스신호용의 상기 최상위 행 어드레스 버퍼만은 정상 동작시에는 상기 제1P채널형 MOS 트랜지스터(P1)및 상기 제2N 채널MOS 트랜지스터의 게이트 전극에 상기 최상위 어드레스 신호가, 검사 모드 동작시에는 상기 고전압이 공통 입력 단자를 통해 공급되고, 상기 제2P 채널 MOS 트랜지스터(P2) 및 제2N 채널 MOS 트랜지스터(N2)의 게이트 전극에는 상기 제1행어드레스 버퍼 제어 신호가 공급되는 것을 특징으로 하는 검사모드 설정 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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