DE69615940T2 - Schaltkreis zum Setzen des Testmodus bei einem Halbleiterspeicher - Google Patents

Description

HINTERGRUND DER ERFINDUNG (1) Gebiet der Erfindung
• Die Erfindung betrifft eine Testmodussetzschaltung für eine Halbleitervorrichtung und insbesondere eine Testmodussetzschaltung in einem Halbleiterspeicher, in dem eine Änderung in einen Testmodus unter Verwendung einer Detektionsschaltung für eine hohe Spannung ausgeführt wird.
(2) Beschreibung des Stands der Technik
• Der Fortschritt in der Feinverarbeitungstechnologie für Halbleiterelemente hat es ermöglicht, eine Halbleiterspeichervorrichtung mit einer erhöhten Kapazität herzustellen. Beispielsweise hat sich in einem typischen DRAM in der Vergangenheit jeweils alle drei Jahre der Integrationsgrad um das Vierfache erhöht. Die Anwendung dieser Vorrichtung breitet sich zunehmend auf Gebieten wie der Informationsverarbeitung, der Kommunikationsverarbeitung und der Ton- und Bildverarbeitung aus und die fortschreitende Technologie ermöglicht die Verbesserung der Vorrichtungseigenschaften, die Miniaturisierung der Vorrichtung wie auch die Verringerung des Energieverbrauchs.
• Die Erhöhung der Speicherkapazität hat jedoch zu einer Verlängerung der Zeit geführt, die zum Durchführen der Tests der Halbleiterspeicherschaltungen erforderlich ist, und dies stellt eine der Ursachen für die Begrenzung der Produktivität bei der Herstellung von mit Speicherschaltungen ausgerüsteten Halbleitervorrichtungen dar.
• Aus diesem Grund wurde eine Schaltung zum Testen einer Speicherschaltung in verschiedenen Ausführungen vorgeschlagen. Fig. 1 ist ein Blockdiagramm des Gesamtaufbaus eines Halbleiterspeichers, der mit einer Testmodussetzschaltung der vorgeschlagenen Art ausgerüstet ist, und Fig. 2 ist ein Blockdiagramm, das den Hauptabschnitt der Testmodussetzschaltung zeigt. Die gezeigte Schaltung umfasst einen Taktgenerator 1b, einen Adresspuffer 2a-2l für untere Reihen, einen Adresspuffer 2m für die oberste Reihe, einen Reihendecodierer 3, ein Speicherzellenfeld 4, einen Tast- bzw. Leseverstärker 5, einen Spaltenadresspuffer 6, einen Spaltendecodierer 7, einen Datenausgangspuffer 8, eine Detektionsschaltung 9 für eine hohe Spannung und einen Dateneingangspuffer 10. Der Taktgenerator 1b erzeugt vorgegebene, interne Taktsignale in Antwort auf invertierte RAS-Signale (RAS = Row Address Stroke = Reihenadressenabtastung), invertierte CAS-Signale (CAS = Column Address Strobe = Spaltenadressabtastung), invertierte WE-Signale (WE = Write Enable = Schreibfreigabe) und invertierte OE-Signale (OE = Output Enable = Ausgabefreigabe), die mit Takten synchronisiert sind. Die Reihenadresspuffer 2a-2l empfangen von außerhalb Signale A0-A11 aus den gemultiplexten Adresssignalen A0-A12 - und verteilen sie als interne Reihenadresssignale φA0-φA11. Der Reihenadresspuffer 2m stellt interne Reihenadresssignale φA12 aus dem Signal A12 bereit und empfägt eine hohe Spannung von beispielsweise 10 V für das Setzen des Testmodus. Der Reihendecodierer 3 führt eine Dekodierung unter Verwendung der Reihenadresssignale φA0-φA12 derart durch, dass in dem Fall von z.B. einem 64 Mbit DRAM eine aus 2¹³ Wortleitungen angesprochen wird. Das Speicherzellenfeld 4 enthält z.B. 64 · 10&sup6; Speicherzellen, die durch den Reihendecodierer angesprochen werden. Der Leseverstärker 5 verstärkt eine geringe Spannung der Daten, die aus dem Speicherzellenfeld ausgelesen werden. Der Spaltenadresspuffer 5 empfängt die Adresssignale A0-A10 und verteilt sie als interne Spaltenadresssignale Y0-Y10. Der Spaltendecodierer 7 führt die Dekodierung unter Verwendung der Spaltenadresssignale Y0-Y10 derart aus, dass im Fall des 64 Mbit DRAM eine aus den 2¹¹ Wortleitungen angesprochen wird. Der Datenausgangspuffer 8 gibt die Ausgangsdaten des Leseverstärkers 5 nach außen aus. Die Detektionsschaltung 9 für hohe Spannung gibt eine logische Spannung mit hohem Niveau aus, wenn eine Spannungsdifferenz zwischen der hohen Spannung, die von außerhalb durch den gemeinsamen Eingangsanschluss für das Testmodussetzen zugeführt wird, und der Versorgungsspannung VCC größer als eine vorgegebene Spannung wird. Der Dateneingangspuffer 10 führt dem Leseverstärker externe Daten zu, die von den Eingangs-/ Ausgangsanschlüssen I/01-I/04 empfangen werden.
• Der Taktgenerator 1b hat eine Reihenadresssteuerschaltung 13, deren Ausgangssignal dem internen Taktsignal φXA entspricht. Der Reihenadresspuffer 2m für die Reihenadresse (X12) gibt durch einen In-Phase-Puffer 2l ein Ausgangssignal einer NAND- Schaltung aus. Diese NAND-Schaltung wird durch P-Kanal-MOS- Transistoren P1 und P2, deren Sourcen mit der Versorgungspotentialleitung VCC verbunden sind und deren Drains miteinander mit einem ausgebildeten Knoten verbunden sind, und N-Kanal-MOS- Transistoren N1 und N2 gebildet, die in Serie zwischen dem Knoten und Erde verbunden sind. Eine Drain-Elektrode des Transistors N1 ist ein Ausgangsknoten und Gate-Elektroden der Transistoren P1 und N2 empfangen das Adresssignal A12 durch den Eingangsanschluss In12, während die Gate-Elektroden der Transistoren P2 und N1 das Signal φXA empfangen.
• Die Detektionsschaltung 9 für hohe Spannung hat einen Eingangsknoten, der mit einem gemeinsamen Eingangsanschluss verbunden ist, mit dem ein Eingangsknoten des Reihenadresspuffers 2m gemeinsam verbunden ist, und einen Ausgangsknoten, der mit einem Eingangsknoten für das Signal φsv des Taktgenerators 1b verbunden ist.
• Nachfolgend wird Bezug auf die Figs. 1 und 2 genommen sowie auf Fig. 3, die ein Zeitdiagramm zur Verwendung bei der Erläuterung des Betriebs der Schaltung gemäß der Erfindung ist. Im normalen Betriebszustand wird, wenn angenommen wird, dass die Versorgungsspannung VCC gleich 3,3 V beträgt, der Puls, dessen Amplitude etwa 2,0 V mit einer mittleren Amplitude von etwa 1,5 V beträgt, den Eingangsanschlüssen In13-In16, die das taktsynchrone, invertierte RAS-Signal, das invertierte CAS-Signal, das invertierte WE-Signal bzw. das invertierte OE-Signal empfangen, den Eingangsanschlüssen In0-In12, die die Adresssignale A0- A12 empfangen, und den Eingangs-/Ausgangsanschluss (I/O) zum Eingeben und Ausgeben von Daten zugeführt.
• Während des Lesebetriebs nehmen das taktsynchrone, invertierte RAS-Signal, das invertierte CAS-Signal und das invertierte OE- Signal das niedrige (low) Logikniveau an, wodurch verursacht wird, dass der Taktgenerator 1b in einem aktiven Zustand ist.
• Durch die Reihenadresspuffer 2a-2m für die Reihen (X0-X12), die die Adresssignale A0-A12 empfangen, und den Reihendekodierer 3 wird die Wortleitung der gewünschten Speicherzelle in dem Speicherzellenfeld ausgewählt und die Daten, die auf der Datenleitung durch die ausgewählte Speicherzelle gelesen werden, werden durch den verstärkenden Leseabschnitt 5 verstärkt.
• Andererseits wird von dem Spaltenadresspuffer 6 für die Spalten (Y0-Y10), der die Spaltenadressen Y0-Y10 verteilt, und dem Spaltendecodierer 7 ein gewünschter Leseverstärker in dem Leseverstärkerabschnitt 5 ausgewählt und die Ausgangsdaten von dem ausgewählten Leseverstärker werden in dem Datenausgangspuffer 8 verstärkt und zu den externen Eingangs-/Ausgangsanschlüssen I/O1-I/O4 ausgegeben.
• Zu dieser Zeit ist der Zustand in einem Normalbetrieb und das Ausgangssignal φsv der Detektionsschaltung 9 für hohe Spannung verbleibt auf einem niedrigen Niveau derart, dass der Testmoduszustand in einem inaktiven Zustand ist.
• Die Detektionsschaltung 9 für hohe Spannung ist derart angeordnet, dass ihr Ausgangssignal φsv ein hohes (high) Niveau annimmt, wenn die Spannungsdifferenz zwischen der Versorgungsspannung VCC und der Spannung, die dem Eingangsanschluss In12 zugeführt wird, größer als eine vorgegebene Spannung wird bzw. ist. Wenn der Modus in einen Testmodus geändert wird, wird der Eingangsanschluss In12 deshalb auf die hohe Spannung gezogen und durch die Umkehrung bzw. Inversion des Ausgangssignals φsv der Detektionsschaltung 9 für hohe Spannung auf ein hohes Niveau schaltet der Taktgenerator 1b, dem φsv zugeführt wird, in einen aktiven Zustand im Testmodus um. D.h., dass der Eingangsanschluss In12 als gemeinsamer Anschluss dient, dem das Adresssignal A12 oder die hohe Spannung zugeführt werden.
• Der Taktgenerator 1b, der in den aktiven Zustand geschaltet hat, ist nun in dem Testmodus derart, dass, wenn das interne Steuersignal eingegeben wird, der Reihendecodierer 3, der Spaltenadresspuffer 6 und der Datenausgangspuffer 8 und auch der Dateneingangspuffer 10 derart gesteuert werden, dass sie den Betrieb z.B. eines gleichzeitigen Multi-Bit-Schreibens und - Lesens ausführen können.
• Ein weiteres Beispiels des Standes der Technik der Testmodussetzschaltung, die mit einer Eingangsschaltung versehen ist, ist in der japanischen Patentanmeldung Kokai, Veröffentlichungsnr. Hei 3-142387 offenbart. Die Eingangsschaltung ist darin in einem Blockdiagramm offenbart, ohne dass eine detaillierte Schaltungskonfiguration gezeigt wird. Es ist jedoch allgemein bekannt, dass eine solche Schaltung durch eine NAND- Schaltung gebildet wird, wie vorstehend erläutert wurde. Dieses Beispiel des Standes der Technik ist in dem Schaltungsdiagramm von Fig. 4 gezeigt. Wie darin gezeigt ist, hat die Testmodussetzschaltung einen Eingangsanschluss In21, der gemeinsam für eine Eingangsschaltung 31 und eine Detektionsschaltung 33 für hohe Spannung ist. Wenn die hohe Spannung dem Eingangsanschluss In21 zugeführt wird, wird das Ausgangsniveau der Detektionsschaltung 33 für hohe Spannung invertiert, wodurch der Modus in einen Testmodus geändert wird, und die Eingangsschaltung 31 wird inaktiv. Die Testbefehlsdaten, die von dem Eingangsanschluss In22 empfangen werden, werden einer Latch-Schaltung 34 durch eine Eingangsschaltung 32 zugeführt. Diese Latch-Schaltung 34 empfängt Daten auf dem invertierten Ausgangsniveau der Detektionsschaltung 33 für hohe Spannung und, wenn das invertierte Ausgangsniveau wieder auf das ursprüngliche Niveau zurückkehrt, werden die Daten zwischengespeichert und der Testschaltung 35 zugeführt, wodurch die Ausführung des Tests ermöglicht wird. Diese Anordnung verhindert deshalb das Auftreten dieses Problems, das in dem zuvor erläuterten Beispiel des Stands der Technik aufgetreten ist, worin, wenn die hohe Spannung aus irgendeinem Grund während des Tests abgesenkt wird, der Modus in einen Nicht-Test-Modus geändert wird.
• In der ersten Eingangsschaltung des Standes der Technik, die vorstehend erläutert wurde, wird, wenn der Modus in einen Testmodus geändert wird, der Eingangsanschluss In12, der ein gemeinsamer Anschluss zum Zuführen des Adresssignals A12 und der hohen Spannung ist, auf die hohe Spannung hochgezogen und durch Invertieren des Ausgangssignals φsv der Detektionsschaltung 9 für hohe Spannung auf ein hohes Niveau wird der Taktgenerator 1, dem das Ausgangssignal φsv zugeführt wird, in einen aktiven Zustand des Testmodus geändert.
• Genauer sind der P-Kanal-MOS-Transistor P1 und der N-Kanal-MOS- Transistor N2 aus den P-Kanal-MOS-Transistoren P1 und P2 und den N-Kanal-MOS-Transistoren N1 und N2, die eine NAND-Schaltung mit zwei Eingängen in dem Reihenadresspuffer 2m für die Reihenadresse (X12) ausbilden, auf der Seite des Erdepotentials und sind mit ihren Gate-Elektroden mit dem Eingangsanschluss In12 verbunden.
• Daher wird im Testmodus die vom Eingangsanschluss In12 gelieferte hohe Spannung direkt an die Gate-Elektroden dieses P- Kanal-MOS-Transistors und des N-Kanal-MOS-Transistors N2 auf der Seite des Erdepotentials angelegt.
• Insbesondere sind, da die Source-Elektrode des N-Kanal-MOS- Transistors N2 mit Erde verbunden ist, die Spannung zwischen der Gate-Elektrode und der Source-Elektrode und die Spannung zwischen der Gate-Elektrode und der Drain-Elektrode in dem Zustand, in dem das gleiche elektrische Feld wie das der hohen Spannung angelegt ist.
• Fig. 5 ist ein Diagramm, das den Aufbau des Transistors des Stands der Technik zeigt, der vorstehend beschrieben wurde. In diesem Aufbau wird, wenn die Spannung zwischen der Source- Elektrode 44 und der Gate-Elektrode 42, die aus Polysilicium hergestellt und über dem P-Si-Substrat 41 ausgebildet ist, hoch wird, die dünne Gateoxidschicht 47, die eine Dicke von etwa 10 nm hat, derart zerstört, dass der Transistor N2, der einen Kanal 45 hat, der zwischen der Source-Elektrode 44 unter dem Gate-Gebiet und der Diffusionsschicht 46 der Drain-Elektrode 43 ausgebildet ist, eine Verstärkungsfunktion nicht länger durchführen kann.
• Auch in der Eingangschaltung, die in der japanischen Patentanmeldung Kokai, Veröffentlichungsnr. Hei 3-142387, offenbart ist und die, obwohl sie nur in einem Blockdiagramm, wie in Fig. 4 gezeigt ist, beschrieben ist, gemäß dem allgemeinen Fachwissen in der Form einer NAND-Schaltung realisiert ist, tritt das gleiche Problem auf, das durch die Zerstörung verursacht wird, die in einer fehlenden Verstärkungsfunktion resultiert, wie zuvor erläutert wurde.
ÜBERBLICK ÜBER DIE ERFINDUNG
• Eine Aufgabe der Erfindung ist es daher, die Probleme, die im Stand der Technik vorhanden sind, zu überwinden und eine Testmodussetzschaltung bereitzustellen, die verwendet wird, wenn eine innere Schaltung einer integrierten Halbleiterschaltung, die mit einer Speicherschaltung ausgerüstet ist, in einen Testmodus versetzt wird, und in der, wenn eine hohe Spannung an einen bestimmten Eingangsanschluss angelegt wird und eine Detektionsschaltung für hohe Spannung ihr Ausgangsniveau in Antwort auf die zugeführte Spannung für das Testmodussetzen invertiert, verhindert wird, dass eine Gateoxidschicht eines Transistors einer ersten Stufe einer spezifizierten Eingangsschaltung, die mit dem bestimmten Eingangsanschluss verbunden ist, trotz der anliegenden hohen Spannung zerstört wird.
• Gemäß der Erfindung wird eine Testmodussetzschaltung bereitgestellt, die aufweist: einen Taktgenerator, der vorgegebene interne Steuersignale in Anwort auf ein invertiertes RAS- Signal, ein invertiertes CAS-Signal, ein invertiertes WE-Signal und ein invertiertes OE-Signal erzeugt, die mit Taktsignalen synchronisiert sind;
• eine Vielzahl von Reihenadresspuffern, die Adresssignale empfangen, die nicht einem obersten Adresssignal aus den gemultiplexten Adresssignalen entsprechen, die extern zugeführt werden, und die die empfangenen Adresssignale als interne Reihenadresssignale verteilen;
• eine Detektionsschaltung für hohe Spannung, die eine hohe Spannung, die höher als eine Versorgungsspannung oder eine Spannung des obersten Adresssignals ist, durch einen gemeinsamen Eingangsanschluss empfängt und die eine Testmodussetzsignal ausgibt, wenn eine Spannungsdifferenz zwischen der empfangenen Spannung und der Versorgungsspannung höher als eine vorgegebenen Spannung wird;
• einen obersten Reihenadresspuffer, der durch den gemeinsamen Eingangsanschluss die hohe Spannung oder das oberste Adresssignal aus den gemultiplexten Adresssignalen empfängt und der das oberste Adresssignal als ein oberstes, internes Reihenadresssignal bereitstellt;
• wobei der oberste Reihenadresspuffer einen N-Kanal-Transistor oberer Stufe enthält, der in Serie mit einem N-Kanal-Transistor unterer Stufe verbunden ist, wobei beide zwischen einem Ausgangsknoten des obersten Reihenadresspuffers und dem Erdeniveau verbunden sind und die hohe Spannung an dem gemeinsamen Eingangsanschluss dem Gate eines der N-Kanal-Transistoren zugeführt wird,
• eine Spannungszuführeinrichtung, die ein oberstes, internes Steuersignal dem Gate des anderen der N-Kanal-Transistoren in dem obersten Reihenadresspuffer zuführt,
• dadurch gekennzeichnet, dass
• die hohe Spannung an dem gemeinsamen Eingangsanschluss an dem Transistor oberer Stufe angelegt ist, um ihn leitend zu machen, und
• dass das oberste, interne Steuersignal dem Transistor unterer Stufe, der mit dem Erdeniveau verbunden ist, zugeführt wird, wodurch verursacht wird, dass der Transistor unterer Stufe in einen nicht-leitenden Zustand gerät, wodurch eine Spannung zwischen einer Gate-Elektrode und einer Source-Elektrode und eine Spannung zwischen der Gate-Elektrode und einer Drain-Elektrode des Transistors oberer Stufe auf einem Niveau gehalten werden, das niedriger als die hohe Spannung ist.
• Die Testmodussetzschaltung gemäß der Erfindung ist mit der Spannungszuführeinrichtung versehen und enthält die Detektionsschaltung für die hohe Spannung, den obersten Reihenadresspuffer und die Vielzahl von unteren Reihenadresspuffern. Der Eingangsknoten der Detektionsschaltung für hohe Spannung ist mit dem gemeinsamen Eingangsanschluss des obersten Reihenadresspuffers verbunden. Der oberste Reihenadresspuffer empfängt das oberste Adresssignal. Die unteren Reihenadresspuffer empfangen die unteren Adresssignale. Für das Testmodussetzen wird die hohe Spannung dem gemeinsamen Eingangsanschluss zugeführt. Wenn der Transistor oberer Stufe der gestapelten N-Kanal-MOS- Transistoren, der für den bestimmten Reihenadresspuffer aus der Vielzahl von Reihenadresspuffern für das oberste Adresssignal vorgesehen ist, durch die Spannung hohen Niveaus leitend wird, wird das interne Steuersignal einem Transistor unterer Stufe aus den N-Kanal-MOS-Transistoren zugeführt, wodurch dieser N- Kanal-MOS-Transistor unterer Stufe nicht-leitend wird und im Ergebnis die Spannung zwischen dem Gate und der Source und die Spannung zwischen dem Gate und dem Drain des Transistors oberer Stufe aus den N-Kanal-MOS-Transistoren kleiner als die hohe Spannung gemacht werden. Dies ermöglicht eine Abnahme des hohen elektrischen Feldes, das an der Gate-Elektrode anliegt, und die Reduzierung der Wahrscheinlichkeit für die Zerstörung der Gateoxidschicht.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung bevorzugten Ausführungsformen der Erfindung mit Bezug auf die beiliegenden Zeichnungen erläutert, in denen
• Fig. 1 ein Blockdiagramm ist, das den Gesamtaufbau des herkömmlichen Halbleiterspeichers zeigt;
• Fig. 2 ein Blockdiagramm ist, das ein Beispiel für eine Testmodussetzschaltung in einem herkömmlichen Halbleiterspeicher zeigt;
• Fig. 3 ein Zeitdiagramm zur Verwendung bei der Erläuterung der Eigenschaften einer Schaltung des Beispiels des Standes der Technik ist;
• Fig. 4 ein Blockdiagramm ist, das ein weiteres Beispiel für eine Testmodussetzschaltung in einem herkömmlichen Halbleiterspeicher zeigt;
• Fig. 5 ein Diagramm ist, das den Aufbau eines Transistors des Standes der Technik zur Verwendung in der Erläuterung bezüglich der Zerstörung einer Gateoxidschicht durch eine hohe Spannung zeigt;
• Fig. 6 ein Blockdiagramm ist, das einen Hauptabschnitt der Testmodussetzschaltung einer Ausführungsform gemäß der Erfindung zeigt; und
• Fig. 7 ein Zeitdiagramm zur Verwendung in der Erläuterung der Eigenschaften der Schaltung der Ausführungsform gemäß der Erfindung ist.
BEVORZUGTE AUSFÜHRUNGSFORM DER ERFINDUNG
• Nachfolgend wird eine bevorzugte Ausführungsform der Erfindung mit Bezug auf die Zeichnungen erläutert.
• Fig. 6 zeigt in einem Blockdiagramm den Hauptabschnitt der Testmodussetzschaltung gemäß der Erfindung. Wie hier gezeigt ist, umfasst die Schaltung eine Detektionsschaltung 9 für hohe Spannung, eine Reihenadresspuffersteuerschaltung II für die Reihenadresse (X12) zum Steuern eines obersten Reihenadresspuffers X12, eine Reihenadresspuffersteuerschaltung 12 für die Reihenadressen X0-X11 zum Steuern der Reihenadresspuffer X0- X11, einen Taktgenerator 1a, eine Vielzahl von Reihenadresspuffern 2a-2l (in Fig. 6 ist nur der Reihenadresspuffer 2l gezeigt) und einen obersten Reihenadresspuffer 2m'. Die Detektionsschaltung 9 für hohe Spannung gibt ein Testmodussetzsignal φsv aus, das von einem niedrigen Niveau auf ein hohes Niveau invertiert wird, wenn die Spannungsdifferenz zwischen dem Adresssignal A12, das von außen zugeführt wird, und der Versorgungsspannung VCC größer als eine vorgegebenen Spannung wird. Die Reihenadresspuffersteuerschaltung 11 für den Reihenadresspuffer (X12) erzeugt ein internes Steuertaktsignal φXA' auf den Empfang eines invertierten RAS-Signals hin und erzeugt das Signal φXA' auf einem niedrigen Niveau, wenn das Testmodussetzsignal φsv, das von der Detektionsschaltung 9 für hohe Spannung zugeführt wird, während des Testmodusbetriebs ein hohes Niveau annimmt. Die Reihenadresspuffersteuerschaltung 12 für die Reihenadresspuffer (X0-X11) erzeugt den internen Steuertakt φXA und gibt ihn sowohl während des Normalbetriebs als auch während des Testmodusbetriebs aus. Der Taktgenerator 1a empfängt das invertierte CAS-Signal, das invertierte WE- Signal und das invertierte OE-Signal und erzeugt entsprechend vorgegebene, interne Steuertakte. Die Reihenadresspuffer 2a- 2l empfangen von außerhalb Adresssignale A0-A11 aus den gemultiplexten Adresssignalen A0-A12 und verteilt diese als interne Reihenadresssignale φA0-φA11. Der oberste Reihenadresspuffer 2m' gibt durch einen In-Phase-Puffer 2l das interne Steuertaktsignal φA12 aus, das durch ein logisches Produkt des Adresssignals A12 und des internen Steuertaktsignals φXA' erzeugt wird, und empfängt eine hohe Spannung VCH für das Setzen des Testmodus.
• Der Reihenadresspuffer 2m' für die Reihenadresse (X12) gibt ein Ausgangssignal einer NAND-Schaltung durch den In-Phase-Puffer 21 aus. Die NAND-Schaltung wird durch die P-Kanal-MOS-Transistoren (P1, P2), die Source-Elektroden, die mit einer Versorgungspotentialleitung VCC verbunden sind, und Drain-Elektroden haben, die miteinander verbunden sind, um einen Knoten A ausbilden zu können, und durch N-Kanal-MOS-Transistoren (N1, N2) ausgebildet, die in Serie zwischen dem Knoten A und Erde verbunden sind. Der N-Kanal-MOS-Transistor N1 hat eine Drain- Elektrode, die als Ausgangsknoten verwendet wird, und das Adresssignal A12 wird den Gate-Elektroden der Transistoren P1 und N1 zugeführt und φXA' wird den Gate-Elektroden der Transistoren P2 und N2 zugeführt.
• Der Reihenadresspuffer 2l ist vom Aufbau her gleich dem obersten Reihenadresspuffer 2m', aber die Adresssignale A0-A11 werden den Transistoren P1 und N2 zugeführt und das Steuersignal φXA wird den Transistoren P2 und N1 zugeführt.
• Nachfolgend wird der Betrieb der Schaltung mit Bezug auf das Schaltdiagramm der Fig. 6 und mit Bezug auf das Zeitdiagramm der Fig. 7 erläutert.
• Während des Testmodusbetriebs wird eine hohe Spannung VCH an den Eingangsanschluss In12 angelegt und, wenn die Detektionsschaltung 9 für hohe Spannung detektiert, dass die Potentialdifferenz bezüglich der Versorgungsspannung VCC eine vorgegebene Spannung überschritten hat, wird der Ausgang des Testmodussetzsighals φsv der Detektionsschaltung 9 für hohe Spannung von einem niedrigen Niveau auf ein hohes Niveau invertiert.
• Wenn der Anfangszustand in den Testmodus in Anwort auf das Signal φsv geändert wird, das auf das hohe Niveau umgeschaltet wurde, ist das Ausgangssignal φXA' der Reihenadresspuffersteuerschaltung 11 auf dem niedrigen Niveau und dies wird so beibehalten. Wenn der Normalbetriebszustand in den Testmodus geändert wird und das Ausgangssignal φXA' auf dem hohen Niveau ist, wird das Signal φXA' ausgegeben, nachdem es auf das niedrige Niveau invertiert worden ist. Deshalb nimmt das Ausgangssignal φXA' das, niedrige Niveau in jedem der beiden Zustände zu der Zeit an, wenn der Modus in den Testmodus geändert wird.
• Das Ausgangssignal φXA', das somit in das niedrige Niveau geschaltet wurde, wird der Gate-Elektrode des Transistors N2 auf der Seite des Erdepotentials der NAND-Schaltung des obersten Reihenadresspuffers 2m' zugeführt und der Transistor N2 wird nicht-leitend und der Transistor P2 auf der Seite des Erdepotentials wird leitend. Im Ergebnis wird der Ausgangsknoten A auf das Versorgungspotential hochgezogen, das auf hohem Niveau ist, und das Signal φA12 wird durch den In-Phase-Puffer 2l ausgegeben.
• Wenn zum Beispiel die Versorgungsspannung VCC 3,3 V beträgt und die hohe Spannung VCH, die dem Eingangsanschluss In12 zugeführt wird, 10 V beträgt und, wenn der Transistor N2 auf der Seite des Erdepotentials durch das Signal φXA' nicht-leitend wird, nehmen die Spannung zwischen der Gate-Elektrode und der Source- Elektrode und die Spannung zwischen der Gate-Elektrode und der Drain-Elektrode des Transistors N1, der die hohe Spannung VCH von 10 V empfängt, beide 6,7 V an, was einer Spannungsdifferenz zwischen der Versörgungsspannung VCC und der hohen Spannung entspricht (d.h., 10V - 3,3 V = 6,7V). Ähnlich nehmen die Spannung zwischen der Gate-Elektrode und der Source-Elektrode und die Spannung zwischen der Gate-Elektrode und der Drain- Elektrode des Transistors P1 beide 6,7 V an.
• Deshalb gibt es hier unter keinen Umständen eine Situation, in der die hohe Spannung VCH unverändert an die Gate-Elektrode und die Source-Elektrode des Transistors P1 angelegt wird, wie sie ist, und dies bedeutet, dass im Unterschied zum Stand der Technik, wie vorstehend erläutert wurde, die Wahrscheinlichkeit für die Zerstörung der Gateoxidschicht gering ist.
• Der oberste Reihenadresspuffer 2m' für die oberste Reihenadress (X12) in der Ausführungsform gemäß der Erfindung und der oberste Reihenadresspuffer 2m für die oberste Reihenadresse (X12) im Beispiel des Standes der Technik sind darin gleich, dass die erste Stufe in beiden Fällen durch die NAND-Schaltung ausgebildet ist. In der Ausführungsform gemäß der Erfindung ist jedoch die Reihenadresspuffersteuerschaltung 11 für die Reihenadresse (X12), die nur dem Adresssignal A12 zugeordnet ist, von den Reihenadresspuffersteuerschaltungen 12 für die Reihenadressen (X0-X11) getrennt, die den übrigen Adresssignalen A0-A11 zugeordnet sind, wodurch das Ausgangssignal φXA' der Reihenadresspuffersteuerschaltung 11 für die Reihenadresse (X12) dem gestapelten Transistor N2 der NAND-Schaltung zugeführt wird. Diese Anordnung unterscheidet sich vom obersten Reihenadresspuffer 2m des Beispiels des Stands der Technik, indem das Ausgangssignal φXA der Reihenadresspuffersteuerschaltung 13 für die Reihenadresse (X0-X12) dem darunterliegenden Transistor N1 zugeführt wird.
• Das Niveau des Signals, das dem Adresseingangssignal In12 zugeführt wird, ist in einem Bereich von etwa 2,5 V-0,5 V, was ein Zwischenniveau ist, wenn es mit der Versorgungsspannung VCC von 3 V verglichen wird. In dem Beispiel des Stands der Technik ist der Transistor, der die Zufuhr des Signals empfängt, der Transistor N2 auf der Seite des Erdepotentials von den Transistoren N1 und N2, die übereinander gestapelt sind. Der Transistor N2 kann größenmäßig derart klein ausgelegt sein, dass diese Konfiguration in den Reihenadresspuffern 2a-2l für die Reihenadresse (X0-X11) in der Ausführungsform der Erfindung aufgenommen ist.
• In der Ausführungsform gemäß der Erfindung wird das Ausgangssignal φXA der Reihenadresspuffersteuerschaltung 12 bei den Reihenadresspuffern, die nicht dem obersten Reihenadresspuffer 2m' entsprechen, d.h., den Reihenadresspuffern 2a-2l für die Adresssignale A0-A11, dem Transistor P2 und dem Transistor N1 zugeführt und die Adressignalen A0-A11 werden den Transistoren P1 und N2 wie in dem Beispiel des Standes der Technik zugeführt.
• Obwohl die Erfindung in ihren bevorzugten Ausführungsformen beschrieben worden ist, wird darauf hingewiesen, dass die Worte, die verwendet worden sind, Worte der Beschreibung sind und deshalb keine Beschränkung darstellen, und dass Änderungen innerhalb des Rahmens der angehängten Ansprüche ausgeführt werden können, ohne dass vom Schutzbereich der Erfindung, wie er in den Ansprüchen definiert ist, abgewichen wird.

Claims (3)

1. Testmodussetzschaltung, die aufweist:

einen Taktgenerator (1a), der vorgegebene, interne Steuersignale (φXA, φXA') in Anwort auf ein invertiertes RAS-Signal, ein invertiertes CAS-Signal, ein invertiertes WE-Signal und ein invertiertes OE-Signal erzeugt, die mit Taktsignalen synchronisiert sind;

eine Vielzahl von Reihenadresspuffern (2a-2l), die Adresssignale (A0-A11) empfangen, die nicht einem obersten Adresssignal (A12) aus den gemultiplexten Adresssignalen (A0-A12) entsprechen, die extern zugeführt werden und die die empfangenen Adresssignale als interne Reihenadresssignale (φA0-φA11) verteilen;

eine Detektionsschaltung (9) für hohe Spannung, die eine hohe Spannung, die höher als eine Versorgungsspannung (VCC) oder eine Spannung des obersten Adresssignals ist, durch einen gemeinsamen Eingangsanschluss (In12) empfängt, und die ein Testmodussetzsignal (φsv) ausgibt, wenn eine Spannungsdifferenz zwischen der empfangenen Spannung und der Versorgungsspannung höher als eine vorgegebene Spannung wird;

einen obersten Reihenadresspuffer (2m'), der durch den gemeinsamen Eingangsanschluss die hohe Spannung oder das oberste Adresssignal aus den gemultiplexten Adresssignalen empfängt und der das oberste Adresssignal als ein oberstes, internes Reihenadresssignal (φA12) bereitstellt;

wobei der oberste Reihenadresspuffer (2m') einen N-Kanal- Transistor (N1) oberer Stufe in Serienverbindung mit einem N- Kanal-Transistor (N2) unterer Stufe aufweist, die beide zwischen einem Ausgangsknoten (A) des obersten Reihenadresspuffers und Erdeniveau verbunden sind, wobei die hohe Spannung an dem gemeinsamen Eingangsanschluss (In12) dem Gate eines der N- Kanal-Transistoren zugeführt wird,

eine Spannungszuführeinrichtung (11, 12), die ein oberstes, internes Steuersignal (φXA') dem Gate des anderen der N-Kanal- Transistoren in dem obersten Reihenadresspuffer zuführt, dadurch gekennzeichnet,

dass die hohe Spannung an dem gemeinsamen Eingangsanschluss (In12) dem Transistor (N1) oberer Stufe zugeführt wird, um ihn leitend zu machen, und

dass das oberste, interne Steuersignal (φXA') dem Transistor (N2) unterer Stufe, der mit dem Erdeniveau verbunden ist, zugeführt wird, wodurch verursacht wird, dass der Transistor unterer Stufe einen nicht-leitenden Zustand annimmt, wodurch eine Spannung zwischen einer Gate-Elektrode und einer Source- Elektrode und eine Spannung zwischen der Gate-Elektrode und einer Drain-Elektrode des Transistors (N1) oberer Stufe auf einem Niveau gehalten werden, das niedriger als die hohe Spannung ist.

2. Testmodussetzschaltung nach Anspruch 1, in der die Spannungszuführeinrichtung derart ist, dass in einem Normalbetriebszustand das interne Steuersignal auf ein hohes Niveau in Antwort auf einen aktiven Zustand des invertierten RAS-Signals schaltet und dass in einem Testmoduszustand nur das oberste, interne Steuersignal (φXA'), das dem obersten Reihenadresspuffer für das oberste Adresssignal zugeführt wird, auf ein niedriges Niveau in Antwort auf ein Signal hohen Niveaus von der Detektionsschaltung für hohe Spannung schaltet.

3. Testmodussetzschaltung nach Anspruch 1, in der die Spannungszuführeinrichtung aufweist:

eine erste Reihenadresspuffersteuerschaltung (11), die ein erstes Reihenadresspuffersteuersignal (φXA') als das oberste, interne Steuersignal auf das Empfangen des invertierten RAS- Signals hin erzeugt und die das erste Reihenadresspuffersteuersignal auf ein niedriges Niveau in Antwort auf ein hohes Niveau des Testmodussetzsignals während des Testmodusbetriebs ändert, und

eine zweite Reihenadresspuffersteuerschaltung (12), die sowohl während des Normalbetriebs als auch während des Testmodusbetriebs ein zweites Reihenadresspuffersteuersignal (φXA) als interne Steuersignale erzeugt und ausgibt,

wobei der oberste Reihenadresspuffer durch einen ersten P- Kanal-MOS-Transistor und einen zweiten P-Kanal-MOS-Transistor (P1, P2) ausgebildet ist, die Source-Elektroden, welche mit einer Versorgungspotentialleitung verbunden sind, und die Drain- Elektroden haben, die mit dem Ausgangsknoten (A) verbunden sind,

wobei der erste N-Kanal-MOS-Transistor (N1) eine Drain- Elektrode hat, die mit einem Ausgangspuffer (21) verbunden ist,

wobei das oberste Adresssignal (A12) dem obersten Reihenadresspuffer (2m') nur während des Normalbetriebs zugeführt wird und wobei die hohe Spannung während des Testmodusbetriebs den Gate-Elektroden des ersten P-Kanal-MOS-Transistors (P1) und des ersten N-Kanal-MOS-Transistors (N1) durch einen gemeinsamen Eingangsanschluss (In12) zugeführt wird, und

wobei das erste Reihenadresspuffersteuersignal (φXA') den Gate- Elektroden des zweiten P-Kanal-MOS-Transistors (P2) und des zweiten N-Kanal-MOS-Transistor (N2) zugeführt wird.