DE60000400T2

DE60000400T2 - Speicher mit eingeblendeter Logikschaltung

Info

Publication number: DE60000400T2
Application number: DE60000400T
Authority: DE
Inventors: Kazutami Arimoto; Katsumi Dosaka; Takeshi Fujino; Hideyuki Noda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-08-30
Filing date: 2000-08-03
Publication date: 2003-04-30
Anticipated expiration: 2020-08-04
Also published as: JP2001068634A; TW463370B; JP4614481B2; KR100388589B1; EP1081715A1; EP1081715B1; US20040136230A1; KR20010050100A; US6649984B1; DE60000400D1; US7102954B2

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht allgemein auf integrierte Halbleiterschaltungsvorrichtungen und insbesondere auf eine integrierte Halbleiterschaltungsvorrichtung mit einer Logikschaltung und einem dynamischen Direktzugriffsspeicher (DRAM), die auf dem gleichen Chip vereinigt sind.

Beschreibung der Hintergrundstechnik

Zum Erzielen einer Verarbeitung hohem Niveau mit hoher Geschwindigkeit sind integrierte Halbleiterschaltungsvorrichtungen, die "System-LSI" oder "verschmolzene Logikspeicher" genannt sind, mit einem Speicher und einer integrierten Logikschaltung auf dem gleichen Chip realisiert worden.
Fig. 26 ist ein schematisches Bild, das den allgemeinen Aufbau einer herkömmlichen integrierten Halbleiterschaltungsvorrichtung zeigt. In Fig. 26 enthält die integrierte Halbleiterschaltungsvorrichtung 1 eine Logikschaltung 2 zum Ausführen einer vorgeschriebenen Verarbeitung und eine DRAM-(Dynamischer Direktzugriffsspeicher) Schaltung 3, die Daten speichert, die von der Logikschaltung 2 zu benutzen sind.
Die DRAM-Schaltung 3 enthält Speicherzellenfelder MA0-MA3 mit jeweils einer Mehrzahl von DRAM-Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind, und eine DRAM Peripherieschaltung DPH, die in einem kreuzförmigen Zentralbereich zwischen diesen Speicherzellenfeldern MA0-MA3 angeordnet sind. Die DRAM-Peripherieschaltung DPH enthält Schaltungen zum Ausführen der Zugriffstätigkeit auf die Speicherzellenfelder MA0-MA3 und Durchführen der Datenübertragung zwischen der Logikschaltung und der DRAM-Schaltung 3, und eine interne Spannungserzeugerschaltung zum Erzeugen einer internen Spannung.
Bei der integrierten Halbleiterschaltungsvorrichtung 1 wird die Datenübertragung zwischen der Logikschaltung 2 und der DRAM- Schaltung 3 durch interne Verbindungsleitungen auf einem Chip durchgeführt, auf dem die integrierte Halbleiterschaltungsvorrichtung 1 gebildet ist. Ein interner Datenbus unterliegt keiner Begrenzung durch die Zahl der Stiftanschlüsse, und daher wird eine große Bitbreite für den internen Datenbus ermöglicht, so dass die Zahl der Datenbits, die zu einer Zeit übertragen werden kann, erhöht werden kann, und eine Hochgeschwindigkeitsdatenübertragung wird realisiert.
Der Datenbus ist aus einer internen Verbindungsleitung gebildet, und eine Steuersignalleitung zwischen der Logikleitung 2 und der DRAM-Schaltung 3 ist ebenfalls eine interne Verbindungsleitung. Solch eine interne Verbindungsleitung weist eine Leistungskapazität kleiner als die der Drähte auf einer gedruckten Leiterplatte auf, kann Daten/ein Signal mit einer hohen Geschwindigkeiten übertragen und kann mit einer kleinen Stromtreiberfähigkeit aufgrund der kleinen Leitungskapazität getrieben werden, so dass der Stromverbrauch deutlich verringert werden kann. Bei solch einer integrierten Halbleiterschaltungsvorrichtung, bei der eine DRAM-Schaltung und eine Logikschaltung verschmolzen sind, müssen sowohl die Anforderungen an die Zuverlässigkeit der DRAM-Schaltung als auch die Hochgeschwindigkeitsleistung der Logikschaltung erfüllt werden.
Fig. 27A ist eine schematische Qperschnittsansicht eines MOS- Transistors, der eine Komponente der in Fig. 26 gezeigten Logischaltung 2 ist. In Fig. 27 enthält der MOS-Transistor, der eine Komponente der Logikschaltung 2 ist (hier im folgenden als "Logiktransistor LTR" bezeichnet), Störstellenbereiche hoher Konzentration 2b und 2c, die auf einer Oberfläche eines Halbleitersubstratbereiches 2a gebildet sind, und eine Gateelektrodenschicht 2d, die auf einem Kanalbereich zwischen diese Störstellenbereichen 2b und 2c gebildet sind, wobei ein Gateisolierfilm 2e darunterliegt. Der Gateisolierfilm 2e weist eine Filmdicke Toxl auf. Die Logikschalung 2 muß mit einer hohen Geschwindigkeit bei niedrigem Stromverbrauch tätig sein. Zu diesem Zwecke wird die Dicke Toxl des Gateisolierfilmes 2e des Logiktransistors LTR ausreichend klein gemacht, und der Absolutwert Vth der Schwellenspannung des Logiktransistors wird ausreichend klein gemacht. Indem der Absolutwert der Schwellenspannung klein gemacht wird, wird dem Logiktransistor LTR ermöglicht, in einen ausreichend triefen Ein-Zustand versetzt zu werden, selbst unter einer Bedingung niedriger Versorgungsspannung, und der interne Knoten (Signalleitung) kann mit einer großen Stromtreiberfähigkeit geladen/entladen werden.
Fig. 27B ist eine schematische Querschnittsansicht eines MOS- Transistors (Feldeffekttransistor mit isoliertem Gate), der in der DRAM-Schaltung 3 enthalten ist. Der MOS-Transistor, der eine Komponente der in Fig. 27B gezeigten DRAM-Schaltung ist (hier im folgenden als "DRAM-Transistor DTR" bezeichnet), enthält Störstellenbereiche 3b und 3c hoher Konzentration, die beabstandet auf einer Oberfläche eines Halbleitersubstratbereiches 3a gebildet sind, und eine Gateelektrodenschicht 3d, die auf einen Kanalbereich zwischen den Störstellenbereichen 3b und 3c gebildet sind, wobei ein Gateisolierfilm 3e darunter liegt. Der Gateisolierfilm 3e weist eine Dicke Toxm auf.
Die Dicke Toxm des Gateisolierfilmes 3e des DRAM-Transistor DTR ist größer als die Dicke Toxl des Gateisolierfilmes 2e in dem Logiktransistor LTR gemacht. In der DRAM-Schaltung 3 wird ein ausgewählter Wortleitung mit einer verstärkten Spannung Vpp höher als die Stromversorgungsspannung versehen, und ein Bitleitungsisolationsgatter zum selektiven Verbinden einer Bitleitung und einer Leseverstärkerschaltung in einer geteilten Leserverstärkeranordnung wird ähnlich mit einer hohen Spannung zum Verringern des Schwellenspannungsverlustes versehen. Zum Aufrechterhalten der Zuverlässigkeit, selbst wenn solch hohe Spannungen 4t angelegt werden, wird die Dicke Toxm des Gateisolierfilmes 3e in dem DRAM-Transistor DTR größer als die des Logiktransistors LTR gemacht.
Bei herkömmlichen integrierten Halbleiterschaltungsvorrichtungen diese Art ist der Dualoxidprozeß verwendet worden, gemäß dem solch ein DRAM-Transistor mit einem dicken Gateisolierfilm und ein Logiktransistor mit einem dünnen Gateisolierfilm getrennt auf dem gleichen Chip gebildet werden. In diesem Dualoxidprozeß wird, nachdem Gateisolierfilme für einen DRAM- Transistor und einen Logiktransistor in dem gleichen Schritt gebildet sind, der DRAM-Transistor maskiert unter Benutzung eines Resists, und der Gateisolierfilm des Logiktransistors wird dünn gemacht. Dann werden die Gateisolierfilme für den DRAM-Transistor und den Logiktransistor wieder dick gemacht. Zum Verringern von Schäden des Logiktransistors, die zu der Zeit des Atzens verursacht werden, und zum Verbessern der Steuerbarkeit der Dicke der Gateisolierfilme wird der Gateisolierfilm des Logiktransistors wiederum dünn durch Ätzen und dann dick durch zum Beispiel CVD gemacht.
In der DRAM-Schaltung sind die MOS-Transistoren, die in der DRAM-Peripherieschaltung DPH und den Speicherzellenfeldern MA0 bis MA3 enthalten sind, alle DRAM-Transistoren.
Der Logiktransistor weist einen kleinen Absolutwert für die Schwellenspannung auf und weist daher einen großen Leckstrom in einem AUS-Zustand (AUS-Leckstrom) auf. Zum Benutzen des Logiktransistors in einer DRAM-Schaltung mit einer beträchtlich großen Zahl von Elementen ist der Leckstrom in der DRAM- Schaltung in einem Bereitschaftszustand nicht vernachlässigbar, was die Benutzung des Logiktransistors in der DRAM-Schaltung schwierig macht.
In dem DRAM-Transistor ist die Dicke Toxm des Gateisolierfilmes 3e größer gemacht, und der Absolutwert der Schwellenspannung ist höher gesetzt. Weiter wird von einer Leseverstärkerschaltung zum Erfassen, Verstärken und Verriegeln von Speicherzellendaten auf Bitleitungen, wie beschrieben wird, verlangt, die Lesetätigkeit mit hoher Empfindlichkeit und einer hohen Geschwindigkeit durchzuführen, und der Absolutwert der Schwellenspannung des MOS-Transistors muß klein gemacht werden. Solche verschiedenen Schwellenspannungen werden durch Einstellen der Schwellenspannung durch Ionenimplantation in die Kanalbereiche realisiert.
Wenn Transistoren, von denen verlangt wird, dass sie einen kleinen Absolutwert für die Schwellenspannung aufweisen wie MOS-Transistoren in Leseverstärkerschaltungen, die in Speicherzellenfeldern MA0 bis MA3 enthalten sind, durch DRAM-Transistoren gebildet werden, wie oben beschrieben wurde, nimmt die Zahl der Herstellungschritte und die Zahl der Masken zum Zweck der Einstellung der Schwellenspannungen durch Ionenimplantation zum Absenken der Schwellenspannungen zu, dass die Kosten der integrierten Halbleiterschaltungsvorrichtung hoch drückt.
Zusätzlich enthält der DRAM-Peripherieschaltungskomplex MOS- Transistoren einer relativ hohen Schwellenspannung und kann so nicht so schnell betrieben werden wie die Logikschaltung.
Wenn jedoch ein Logiktransistor mit einer niedrigen Schwellenspannung (kleiner Absolutwert für die Schwellenspannung) für einen MOS-Transistor niedriger Schwellenspannung in der DRAM- Schaltung zum Zwecke der Vereinfachung des Herstellungsvorganges benutzt wird, wird den folgenden Problemen begegnet.
In der DRAM-Schaltung wird ein Beschleunigungstest zum Aussieben defekter Bit durchgeführt. Bei dem Beschleunigungstest werden die Anlegungspannung und die Betriebstemperatur hoch eingestellt. Bei den Beschleunigungstest wird eine hohe Spannung an eine Bitleitung in einem Speicherzellenfeld zum Beschleunigen der Spannung des Speicherzellenkondensators angelegt. Eine Leseverstärkerschaltung ist für eine Bitleitung vorgesehen, und wenn ein Logiktransistor für solch eine Leseverstärkerschaltung benutzt wird, wird eine Beschleunigungspannung an den Logiktransistor angelegt. Da der Logiktransistor einen dünnen Gateisolierfilm aufweist ist daher die Durchbruchsspannung klein. Als Resultat würde der Logiktransistor während des Beschleunigungstestes zerstört werden. Daher kann eine ausreichend hohe Spannung nicht an die Bitleitung während des Beschleunigungstestes angelegt werden, oder eine relativ niedrige Beschleunigungsspannung sollte angelegt werden, und daher nimmt die Zeit für den Beschleunigungstest zu, da ein ausreichender Spannungsstreß angelegt werden muß. Zusätzlich kann ein ausreichendes Aussieben nicht innerhalb einer begrenzten Zeitdauer durchgeführt werden.
Wenn weiterhin ein Logiktransistor in der DRAM-Schaltung benutzt wird, ist der Logiktransistor ein MOS-Transistor mit niedriger Schwellenspannung mit einem großen Ausleckstrom, und der Bereitschaftsstrom der DRAM-Schaltung kann nicht auf einem niedrigen Pegel gehalten werden.
Aus dem US-Patent 5 293 336 kann ein integrierter Halbleiterschaltungsvorrichtung nach dem Oberbegriff des Anspruches 1 entnommen werden. Die erste Dicke des Gateisolierfilmes des Feldeffekttransistors mit isoliertem Gate des ersten Types ist so ausgelegt, dass sie sehr dünn ist, so dass die Betriebsgeschwindigkeit hoch sein kann. Die zweite Dicke des Gateisolierfilmes des Feldeffekttransistors mit isoliertem Gate des zweiten Types ist so ausgelegt, dass sie dick ist, dass der Transistor einem Einbrennprozeß widerstehen kann.
Aus dem US-Patent 5 825 712 kann eine integrierte Halbleiterschaltungsvorrichtungen entnommen werden, bei der Logik und Speicher auf dem gleichen Chip gebildet sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltungsvorrichtung vorzusehen, die mit hoher Geschwindigkeit ohne Verschlechterung der Zuverlässigkeit einer DRAM-Schaltung und ohne Erhöhung des Stromverbrauches und der Zahl der Schritte tätig sein kann.
Es ist eine andere Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltungsvorrichtung vorzusehen, die sicher eine ausreichend hohe Spannung an eine Bitleitung bei einem Beschleunigungstest für eine DRAM-Schaltung ohne Erhöhung der Zahl der Herstellungsschritte anlegen kann.
Kurz gesagt, die integrierte Halbleiterschaltungsvorrichtung gemäß der vorliegenden Erfindung verwendet einen Logiktransistor für MOS-Transistoren in einer DRAM-Schaltung mit der Ausnahme für MOS-Transistoren in einer Schaltung, mit einer hohen Spannung wie eine Wortleitungstreiberschaltung und eine interne Spannungserzeugerschaltung beliefert wird.
In der DRAM-Schaltung sind Transistoren, die nicht jene sind, die mit der hohen Spannung beliefert werden, aus Logiktransistoren gebildet. Als Resultat sind in der DRAM-Schaltung die MOS-Transistoren, die mit hoher Spannung beliefert werden, aus DRAM-Transistoren gebildet, und die Durchbruchsspannung dieser Transistoren wird ausreichend sichergestellt, selbst wenn eine hohe Spannung angelegt wird, so dass eine hohe Zuverlässigkeit sichergestellt wird. Zusätzlich stellt die Benutzung des Logiktransistors in der DRAM-Schaltung eine Hochgeschwindigkeitsbetriebseigenschaft für die Vorrichtung sicher.
Die Leseverstärkerschaltung ist aus einem Logiktransistor gebildet, und daher kann die Leseverstärkerschaltung simultan mit der Bildung der Logikschaltung gebildet werden, was die Zahl der Masken und die Herstellungsschritte in der Zunahme begrenzt.
Durch Vorsehen eines Bitleitungsisolationstransistors zwischen einer Leseverstärkerschaltung und einer Bitleitungsausgleichschaltung können diese Verstärker- und die Bitleitungsausgleichsschaltung in einem Beschleunigungstest isoliert werden, und eine hohe Spannung kann an die Bitleitung von der Ausgleichsschaltung angelegt werden, so dass eine ausreichend hohe Beschleunigungsspannung an die Bitleitung ohne nachteilhafte Effekte für den Logiktransistor der Leseverstärkerschaltung angelegt werden kann.
In dem weiter die Substratvorspannung des Leseverstärkertreibers vertieft wird, kann ein Ausleckstrom verhindert werden.
Die Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit denen begleitenden Zeichnungen genommen wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Bild eines gesamten Aufbaues einer integrierten Halbleiterschaltungsvorrichtung der ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ist ein schematisches Bild eines gesamten Aufbaues einer integrierten Halbleiterschaltungsvorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 3 ist Schaltbild, das im einzelnen den Aufbau eines Leseverstärkerbandes in der in Fig. 2 gezeigten integrierten Halbleiterschaltungsvorrichtung zeigt;
Fig. 4 ist ein schematisches Bild der Anordnung der Speicherzellenfelder in der in Fig. 2 gezeigten DRAM- Schaltung;
Fig. 5 ist ein schematisches Bild, das das Layout der Anordnung eines jeden Transistors in der in Fig. 3 gezeigten Schaltung zeigt;
Fig. 6 ist eine schematische Querschnittsansicht, die entlang der Linie 5A-5A in Fig. 5 genommen ist;
Fig. 7 ist ein Schaltbild des Aufbaues einer Unterdekodierschaltung, die in einem in Fig. 4 gezeigten Unterdecoder enthalten ist;
Fig. 8 ist ein schematisches Bild des Layouts eines jeden Transistors in dem in Fig. 7 gezeigten Unterdecoder;
Fig. 9 ist eine schematische Querschnittsansicht, die entlang der Linie 8A-8A in Fig. 8 genommen ist;
Fig. 10 ist ein schematisches Bild des Aufbaues eines Leseverstärkerbandes in einer integrierten Halbleiterschaltungsvorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 11 ist ein schematisches Bild der Anordnung eines jeden Transistors in dem in Fig. 10 gezeigten Leseverstärkerband;
Fig. 12 ist ein Aquivalentschaltbild von Leseverstärkertreibertransistoren in dem in Fig. 11 gezeigten Transistorlayout;
Fig. 13 ist ein schematisches Bild des Layouts von Transistoren gemäß einer Modifikation der dritten Ausführungsform;
Fig. 14 ist ein Aquivalentschaltbild von Leseverstärkertreibertransistoren in dem in Fig. 13 gezeigten Transistorlayout;
Fig. 15 ist ein schematisches Bild des Zustandes eines Bitleitungsisolationsgatters gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 16 ist ein Bild, das Wellenformen eines Signales und einer Spannung zu der Zeit einer Bitleitungsspannungsbeschleunigungstätigkeit gemäß der vierten Ausführungsform zeigt;
Fig. 17 ist ein schematisches Bild des Aufbaues eines Bitleitungsbeschleunigungsspannungserzeugerabschnittes gemäß der vierten Ausführungsform;
Fig. 18 ist ein schematisches Bild des Aufbaues eines Testmodusbefehlssignalerzeugerabschnittes gemäß der vierten Ausführungsform;
Fig. 19 ist ein schematisches Bild eines anderen Aufbaues, der das Testmodusbefehlssignal gemäß der vierten Ausführungsform erzeugt;
Fig. 20 ist ein schematisches Bild des Aufbaues eines Befehlssignalserzeugerabschnittes für eine Bitleitungsisolation gemäß der vierten Ausführungsform;
Fig. 21 ist ein schematisches Bild eines anderen Aufbaues des Befehlssignalserzeugerabschnittes der Bitleitungsisolation gemäß der vierten Ausführungsform;
Fig. 22 ist ein Signalwellenformbild, das die Art zeigt, auf die ein Bitleitungsausgleichsbefehlssignal bei dem Betrieb des in Fig. 21 gezeigten Befehlssignalserzeugerabschnittes der Bitleitungsisolation erzeugt wird,;
Fig. 23A ist ein schematisches Bild des Aufbaues des Befehlssignalserzeugerabschnittes des Bitleitungsausgleiches gemäß der vierten Ausführungsform;
Fig. 23B ist ein Signalwellenformbild, das den Betrieb der in Fig. 23A gezeigten Schaltung darstellt;
Fig. 24 ist ein schematisches Bild des Aufbaues eines in Fig. 23A gezeigten Feldaktivierungssignalerzeugerabschnittes; Fig. 25A ist ein anderes schematisches Bild des Aufbaues des Befehlssignalerzeugerabschnittes des Bitleitungsausgleichens gemäß der vierten Ausführungsform;
Fig. 25B ist ein Signalwellenformbild, das den Betrieb der Schaltung in Fig. 25A zeigt;
Fig. 26 ist ein schematisches Bild des allgemeinen Aufbaues einer herkömmlichen integrierten Halbleiterschaltungsvorrichtung; in
Fig. 27A ist eine schematische Querschnittsansicht eines Logiktransistors; und
Fig. 27B ist eine schematische Querschnittsansicht eines DRAM- Transistors.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Fig. 1 ist ein schematisches Bild eines gesamten Aufbaues einer integrierten Halbleiterschaltungsvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. In Fig. 1 enthält die integrierte Halbleiterschaltungsvorrichtung 1 eine Logikschaltung 2, die als eine Komponente einen Logiktransistor LTR enthält, und eine DRAM-Schaltung 3, in der eine Peripherie schaltung einen Logiktransistor LTR enthält, der in dem gleichen Herstellungsvorgang wie der Logiktransistor der Logikschaltung 2 gebildet ist.
Die DRAM-Schaltung 3 enthält Speicherzellenfelder MA0-MA3, die in geviertelten Bereichen in dem Bereich der DRAM-Schaltung 3 vorgesehen sind und jeweils eine Mehrzahl von Speicherzellen aufweisen, die in einer Matrix von Zeilen und Spalten angeordnet sind, Zeilendecoder 4a-4d, die entsprechend den Speicherzellenfeldern MA0-MA3 vorgesehen sind zum Treiben einer adressierten Zeile (Wortleitung) in einem entsprechenden Speicherzellenfeld in einen ausgewählten Zustand, Spaltendecoder 5a-5d, die entsprechend zu Speicherzellenfeldern MA0-MA3 vorgesehen sind, zum Erzeugen eines Spaltenauswahlsignales zum Auswählen einer adressierten Spalte, Vorverstärker/Schreibtreiber 6a-6d, die entsprechend den Spaltendecodern 5a-5d vorgesehen sind, zum Kommunizieren von Daten mit einer Spalte, die durch entsprechende Spaltendecoder 5a-5d ausgewählt sind, und eine Steuerschaltung, die in dem Zentralteil der DRAM-Schaltung 8 vorgesehen ist, zum Steuern der Zugriffstätigkeit auf diese Speicherzellenfelder MA0-MA3.
Die Steuerschaltung 8 erzeugt ein Steuersignal zum Steuern des internen Betriebes der DRAM-Schaltung 3 gemäß einem Steuersignal (Befehl), das von der Logikschaltung 2 angelegt ist.
Die DRAM-Schaltung 3 enthält weiter eine stromversorgungsbezogene Schaltung 7a, die in einem Bereich zwischen den Zeilendecoder 4a und 4c vorgesehen ist, eine stromversorgungsbezogene Schaltung 7c, die in einem Bereich zwischen den Zeilendecodern 4b und 4d vorgesehen ist, eine stromversorgungsbezogene Schaltung 7b, die in einem Bereich zwischen den Vorverstärkern/Schreibtreibern 6a und 6b vorgesehen ist, und eine stromversorgungsbezogene Schaltung 7d, die in einem Bereich zwischen den Vorverstärkern/Schreibtreibern 6c und 6d vorgesehen ist. Die stromversorgungsbezogenen Schaltungen 7a bis 7d enthalten jeweils eine Spannungsabwärtsschaltung zum Erzeugen einer Feldstromversorgungsspannung durch Abwärtswandeln einer extern angelegten Stromversorgungsspannung, eine Verstärkungsschaltung zum Erzeugen einer hohen Spannung Vpp, die auf eine ausgewählte Wortleitung übertragen wird, eine Negativspannungserzeugungsschaltung zum Erzeugen einer Negativspannung VBB, die für Substratvorspannung oder ähnliches benutzt wird, eine Bitleitungsvorladungsspannungserzeugerschaltung zum Erzeugen einer Bitleitungsvorlade-/ausgleichsspannung VBL und eine Zellenplattspannungserzeugerschaltung zum Erzeugen einer Zellenplattenspannung VCP, die an die Zellenplatte eines Speicherzellenkondensators angelegt wird.
In dem DRAM-Peripherieschaltungskomplex enthalten die Spaltendecoder 5a bis 5d, die Vorverstärker/Schreibtreiber 6a bis 6d und die Steuerschaltung 8 jeweils Logiktransistoren LTR als eine Komponente. Der Logiktransistor weist einen dünnen Gateisolierfilm und einen kleinen Absolutwert für die Schwellenspannung auf, wie zuvor beschrieben wurde. Als Resultat können unter Benutzung der Logiktransistoren als Komponenten für die Steuerschaltung 8, die Spaltendecoder 5a bis 5d und die Vorverstärker/Schreibtreiber 6a bis 6d diese Schaltungsabschnitte unter einer Bedingung einer niedrigen Stromversorgungsspannung tätig sein. Die Spaltendecoder 5a bis 5d und die Vorverstärker/Schreibtreiber 6a bis 6d sind spaltenbezogene Schaltungen, die zu der Zeit der Spaltenauswahltätigkeit tätig sind und sind in der Zahl kleiner als die Schaltungen, die sich auf die Zeilenauswahl beziehen, die in einem Speicherzellenfeld vorhanden sind, und die Einheitsdekodierschaltungen, die in einem Zeilendecoder enthalten sind. Wenn daher Logiktransistoren LTR für die Spaltendecoder 5a bis 5d, die Vorverstärker/Schreibtreiber 6a bis 6d und die Steuerschaltung 8 benutzt werden, ist der Ausleckstrom klein, da die Zahl der benutzten Logiktransistoren klein ist, und die Zunahme im Stromverbrauch in einem Bereitschaftszustand verursacht keine speziellen Probleme.
DRAM-Transistoren mit einem dicken Isolierfilm werden für die Speicherzellenfelder MA0 bis MA3 und die Zeilendecoder 4a bis 4d benutzt. Wenn somit eine verstärkte Spannung VPP an eine ausgewählte Wortleitung angelegt wird, kann die Durchbruchsspannungseigenschaft sicher gesichert werden.
In den stromversorgungsbezogenen Schaltungen 7a bis 7d wird, wenn eine extern angelegte Spannung empfangen wird, ein relativ hohe Spannung angelegt. Die stromversorgungsbezogenen Schaltungen 7a bis 7d müssen stabil eine interne Spannung auf einem genauen Spannungspegel erzeugen, und diese stromversorgungsbezogenen Schaltungen 7a bis 7d führen im wesentlichen Analogtätigkeiten (wie Stromspiegel- und Quellenfolgermodustätigkeiten) aus, und ein DRAM-Transistor mit einem großen Absolutwert für die Schwellenspannung wird benutzt zum Begrenzen des Einflusses des Ausleckstromes und zum Sicherstellen einer genauen internen Spannungserzeugertätigkeit. Somit kann eine interne Spannung auf einem gewünschten Spannungspegel stabil erzeugt werden.
Für die Logikschaltung 2, die spaltenbezogene Schaltung in dem DRAM-Peripherieschaltungskomplex und die Steuerschaltung 8 werden Logiktransistoren, die in dem gleichen Herstellungvorgang gebildet sind, als Komponenten benutzt. Die MOS-Transistoren, die in dem gleichen Herstellungsvorgang gebildet sind, weisen die gleiche Dicke und das gleiche Material für ihre Gateisolierfilme und ihre Gateelektrodenschichten, das gleiche Störsstellenkonzentrationsprofil für ihre Kanalbereiche und die gleiche Schwellenspannung auf.
Wie oben beschrieben wurde, sind gemäß der ersten Ausführungsform die spaltenbezogene Schaltung und die Steuerschaltung in der DRAM-Schaltung aus Logiktransistoren gebildet, die in dem gleichen Herstellungsvorgang wie die MOS-Transistoren in der Logikschaltung gebildet sind, und daher kann eine DRAM- Schaltung, die mit einer hohen Geschwindigkeit tätig sein kann, selbst unter einer Bedingung niedriger Stromversorgungspannung ohne Zunahme des Leckstromes in einem Bereitschaftszustand realisiert werden. Genauer, eine Schaltung, die einen beträchtlichen Betrag von Ausleckstrom aufweist und nicht mit hoher Spannung versehen ist, enthält einen MOS-Transistor, der in den gleichen Herstellungsvorgang wie die Logikschaltung gebildet ist, so dass eine DRAM-Schaltung, die mit hoher Geschwindigkeit tätig ist, während sie ihren Bereitschaftsstrom auf einem Pegel gleich oder niedriger als ein erlaubter Wert hält, vorgesehen werden kann, und eine integrierte Halbleiterschaltungsvorrichtung, die bei einer hohen Geschwindigkeit tätig ist, kann folglich realisiert werden.

Zweite Ausführungsform

Fig. 2 ist ein schematisches Bild eines gesamten allgemeinen Aufbaues einer integrierten Halbleiterschaltungsvorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. In der in Fig. 2 gezeigten integrierten Halbleiterschaltungsvorrichtung 1 sind Speicherzellenfelder MA0 bis MA3 jeweils in eine Mehrzahl von Speicherzellenblöcke MB durch Leseverstärkerbänder SAB unterteilt, die sich in der Richtung entlang der Zeilen (hier im folgenden "Zeilenrichtung") erstrecken. Das Leseverstärkerband SAB enthält eine Leseverstärkerschaltung, die entsprechend für jede Spalte von Speicherzellenblöcken vorgesehen ist. Die Leseverstärkerschaltung ist aus einem MOS- Transistor gebildet, er in den gleichen Herstellungsvorgang wie der in der Logikschaltung 2 enthaltene Logiktransistor LTR gebildet ist.
Spaltedecoder 5a bis 5b gemeinsam für Speicherzellenblöcke MBs vorgesehen, die in den entsprechenden Speicherzellenfeldern MA0 bis MA3 enthalten sind. In der DRAM-Schaltung 3 sind zum Beispiel 128 Bit Speicherzellen simultan bei einer Spaltenauswahltätigkeit in den Speicherzellenfeldern MA0 bis MA3 ausgewählt. Als Resultat ist die Zahl der Einheitsdecodierschaltungen, die in jedem der Spaltendecoder 5a bis 5d enthalten sind, ausreichend kleiner als die Zahl von Einheitszeilendecodierschaltungen, die in dem Zeilendecoder 4a enthalten sind. Ähnlich zu der oben beschriebenen ersten Ausführungsform sind die Spaltendecoder 5a bis 5d und Vorverstärker/Schreibtreiber 6a bis 6d, die zeilenbezogenen Schaltungen durch die gleichen Logiktransistoren gebildet wie der Logiktransistor, der eine Komponente der Logikschaltung 2 ist, so dass ein Hochgeschwindigkeitsbetrieb realisiert werden kann, während die Zunahme des Ausleckstromes begrenzt wird. Zusätzlich enthält die Steuerschaltung 8 einen Logiktransistor ähnlich zu der ersten Ausführungsform und ist mit hoher Geschwindigkeit gemäß einem Steuersignal und einem Adreßsignal von der Logikschaltung 2 tätig.
Die Zeilendecoder 4a bis 4d und die stromversorgungsbezogenen Schaltungen 7a bis 7d sind durch DRAM-Transistoren ähnlich wie bei der ersten Ausführungsform gebildet.
Leseverstärkerschaltung, die in dem Leseverstärkerband SAB enthalten sind, enthalten Logiktransistoren, so dass der Schritt der Ionenimplantation zum Einstellen der Schwellenspannung eines MOS-Transistors, d. h. einer Komponente der Leseverstärkerschaltung eliminiert werden kann, was die Zahl von Masken und die Zahl von Schritten reduzieren kann. Speicherzellen, die in dem Speicherblock MB enthalten sind, enthalten jeweils einen DRAM-Transistor.
Fig. 3 ist ein Schaltbild des Aufbaues eines Abschnittes, der sich auf eine Leseverstärkerschaltung gemäß der zweiten Ausführungsform bezieht. In Fig. 3 wird das Leseverstärkerband SAB durch Speicherblöcke MBL und MBR gemeinsam genutzt. In dem Leserverstärkerband SAB sind eine Leseverstärkerschaltung 13 und ein Spaltenauswahlgatter 14 zum Verbinden der Leseverstärkerschaltung 13 mit internen Datenleitungen IO und /IO (die nicht gezeigt sind) gemäß einem Spaltenauswahlsignal Y.
Die Leseverstärkerschaltung 13 ist mit Bitleitungen BLL und ZBLL in dem Speicherblock MBL und mit Bitleitungen BLR und CBLR in dem Speicherblock MBR versehen. Speicherzellen MC sind entsprechend zu den Kreuzungsabschnitten der Bitleitungen BLL und ZBLL und der Bitleitungen BLR und ZBLR und von Wortleitungen WL (Unterwortleitungen), die nicht gezeigt sind, vorgesehen. Fig. 3 zeigt eine Speicherzelle MC, die entsprechend dem Kreuzungsabschnitt der Wortleitung WL und der komplementären Bitleitung ZBLR in dem Speicherblock MBR als Darstellung vorgesehen ist. Die Speicherzelle MC enthält einen Speicherzellenkondensator Cm zum Empfangen der Zellenplattenspannung VCP an der Zellenplattenelektrode und Speichern von Information und einen Speichertransistor MT zum Leiten als Reaktion auf die Spannung auf der Wortleitung WL und Verbinden des Speicherzellenkondensators Cm mit der Bitleitung ZBLR. Da der Speicherzellentransistor MT mit der verstärkten Spannung VPP versorgt wird, wenn er ausgewählt wird, wird ein DRAM-Transistor mit einem dicken Gateisolierfilm dafür benutzt.
Die Bitleitungen BLL und ZBLL sind mit einer Bitleitungsausgleichsschaltung 111 zum Leiten während einer Aktivierung eines Bitleitungsausgleichsbefehlssignales BLEQL und Übertragen einer Bitleitungausgleichsspannung VBL zu den Bitleitungen BLL und ZBLL und einem Bitleitungsisolationsgatter 121 zum Verbinden der Bitleitungen BLL und ZBLL mit der Leseverstärkerschaltung 13 gemäß einem Bitleitungsisolationsbefehlssignal BLIL versehen.
Die Bitleitungen BLR und ZBLR sind mit einer Bitleitungsausgleichsschaltung 11r ebenfalls zum Leiten während einer Aktivierung eines Bitleitungsausgleichsbefehlssignales BLEQR zum Übertragen einer Bitleitungsvorladespannung VBL zu den Bitleitungen BLR und ZBLR und einem Bitleitungsisolationsgatter 12r zum Verbinden der Bitleitungen BLR und ZBLR mit der Leseverstärkerschaltung 13 gemäß einem Bitleitungsisolationsbefehlssignal BLIR versehen.
Die Bitleitungsausgleichsschaltung 11l enthält einen Ausgleichs-N-Kanal-MOS-Transistor NT3 zum Leiten als Reaktion auf das Bitleitungsausgleichsbefehlssignal BLEQL zum Ausgleichen der Bitleitungen BLL und ZBLL und N-Kanal-MOS-Transistoren NT1 und NT2 zum Überträgen der Bitleitungsvorladespannung VBL auf die Bitleitungen BLL und ZBLL als Reaktion auf das Bitleitungsausgleichsbefehlssignal BLEQL.
Das Bitleitungsisolationsgatter 121 enthält N-Kanal-MOS- Transistoren NT7 und NT8 zum Leiten, wenn ein Bitleitungsausgleichsbefehlssignal BLIL auf dem H-Pegel ist, und zum Verbinden der Bitleitungen BLL und ZBLL mit Leseknoten Sa bzw. Sb. Die Bitleitungsausgleichsschaltung 11r enthält Vorlade-N-Kanal- MOS-Transistoren NT4 und NT5 zum Leiten als Reaktion auf das Bitleitungsausgleichsbefehlssignal BLEQR zum Übertragen der Vorladespannung VBL zu den Bitleitungen BLR und ZBLR und einen Ausgleichs-N-Kanal-MOS-Transistor NT6 zum Leiten als Reaktion auf das Bitleitungsausgleichsbefehlssignal BLEQR zum Verbinden der Bitleitungen BLR und ZBLR.
Das Bitleitungsisolationsgatter 12r enthält N-Kanal-MOS- Transistoren NT9 und NT10 zum Leiten, wenn das Bitleitungsisolationsbefehlssignal BLIR auf einem H-Pegel ist, zum Verbinden der Bitleitungen BLP, und ZBLR mit den Leseknoten Sa bzw. Sb. Die Bitleitungsausgleichsschaltungen 111 und 11r sind für ein Paar von Bitleitungen BLL und ZBLL bzw. ein Paar von Bitleitungen BLR und ZBLR vorgesehen, und diese Bitleitungen BLL und ZBLL, BLR und ZBLR können mit einer hohen Geschwindigkeit vorgeladen/ausgeglichen werden, so dass eine sogenannte RASVorladezeit TRP abgekürzt werden kann und die Zykluszeit verringert werden kann.
Die Bitleitungsausgleichsbefehlssignale BLEQL und BLEQR sind auf einen Spannungspegel höher als eine Feldstromversorgungsspannung Vccs gesetzt, zum Übertragen der Vorladungsspannung VBL an die Bitleitungen BLL, BLR, ZBLL und ZBLR. Als Resultat sind die MOS-Transistoren NT1 bis NT6, die in diesen Bitleitungsausgleichsschaltungen 11l und 11r enthalten sind, aus DRAM-Transistoren gebildet. Zum Stabilisieren der Schwellenspannung der MOS-Transistoren NT1 bis NT6 wird eine Negativspannung VBB an die Substratgates dieser Transistoren angelegt. Die Substratvorspannung VBB wird auch an das Substratgate des Speicherzellentransistors MT angelegt.
Die Bitleitungsisolationsgatter 12l und 12r empfangen das Bitleitungsisolationssignal BLTL oder BLIR auf einem verstärkten Spannungspegel VPP zum Übertragen der Auslesespannung zu der Leseverstärkerschaltng 13 mit einer hohen Geschwindigkeit und zum Wiederherstellen von Daten, die durch die Leseverstärkerschaltung 13 verstärkt sind, für eine Speicherzelle. Als Resultat sind die MOS-Transistoren NT7 bis NT10 für diese Bitleitungsisolationsgatter 121 und 12r aus DRAM-Transistoren gebildet. Die negative Vorspannung VBB wird auch an die Substratgates der MOS-Transistoren NT7 bis NT10 angelegt.
Die Leseverstärkerschaltung 13 enthält überkreuz gekoppelte P- Kanal-Transistoren PQ1 und PQ2 und überkreuz gekoppelte N- Kanal-MOS-Transistoren NQ1 und NQ2. Die MOS-Transistoren PQ1 und NQ1 bilden einen CMOS-Inverter, wobei der Leseknoten Sb ein Eingangsknoten ist und der Leseknoten Sa ein Ausgangsknoten ist, während die MOS-Transistoren PQ2 und NQ2 einen CMOS- Inverter bilden, wobei der Leseknoten Sa ein Eingangsknoten ist und der Leseknoten Sb ein Ausgangsknoten ist.
Die MOS-Transistoren PQ1, NQ1, PQ2 und NQ2 in der Leseverstärkerschaltung 13 weisen bevorzugt einen Absolutwert so klein wie möglich für die Schwellenspannung in Hinblick auf die Leseempfindlichkeit und -geschwindigkeit auf (eine kleine Potentialdifferenz kann mit hoher Geschwindigkeit verstärkt werden). Als Resultat werden Logiktransistoren für die Leseverstärkerschaltung 13 als die MOS-Transitoren PQ1, NQ1, PQ2 und NQ2 benutzt. Zum Verringern des Absolutwertes der Schwellenspannung soweit wie möglich wird die Feldstromversorgungsspannung Vccs an das Substratgate der MOS-Transistoren PQ1, PQ2 angelegt, während eine Massespannung Vss an das Substratgate der MOS-Transistoren NQ, NQ2 angelegt wird.
Das Spaltenauswahlgatter 14 enthält N-Kanal-MOS-Transistoren NQ3 und NQ4 zum Verbinden der Leseknoten Sb und Sa mit internen Datenleitungen /IO beziehungsweise 10 als Reaktion auf das Spaltenauswahlsignal Y. Das Spaltenauswahlgatter muss Datensignale zwischen den internen Datenleitungen IO, /IO und den Leseknoten Sb und Sa so schnell wie möglichen und ohne Verlust durch die Schwellenspannung übertragen. Daher werden Logiktransistoren als die MOS-Transistoren NQ3 und NQ4 für das Spaltenauswahlgatter 14 genutzt.
Die Substratgates der MOS-Transistoren NQ3 und NQ4 werden mit der Massespannung Vss zum Verringern der Schwellenspannung soweit wie möglich versehen.
Wie in Fig. 3 gezeigt ist, ermöglicht die Benutzung der Logiktransistoren für die Leseverstärkerschaltung 13, dass die Leseverstärkerschaltung 13 in dem gleichen Herstellungsvorgang wie die Logikschaltungen gebildet wird. Daher ist der Schritt der Ionenimplantation zum Einstellen der Schwellenspannung, der notwendig ist, wenn DRAM-Transistoren für die Leseverstärkerschaltung 13 genutzt werden, nicht notwendig, so dass die Zahl der Masken und die Zahl der Herstellung Schritte verringert werden kann.
Es sei angemerkt, dass die Feld-(Lese)Stromversorgungsspannung Vccs, die an die Leseverstärkerschaltung 13 angelegt wird, ungefähr 2,0 V beträgt, und die Betriebsstromversorgungsspannung der Logikschaltung beträgt ungefähr 1,8 V. Wenn ein Transistor mit einem Gateisolierfilm so dick wie der eines Logiktransistors, der eine Komponente der Logikschaltung für die Leseverstärkerschaltung 13 ist, eine an ihre Gates angelegte Spannung ist ungefähr auf dem gleichen Pegel wie die Betriebsstromversorgungsspannung der Logikschaltung, und daher kann eine Durchbruchsspannung ausreichend gesichert werden.
Fig. 4 ist ein schematisches Blockschaltbild der Anordnung eines Speicherzellenfeldes. Das Speicherzellenfeld MA (MA0 bis MA3) ist in eine Mehrzahl von Speicherzeilenblöcken MB#0 bis MB#n unterteilt. Die Speicherzeilenblöcke MB#0 bis MB#n enthalten jeweils eine Mehrzahl von Speicherzellenunterfeldern MSAiO- MSAip, die in Ausrichtung in der Zeilenrichtung angeordnet sind.
Die Speicherzeilenblöcke MB#0-MB#n sind mit Zeilendekodierschaltungen RDO bist RDn zum Dekodieren eines Zeilenadreßsignales versehen. In dem Speicherzeilenblock in MB#i (i = 0-n) ist eine Hauptwortleitung ZMWL zum Übertragen eines Zeilenauswahlsignales von einer Zeilendekodierschaltung RDi, die sich in der Zeilenrichtung erstreckt, gemeinsam für die Speicherunterfelder MSAiOMSAip vorgesehen.
Die Speicherunterfelder MASi0-MSAip enthalten jeweils eine Unterwortleitung SWL, die entsprechend für eine Zeile von Speicherzellen vorgesehen ist und die Speicherzellen in einer entsprechenden Zeile verbindet. Die Speicherunterfelder MSAi0- MSAip sind mit Wortleitungsunterdecodern SDi0-Sdiq versehen. Die Wortleitungsunterdecoderschaltungen sind abwechselnd auf beiden Seiten des Speicherunterfeldes MSAij gebildet. Der Wortleitungsunterdecoder enthält eine Wortleitungsunterdecoderschaltung zum Treiben der Unterwortleitungen benachbart zu den Speicherunterfeldern in einen ausgewählten Zustand als Reaktion auf mindestens ein Signalpotential auf der entsprechenden Hauptwortleitung CMWL, zum Beispiel in den Speicherunterfeldern MSA10 und MSA11, wie in Fig. 4 gezeigt ist. Die Wortleitungsunterdecodertreiberschaltungen sind abwechselnd auf beiden Seiten der Speicherunterfelder in der Richtung entlang der Spalten (hier im folgenden "Spaltenrichtung") vorgesehen, so dass die Abstandsbedingung der Wortleitungsunterdecoderschaltungen geschwächt werden kann.
Leseverstärkerbänder SABI-SABn sind zwischen Speicherzeilenblöcken benachbart in der Spaltenrichtung vorgesehen, und Leseverstärkerbänder SAB0 und SABn+1 sind auf der Außenseite von den Speicherzeilenblöcken MB#0 bzw. MB#n vorgesehen. In den Leseverstärkerbändern SAB1-SABn ist der Aufbau von Fig. 3 in jeder Spalte (Bitleitungspaar) eines jeden entsprechenden Speicherunterfeldes vorgesehen.
Fig. 5 ist ein schematisches Blockschaltbild des Schaltungslayouts eines Leseverstärkerbandes. Speicherunterfelder MSAL und MSAR sind in P-Wannen 20l bzw. 20r gebildet. Speicherzellen MC sind auf den P-Wannen 20l und 20r vorgesehen.
Die P-Wannen 20l und 20r sind voneinander durch Boden-N-Wannen (Wandbereiche, die den Boden der N-Wanne erreichen) 21l und 21r isoliert. Ein P-Substratbereich ist zwischen den Boden-N-Wannen 20l und 20r vorgesehen, und es in einen P-Substratbereich 22l und 22r durch eine N-Wanne 23 unterteilt, die auf einer im Oberflächenbereich in dem Zentralabschnitt der P-Substratbereiche vorgesehen ist.
Die P-Wannen 20l und 20r sind mit einer Negativspannung VBB als Vorspannung zum Stabilisieren der Schwellenspannung eines Speicherzellentransistors versehen. Weiterhin werden die Boden- N-Wannen 21l und 21r mit der hohen Spannung VPP versehen, während die P-Substratbereiche 22l und 22r mit der Massespannung Vss versehen werden. Die N-Wanne 23 wird mit der Feldstromversorgungsspannung Vccs versehen.
Auf der Oberfläche der P-Wanne 20l sind die in Fig. 3 gezeigten Ausgleichs-N-Kanal-MOS-Transistoren NT1 bis NT3 in der Nähe der Boden-N-Wanne (Wandbereich) 21l gebildet. In enger Nähe des Ausgleichs-N-Kanal-MOS-Transistors NT1 bis NT3 und auf der Oberfläche des Substratbereiches 21l sind die in Fig. 3 gezeigten MOS-Transistoren NT7 und NT8 für das Bitleitungsisolationsgatter gebildet.
Auf der Oberfläche des Substratbereiches 221 sind die MOS- Transistoren NQ3 und NQ4, die in dem Spaltenauswahlgatter 14 enthalten sind, gebildet, und die N-Kanal-MOS-Transistoren NQ1 und NQ2 für die in Fig. 3 gezeigte Leseverstärkerschaltung 13 sind in dem Susbtratbereich 22r gebildet.
Die P-Kanal-MOS-Transistoren PQ1 und PQ2 in der in Fig. 3 gezeigten Leseverstärkerschaltung sind in der zentralen N-Wanne 23 gebildet.
Die MOS-Transistoren NQ1 bis NQ4 und die MOS-Transistoren PQ1 und PQ2 sind Logiktransistoren und weisen einen dünnen Gateisolierfilm auf. Der Absolutwert der Schwellenspannung der MOS- Transistoren in der Leseverstärkerschaltung ist bevorzugt so klein wie möglich, und daher sind diese Susbtratbereiche 22l und 22r auf die Massespannung Vss vorgespannt, und die N-Wanne 23 ist auf die Feldstromversorgung Vccs vorgespannt. Die MOS- Transistoren für die Bitleitungsisolationsgatter NT7 bis NT10 und die Ausgleichs-MOS-Transistoren NT1 bis NT6 sind DRAM- Transistoren und in dem gleichem P-Wannenbereich wie die Speicherzelle gebildet und empfangen die Negativspannung VBB an ihren Substratgates.
Fig. 6 ist eine Querschnittsansicht, die entlang der Linie 5A 5A in Fig. 5 genommen ist. Wie in Fig. 6 gezeigt ist, ist die N-Wanne 21r zum Umgeben der P-Wanne 20r in der Spaltenrichtung gebildet. Die Bodenwanne 211 und 21r sind innerhalb des P- Substrates 22 vergraben, und indem die Boden-Wannen 211 und 21r auf die hohe Spannung VPP vorgespannt werden, können Elektronlochpaare, die durch Strahlung oder Substratstrom erzeugt sind, durch die Boden-N-Wannen 211 und 21r absorbiert werden, so dass die durch Rauschen erzeugten. Elektronen nicht in den Kondensatoren der Speicherzellen gespeichert werden, die in den P- Wannen 201 und 20r gebildet sind, und Softfehler können verhindert werden.
Die P-Wannen 20l und 20r enthalten Bereiche 201m und 20rm, in denen Speicherzellen gebildet sind, und einen Peripheriebereich 20lp und 20rp, in dem Bitleitungsvorladeschaltungen 11l und 11r und Bitleitungsisolationsgatter 12l und 12r in der Peripherieschaltung gebildet sind. Durch Isolieren der Boden-N-Wannen 21l und 21r in der Spaltenrichtung können Logiktransistoren, die Elemente einer Leseverstärkerschaltung sind, und eine Spaltenauswahlschaltung gebildet werden, und der Absolutwert ihrer Schwellenspannungen kann verringert werden.
Die Boden-N-Wannen 21l und 21r sind in der Spaltenrichtung isoliert, und kein Transistor ist in einem Wandbereich gebildet, der sich zu der Substratoberfläche erstreckt (begrenzende Bereiche der Bodenwannen). Der Wandbereich ist allgemein eine N-Wanne und wird gebildet, nachdem eine Bodenbasiswanne gebildet ist. Der Abstandstand zwischen MOS-Transistoren, die ein Bitleitungsleitungsisolationsgatter und eine Ausgleichsschaltung bilden, und von N-Kanal-MOS-Transistoren, die ein Spaltenauswahlgatter und eine Leseverstärkerschaltung bilden, kann durch die Wandbereiche (begrenzende Bereiche) der Boden-N-Wannen 21l und 21r gesetzt werden. Daher kann der Abstand zwischen dem DRAM-Transistor und einem Logiktransistor ausreichend sicher gestellt werden, ein Resistmuster kann genau gebildet werden, ohne dass es durch Halation zu der Zeit der Belichtung bei der Bemusterung beeinflusst wird, selbst wenn die Gateisolationsfilme verschiedene Dicken aufweisen und die Schritte in diesem Bereich groß sind. Während des Atzens kann das Überätzen durch Reflektion von injizierten Ionen in dem gestuften Bereich verhindert werden, so dass ein DRAM- Transistor und Logiktransistor genau mit einer gewünschten Eigenschaft (Muster und Merkmalsgröße, Gateisolationsfilmdicke) in Bereichen relativ nahe zu einander gebildet werden können.
Es sei angemerkt, dass die Boden-N-Wannen 21l und 21r auf die Feldstromversorgungsspannung Vccs vorgespannt sein können. Für die Anordnung der Wortleitungsunterdecodierschaltung ist je doch, wie beschrieben wird, eine N-Wanne, die auf eine hohe Spannung VPP vorgespannt ist, notwendig. Die P-Wannen 201 und 20r und die Boden-N-Wannen 211 und 21r sind in dem umgekehrten Vorspannungszustand, und die Boden-N-Wanne braucht nur auf den Spannungspegel vorgespannt zu werden, bei dem einfallende Ionen durch den Substratstrom oder Elektronen durch Strahlung absorbiert werden.
Fig. 7 ist ein Schaltbild eines Aufbaues einer Wortleitungsun terdecodierschaltung, die in Unterdecodern SD00-SDnq enthalten ist. In Fig. 7 enthält die Wortleitungsunterdecodierschaltung einen P-Kanal-MOS-Transistor PT1 zum Leiten, wenn ein Signal auf der Hauptwortleitung ZMWL auf dem Massespannungspegel ist, zum Übertragen eines Unterdecodiersignales SD auf die Unterwortleitung SWL, einen N-Kanal-MOS-Transistor NT15 zum Leiten, wenn ein Signal auf der Hauptwortleitung ZMWL auf einem H-Pegel ist, zum Treiben der Unterwortleitung SWL auf den Massespannungspegel, und einen N-Kanal-MOS-Transistor NT16 zum Leiten, wenn ein Unterdecodiersignal ZSD auf einem H-Pegel ist, zum Entladen der Unterwortleitung SWL auf den Massespannungspegel.
In den MOS-Transistoren PT1, NT15 und NT16 weist das Unterdecodiersignal SD eine Amplitude des Pegels der verstärkten Spannung VPP auf, und diese Transistoren sind aus DRAM- Transistoren gebildet. Das Unterdecodiersignal ZSD ist ein Signal komplementär zu dem Unterdecodiersignal SD und weist eine Amplitude von 0-Vccs auf.
Eine Hauptwortleitung ZMWL ist für eine Mehrzahl von Unterwortleitungen in einem Speicherzellenunterfeld vorgesehen, und eine der Mehrzahl von Unterwortleitungen wird als Reaktion auf das Unterdecodiersignal SD gewählt. Wenn die Hauptwortleitung ZMWL in einem nicht ausgewählten Zustand bei einem Pegel der verstärkten Spannung VPP ist, ist der MOS-Transistor PT1 in einem nicht leitenden Zustand, der MOS-Transistor NT15 leitet, und eine Unterwortleitung SWL wird auf dem Massepotentialpegel und in einem nicht ausgewählten Zustand unabhängig von dem Logikpegel des Unterdecodiersignales SD gehalten.
Wenn die Hauptwortleitung ZMWL auf die Massespannung in einem ausgewählten Zustand getrieben wird, leitet der MOS-Transistor PTT, während der MOS-Transistor NT15 einen nicht leitenden Zustand annimmt. Wenn das Unterdecodiersignal SD auf dem Massepotentialpegel ist, kann der MOS-Transistor PT1 nicht die Unterwortleitung SWL auf den Massepotentialpegel treiben. (Ein Spannungsabfall entsprechend der Schwellenspannung wird in diesem MOS-Transistor PT1 erzeugt.) Zum Verhindern, dass die Unterwortleitung SWL einen schwebenden Zustand annimmt, nimmt das Unterdecodiersignal ZSD einen H-Pegel an dem MOS-Transistor NT16 an, so dass die Unterwortleitung SWL auf dem Massepotentialpegel gehalten wird.
Wenn das Unterdecodiersignal SD in einem ausgewählten Zustand und auf dem Pegel der hohen Spannung (verstärkte Spannung) VPP ist, wird die hohe Spannung VPP zu der Unterwortleitung SWL durch den MOS-Transistor PT1 übertragen. zu dieser Zeit ist das Decodiersignal ZSD auf einem L-Pegel, und der MOS-Transistor NT16 ist in einem nichtleitenden Zustand. Die Wortleitungsunterdecodierschaltung wird mit der hohen Spannung VPP versehen, die Amplitude des Untnerdecodiersignales SD ist von dem Pegel der hohen Spannung VPP, und die Hauptwortleitung ZMWL weist eine Amplitude des Pegels der hohen Spannung VPP auf. Als Resultat sind die Schaltungen, die sich auf die Zeilenauswahl (einschließlich ein Zeilendecoder) beziehen, aus DRAM- Transistoren gebildet.
Fig. 8 ist ein schematisches Bild des Layouts der in Fig. 7 gezeigten Wortleitungsunterdecodierschaltung. In Fig. 8 sind Speicherzellen auf den Oberflächen P-Wannen 20u und 20d gebildet. Die P-Wannen 20u und 20d sind in der Zeilenrichtung ausgerichtet und empfangen die Vorspannung VBB. Diese P-Wannen 20u und 20d sind in der Zeilenrichtung durch eine Boden-N-Wanne 21 zum Vorsehen eines Unterdecoderbandes isoliert.
In den Bereichen der P-Wannen 20u und 20d in der engen Nachbarschaft zu dem Unterdecoderband sind die N-Kanal-MOS-Transistoren NT15 und NT16 zum Entladen der Unterwortleitungen gebildet. Auf der Oberfläche der Boden-N-Wanne 21 zwischen den P-Wannen 20u und 20d ist der P-Kanal-MOS-Transistor PT1 gebildet. Die Substratgates der MOS-Transistoren NT15 und NT16 sind auf die Negativspannung VBB vorgespannt. Weiterhin ist das Substratgate des P-Kanal-MOS-Transistors auf die hohe Spannung VPP vorgespannt.
Fig. 9 ist eine schematische Querschnittsansicht, die entlang der Linie 8A-8A in Fig. 8 genommen ist. Die Boden-N-Wanne 21 ist auf der Oberfläche eines P-Substrates 22 gebildet. Auf der Oberfläche der Boden-N-Wanne 21 sind die P-Wannen 20u und 20d getrennt voneinander gebildet. Die Boden-N-Wanne 21 ist so gebildet, dass ihre Oberfläche in dem Bereich zwischen den PWannen 20u und 20d offen liegt. Die P-Wannen 20u und 20d enthalten entsprechende Speicherzellenbereiche 20um und 20dm, in denen Speicherzellen auf der Oberfläche davon gebildet sind, und entsprechende Unterdecodertransistorbildungsbereiche 20up und 20dp, die nahe zu einem Unterdecoderband zum Bilden von Unterdecodern angeordnet sind.
Bei diesem Aufbau können die MOS-Transistoren NT15 und NT16 in der Wortleitungsunterdecodierschaltung in dem gleichen Wannenbereich wie der Speicherzellenbildungsbereich gebildet sein, in dem kein andere getrennter Wannenbereich notwendig ist, zum Verringern der Fläche, die von dem Unterdecoderband belegt wird. Die Substratgates der MOS-Transistoren NT15 und NT16 zum Entladen der Wortleitungsunterdecodierschaltung können auf die Massespannung Vss vorgespannt sein. In diesem Fall ist eine PWanne weiter in einem Bereich in dem Zentrum des Unterdecoderbandes in der in Fig. 9 gezeigten Boden-N-Wanne 21 gebildet, und die P-Wanne ist auf die Massespannung vorgespannt. In dem Fall ist der P-Kanal-MOS-Transistor PT1 in den Boden-N-Wannenbereichen auf beiden Seiten der P-Wanne auf die Massespannung vorgespannt gebildet.
Wie oben beschrieben wurde, sind gemäß der zweiten Ausführungsform, da die Leseverstärkerschaltung und die Spaltenauswahlgatter aus Logiktransistoren gebildet sind, die Masken und die Herstellungsschritte zum Einstellen der Schwellenspannung eines Leseverstärkertransistors nicht notwendig, so dass der Vorgang des Herstellens einer DRAM-Schaltung vereinfacht werden kann.
In der Spaltenrichtung sind die Boden-N-Wannen, die die P-Wanne zum Anordnen von Speicherzellen umgibt, isoliert zum Offenlegen des Substratbereiches, und die Leseverstärkerschaltung und das Spaltenauswahlgatter sind darin vorgesehen, so dass ein Logiktransistor leicht ohne Verwenden einer komplizierten Konfiguration gebildet werden kann, und die Substratgatevorspannung kann auf einen gewünschten Spannungspegel gesetzt werden, um voll den Vorteil des Logiktransistors zu erhalten, der eine niedrige Schwellenspannung aufweist.

Dritte Ausführungsform

Fig. 10 ist ein schematisches Schaltbild eines Hauptteiles einer integrierten Halbleiterschaltungsvorrichtung gemäß einer dritten Ausführungsform des vorliegenden Erfindung. In Fig. 10 ist der Aufbau des Leseverstärkerbandes SAB zwischen zwei Speicherzeilenblöcken MB#a und MB#b schematisch gezeigt. In dem Leseverstärkerband SAB ist eine Leseverstärkerschaltungsgrupe SKG mit einer Leseverstärkerschaltung, die entsprechend für jedes Bitleitungspaar werden Speicherzeilenblöcke MB#a und MB#b vorgesehen ist, vorgesehen. Die Quellenknoten der Leseverstärkerschaltung, die in der Leseverstärkerschaltungsgruppe SKG enthalten ist, sind mit einer P-Treibersignalleitung S2P beziehungsweise einer N-Treibersignalleitung S2N gekoppelt.
Die Lese-(Feld)Stromversorgungleitung Vccs und die Lesemasseleitung Vss sind parallel zu der P-Treibersignalleitung S2P und der N-Treibersignalleitung S2N gebildet.
An den Kreuzungsbereichen der Leseverstärkerbandunterdecoderbänder SWD#0-SWD#q zwischen den Speicherunterfeldern benachbart in der Zeilenrichtung sind P-Kanal-MOS-Transistoren PSDOPSDq zum Leiten als Reaktion auf eine Aktivierung eines Leseverstärkeraktivierungssignales ZSOP zwischen der Lesestromversorgungsleitung Vcc und der P-Treibersignalleitung S2P vorgesehen, und N-Kanal-MOS-Transistoren NSD0-NSDq zum Leiten als Reaktion auf eine Aktivierung NQ eines Leseverstärkeraktivierungssignales SON sind zwischen der Lesemasseleitung Vcc und der N- Treibersignalleitung S2N vorgesehen.
Durch miteinander Verbinden der Quellenknoten der Leseverstärkerschaltungen durch jede der P-Treibersignalleitung S2P und N- Treibersignalleitung S2N wird eine Potentialverteilung, die an den Quellenknoten der Leseverstärkerschaltungen erzeugt wird, verhindert, und der Lesebetriebs ustand einer jeden Lesever stärkerschaltung wird ausgeglichen. Die MOS-Transistoren PSDO- PSDq und NSDO-NSDq für das Leseverstärkertreiben sind in den Kreuzungsbereich (Kreuzungsband) des Leseverstärkerbandes und der Unterdecoderbänder vorgesehen, und daher ist keine Speicherzelle in dem Bereich vorhanden, was es einem MOS-Transistor ermöglicht, eine relativ große Gatebreite vorzusehen, so dass der Lade/Entladestrom an die Leseverstärkerschaltung mit einem ausreichenden Spielraum geliefert werden kann.
Die Ausleckströme der Leseverstärkertreibertransistoren PSD0- PSDq und NSD0-NSDq müssen ausreichend in dem Wartezustand verringert werden. Dieses ist so, da die Lesetreibersignalleitungen S2P und S2N auf einen mittleren Spannungspegel ähnlich zu dem der Bitleitungen durch eine Ausgleichsschaltung SEQ vorgeladen werden. In der Leseverstärkerschaltung werden, wie in Fig. 3 gezeigt ist, wenn die Treibersignalleitungen S2P und S2N auf den mittleren Spannungspegel vorgeladen werden, die Gates, Drains und Sources der MOS-Transistoren PQ1, PQ2, NQ1 und NQ2 auf den gleichen Spannungspegel gezogen, und daher fließt kein Ausleckstrom.
Die Gesamtzahl von Leseverstärkertreibertransistoren ist das Produkt der Zahl von Leseverstärkerbändern und der Zahl von Unterdecoderbändern, was relativ groß ist und ebenfalls die Gesamtgatebreite groß macht, und daher müssen die Treibertransistoren PSD0-PSDq und NSD0-NSDq einen hohen Absolutwert für ihre Schwellenspannung zum Verringern des Ausleckstromes aufweisen.
Fig. 11 ist ein schematisches Bild der Anordnung der Leseverstärkertreibertransisoren gemäß der dritten Ausführungsform der vorliegenden Erfindung. In Fig. 11 sind Speicherzellen in P-Wannen 20lu, 20ru, 20ld und 20rd gebildet. Diese P-Wannen 20lu, 20ru, 20ld und 20rd sind mit der Negativspannugn VBB versehen, wie in Fig. 5 gemäß der zweiten Ausführungsform gezeigt ist. Unter dem niedrigen Abschnitt der P-Wannen, die in Zeilenrichtung ausgerichtet sind, sind die Boden-N-Wannen 211 und 21r gebildet. Zwischen den Speicherblöcken benachbart in der Spaltenrichtung sind die Boden-N-Wannen isoliert, und die Oberflächen der P-Substratbereiche 221 und 22r liegen offen. Eine NWanne 23 zum Empfangen der Feldstromversorgungsspannung Vccs ist zwischen den P-Substratbereichen 22l und 22r vorgesehen.
Wie bei der vorangehenden zweiten Ausführungsform beschrieben wurde, sind bei dem Leseverstärkerband SAB ein Bitleitungsisolationsgattertransistor BLITr und ein Bitleitungsausgleichs/Vorladetransistor BLEQTr in dem Bereich der P-Wanne gebildet. Auf der Oberfläche des P-Substratbereiches 221 ist ein Spaltenauswahlgattertransistor CSGTr gebildet, und ein P- Kanal-MOS-Transistor PSATr für die Leseverstärkerschaltung ist auf der N-Wanne 23 gebildet, und auf der Oberfläche des P- Substratbereiches 22r ist ein N-Kanal-MOS-Transistor NSATr für die Leseverstärkerschaltung gebildet. Diese Elemente sind die gleichen wie jene gemäß der zweiten Ausführungsform.
Ein Leseverstärkertreibertransistor PSD ist auf der Oberfläche der Boden-N-Wanne 21r in dem Unterdecoderband SWD# gebildet. Ein N-Kanal-MOS-Transistor NSD für das Leseverstärkertreiben ist in einer P-Wanne 20rd gebildet, die in sowohl dem Unterdecoderband SDW# als auch dem Leseverstärkerband SAB enthalten ist. Diese Leseverstärkertreibertransistoren PSD und NSD sind aus Logiktransistoren LTR gebildet. Die Boden-N-Wanne 21r wird mit der hohen Spannung VPP versehen, und die P-Wanne 20rd wird der Negativspannung VBB versehen.
Wie in Fig. 12 gezeigt ist, empfängt der P-Kanal-MOS- Transistor PSD für das Leseverstärkertreiben die hohe Spannung VPP an seinem Substratgate, während der N-Kanal-MOS-Transistor NSD für Leseverstärkertreiben die Negativspannung VBB an seinem Substratgate empfängt. Wenn diese Treibertransistoren aus Logiktransistoren LTR gebildet sind, könnend der Absolutwert der Schwellenspannung der Treibertransistoren PSD und NSD durch diese Substratgatevorspannungen VPP und VBB hochgesetzt werden. Als Resultat sind, wenn die Leseverstärkeraktivierungssignale ZSOP und SON in dem nichtaktiven Zustand sind, diese Treiber- MOS-Transistoren PSD und NSD in einem tiefen Aus-Zustand, so dass der Ausleckstrom in diesen Treiber-MOS-Transistoren PSD und NSD verringert werden kann, und der Stromverbrauch in einem Wartezustand kann verringert werden.

Modifikation

Fig. 13 ist ein schematisches Blockschaltbild des Aufbaues einer Modifikation einer dritten Ausführungsform der vorliegenden Erfindung. Bei dem in Fig. 13 gezeigten Aufbau ist der P- Kanal-MOS-Transistor PSD zum Leseverstärkertreiben in der N- Wanne 23 gebildet, die sich erstreckend in der Spaltenrichtung in dem Leseverstärkerband SAB vorgesehen ist. Der N-Kanal-MOS- Transistor NSD zum Leseverstärkertreiben ist auf der Oberfläche des P-Substratbereiches gebildet, wobei sein Oberflächenbereich durch die N-Wanne 23 geteilt ist. Die anderen Merkmale sind die gleichen wie jene in Fig. 11 gezeigten, und die entsprechenden Abschnitte sind durch die gleichen Bezugszeichen bezeichnet.
Beidem in Fig. 13 gezeigten Aufbau sind die MOS-Transistoren PSD und NSD aus DRAM-Transistoren gebildet, und jeder weist einen relativ großen Absolutwert für die Schwellenspannung auf (da der Gateisolierfilm relativ groß ist). Daher wird, wie in Fig. 14 gezeigt ist, die Feldstromversorgungsspannung Vccs an das Substratgate des P-Kanal-MOS-Transistors PSD angelegt, und die Massespannung Vss wird an das Substratgate des N-Kanal-MOS- Transistors NSD angelegt. Wenn die Lesestromversorgungsspannung Vccs und die Massespannung Vss für die Substratgatevorspannungen der Leseverstärkertreibertransistoren benutzt werden, weist der Treibertransistor, der ein DRAM-Transistor ist, einen großen Absolutwert für die Schwellenspannung auf, und der Ausleckstrom dieser Treibertransistoren PSD und NSD kann ausreichend beschränkt werden.
Indem der Absolutwert der Schwellenspannung eines Leseverstärkertreibertransistors groß gesetzt wird, kann der Ausleckstrom in dem Teil einer Leseverstärkerschaltung ausreichend beschränkt werden, selbst wenn ein Logiktransistor mit einem kleinen Absolutwert für die Schwellenspannung für die Leseverstärkerschaltung benutzt wird.
Ein Transistor in einer Leseausgleichsschaltung SEQ zum Ausgleichen einer Leseverstärkertreibersignalleitung auf einen mittleren Spannungspegel in einem Ruhezustand verursacht kein Problem des Ausleckstromes und kann daher aus einem Logiktransistor gebildet sein, oder der Transistor kann aus einem DRAMTransistor gebildet sein zum Setzen des Spannungspegels des Leseverstärkerausgleichssteuersignales auf einen hohen Pegel und Implementieren eines Ausgleichsbetriebes hoher Geschwindigkeit.
Wie bei dem Vorangehenden ist gemäß der dritten Ausführungsform der vorliegenden Erfindung der Treibertransistor in der Leseverstärkerschaltung aus einem Transistor gebildet, der indem Kreuzungsgebiet eines Leseverstärkerbandes und eines Unterdecoderbandes vorgesehen ist und einen hohen Absolutwert für die Schwellenspannung aufweist, so dass der Ausleckstrom in dem Leseverstärkerschaltungsabschnitt sicher beschränkt werden kann.
Wenn ein Logiktransistor in dem Speicherzellenfeld gebildet ist, verursacht der Ausleckstrom dieses Transistors ein Problem, der Logiktransistor kann in dem Wannenbereich vorgesehen sein, der dazu funktioniert, das Substratgate des Logiktransistors in einen umgekehrten Vorspannungszustand zu bringen. Als Beispiel solch eines Aufbaues unter Benutzung eines Logiktransistors gibt es ein Lesespaltenauswahlgatter des Differentialverstärkertypes in der getrennten I/O-Konfiguration, bei der das Schreiben von Daten und Lesen von Daten durch getrennte Datenbusse übertragen wird.

Vierte Ausführungsform

Fig. 15 ist ein schematisches Schaltbild des Aufbaues eines Leseverstärkerbandes in einem DRAM gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Ein Einbrenntest (Beschleunigungstest) zum Aussieben defekter Bits wird normalerweise in einer DRAM-Schaltung durchgeführt. Bei dem Beschleunigungstest wird eine DRAM-Schaltung unter hoher Temperatur- und hoher Spannungsbedingungen zum Herausbringen potentieller Defekte betrieben. Solch ein Einbrenntest wird mit einer Mehrzahl von Chips zu einer Zeit als letzter Test auf dem Waferniveau ausgeführt. Bei dem Einbrenntest werden die Wortleitungen WL und die Bitleitungen ZBL mit einer hohen Spannung versehen zum Herausbringen von Fehlern in einem Isolierfilm in einem Speicherzellenkondensator und von Bitleitungsfehlern wie Bitleitungskontaktfehler in einigen Testmodi. Zu der Zeit des Einbrenntestes kann die an die Bitleitungen BL und ZBL angelegte hohe Spannung die Leseverstärkerschaltung 13 zerstören, wenn die Leseverstärkerschaltung 13 aus einem Logiktransistor gebildet ist. Daher werden die Bitleitungsisolationsgatter 121 und 12r in einen nichtleitenden Zustand gebracht, und die Leseverstärkerschaltung 13 und das Spaltenauswahlgatter (CSG) 14 werden von den Bitleitungen BLL, ZBLL, BLR und ZBLR isoliert. In diesem Zustand wird eine oder beide der Bitleitungsausgleichsschaltungen 11l und 11r in einen Leitungszustand gebracht zum Anheben des Spannungspegel der Bitleitungsausgleichsspannung VBL. Somit können die Bitleitungen mit der Beschleunigungsspannung versehen werden ohne nachteilhafterweise die Leseverstärkerschaltung 13 und das Spaltenauswahlgatter (CSG) 14 zu beeinflussen.
Fig. 16 ist ein Wellenformbild zur Benutzung bei der Darstellung einer Einbrenntestsequenz gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 16 gezeigt ist, wird zu der Zeit t0 das Bitleitungsisolationsbefehlssignal BLI (BLIL, BLIR) von der hohen Spannung VPP auf den Pegel der Massespannung GND heruntergezogen zum Versetzen der Bitleitungsisolationsgatter 121 und 12r in einen nichtleitenden Zustand. Während die Leseverstärkerschaltung 13 von den Bitleitungen BL (BLL, BLR) und ZBL (ZBLL, ZBLR) zu der Zeit t1 getrennt ist, wird die Bitleitungsausgleichsspannung VBL auf den Spannungspegel der Beschleunigungsspannung Vccb von der mittleren Spannung Vccs/2 gesetzt.
Dann wird zu der Zeit t2 das Bitleitungsausgleichsbefehlssignal BLEQ (BLEQL, BLEQR) von der Massespannung GND auf den Pegel der hohen Spannung VPP 'angehoben zum Bringen der Bitleitungsausgleichsschaltungen 111 und 11r in einen leitenden Zustand, und der Spannungspegel der Bitleitungen BL und ZBL wird auf den Pegel der Beschleunigungsspannung VCCb gemäß der Bitleitungsaus gleichsspannung VBL angehoben. Der Spannungspegel der Wortleitung ist auf den Pegel der hohen Spannung VPP angehoben, und in der Speicherzelle MEMORY CELL wird die Spannung VCCb-VCP an den Isolierfilm des Speicherzellenkondensators angelegt. Hierin ist VCP die Zellenplattenspannung. Da der Speicherzellenkondensatorisolierfilm kontinuierlich mit Vccs/2 versehen wird, muß die Durchbruchsspannung des Kondensatorisolierfilmes sichergestellt sein. Durch die an den Speicherzellenkondensatorisolierfilm angelegte Beschleunigungsspannung werden potentielle Defekte in dem Speicherzellenkondensatorisolierfilm herausgebracht.
Durch das Isolieren der Leseverstärkerschaltung 13 und des Spaltenauswahlgatters (CSG) 14 von einer Bitleitung und Beschleunigen der Bitleitungsspannung kann die hohe Spannung daran gehindert werden, an die Leseverstärkerschaltung 13 und das Spaltenauswahlgatter 14 angelegt zu werden, die aus Logiktransistoren gebildet sind, so dass ein Beschleunigungstest für den Kondensatorisolierfilm und die Bitleitung sicher durchgeführt werden kann.
Fig. 17 ist ein schematisches Blockschaltbild des Aufbaues eines Teiles zum Erzeugen der Bitleitungsausgleichsspannung VBL gemäß der vierten Ausführungsform. In Fig. 17 enthält der Erzeugerabschnitt mittlerer Spannung eine Feldstromversorgungsschaltung 30 zum Erzeugen einer Feldstromversorgungsspannung (Lesestromversorgungsspannung) Vccs aus einer externen Stromversorgungsspannung EXV, eine VBL-Erzeugerschaltung 31 zum Erzeugen einer mittleren Spannung von Vccs/2 auf der Grundlage einer Feldstromversorgungsspannung Vccs, die von der Feldstromversorgungsschaltung 30 empfangen wird, einen Kontaktfleck 32 zum Empfangen der Beschleunigungsspannung VCCb, die von einer externen Testvorrichtung zu der Zeit des Testens angelegt wird, und eine Auswahleinrichtung 33 zum Auswählen einer Ausgangsspannung von der VBL-Erzeugerschaltung 31 und der Spannung VCCb von dem Kontaktfleck 32 als Reaktion auf ein Testmodusbefehls signal TE zum Ausgeben der Bitleitungsausgleichsspannung VBL.
Die Feldstromversorgungsschaltung 30 ist zum Beispiel aus einem internen Spannungsabwärtswandler mit einer Rückkopplungsschleife gebildet, die aus einem Komparator und einem Stromtreibertransistor gebildet ist. Die VBL-Erzeugerschaltung 31 ist tätig, wenn ein Testmodusbefehlssignal ZTE in einem nichtaktiven Zustand (H-Pegel) ist, und sie erzeugt eine Spannung auf dem mittleren Spannungspegel Vcc/2. Wenn das Testmodusbefehlssignal ZTE einen aktiven Zustand annimmt, stoppt die VBLErzeugerschaltung 31 die Erzeugertätigkeit der mittleren Spannung. Dieses wird realisiert zum Beispiel durch Trennen eines Stromflusspfades zwischen dem Stromversorgungsknoten und dem Masseknoten in der VBL-Erzeugerschaltung 31, wenn das Testmodusbefehlssignal ZTE in einem aktiven Zustand ist.
Die Auswahleinrichtung 33 wählt die Beschleunigungsspannung VCCb von dem Kontaktfleck 32 aus, wenn das Testmodusbefehlssignal TE einen aktiven Zustand annimmt, und wählt die mittlere Spannung von der VBL-Erzeugerschaltung 31 aus, wenn das Testmodusbefehlssignal TE in einem nichtaktiven Zustand ist. Der H- Pegel des Testmodusbefehlssignales TE ist auf einen Spannungspegel höher als die Beschleunigungsspannung VCCb gesetzt, wenn es aktiviert ist (um sicher die Auswahltätigkeit durchzuführen).
Bei dem in Fig. 17 gezeigten Aufbau kann, wenn das Testmodusbefehlssignal TE auf einem aktiven Zustand ist oder in einem Testmodus zum Anlegen einer Beschleunigungsspannung an eine Bitleitung, der Spannungspegel der Bitleitungsausgleichsspannung VBL auf der Grundlage der Beschleunigungsspannung VCCb gesetzt werden, die an den Kontaktfleck 32 angelegt ist. Der Kontaktfleck 32 wird benutzt, da ein Einbrenntest auf einem Waferniveau betrachtet wird, wie oben beschrieben wurde.
Es sei angemerkt, wenn die VBL-Erzeugerschaltung 31 auf einen hohen Ausgangsimpedanzzustand gesetzt ist, wenn sie inaktiviert ist (zum Beispiel wenn Pull-up-/Pull-down-Transitoren an dem Ausgangsabschnitt vorgesehen sind und diese Pull-up-/PulldownTransitoren beide einen Auszustand annehmen), ist die Auswahleinrichtung 33 nicht besonders notwendig.
Fig. 18 ist ein schematisches Blockschaltbild des Aufbaues eines Abschnittes zum Erzeugen eines Testmodusbefehlssignales TE. In Fig. 18 wird das Testmodusbefehlssignal TE von einer externen Testvorrichtung durch einen Kontaktfleck 34 angelegt. Wenn das Testmodusbefehlssignal TE extern direkt durch den Kontaktflek 34 eingestellt wird, kann der Spannungspegel des Testmodusbefehlssignales TE auf der Grundlage des Spannungspegels der Beschleunigungsspannung Vccb eingestellt werden, und die Auswahlenrichtung 33 in Fig. 17 ermöglicht das sichere Durchführen der Auswahltätigkeit. Das Testmodusbefehlssignal ZTE ist das invertierte Signal des Testmodusbefehlssignales TE. Durch Vorsehen eines Pull-down-Widerstandes an dem Kontaktfleck 34 kann der Kontaktfleck 34 auf dem Massespannungspegel in einem Betriebsmodus nach dem Verpacken fixiert werden, das Testmodusbefehlssignal ZTE nimmt einen H-Pegel oder inaktiven Zustand an, und die VBL-Erzeugerschaltung 31 kann sicher die Bitleitungsausgleichsspannung VBL auf dem Pegel der mittleren Spannung Vccs/2 erzeugen.
Fig. 19 ist ein Schaltbild des Aufbaues einer Modifikation des Testmodusbefehlssignalerzeugerabschnittes. In Fig. 19 enthält der Testmodusbefehlssignalerzeugerabschnitt einen Befehlsdecoder 35 zum Dekodieren eines extern angelegten Befehles CMD und eine Testmoduseinstellschaltung 36 zum Einstellen des Testmodusbefehlssignales TE auf einen aktiven Zustand gemäß einem Testmodusbefehlssignal von dem Befehlsdecoder 35 und inaktiviert das Testmodusbefehlssignal TE gemäß einem Testmodusendbefehlssignal von dem Befehlsdecoder 35. Die Testmoduseinstellschaltung 36 setzt das Testmodusbefehlssignal TE auf einen Pegel hoher Spannung VPP, wenn es aktiviert ist (unter Betrachtung der Benutzung der Auswahleinrichtung 33 in Fig. 17).
In Fig. 19 wird der Befehl CMD zum Befehlen eines Betriebsmodus an den Befehlsdecoder 35 in der Form einer Kombination einer Mehrzahl von Steuersignalen und Adreßsignalbit angelegt. Der Befehl CMD ist direkt extern durch Pfadschalten unter Benutzung eines Testmoduseinstellsignales in einem Testmodus angelegt (nicht durch eine Logikschaltung). Die Testmoduseinstellschaltung 36 enthält zum Beispiel ein Flip-Flop, treibt das Testmodusbefehlssignal TE in einen aktiven Zustand als Reaktion auf ein Testmodusstabbefehlssignal und inaktiviert das Testmodusbefehlssignal TE als Reaktion auf ein Testmodusendbefehlssignal.
Bei diesem Aufbau kann der Testmodus von Interesse in der gleichen Sequenz wie andere Testmodi nicht durch einen speziellen Kontaktfleck eingestellt werden.
Durch Aktivierung dieses Testmodusbefehlssignales TE wird das Bitleitungsisolationsbefehlssignal BLI (BLIL und BLIR) auf den Massespannungspegel von dem hohen Spannungspegel VPP gesenkt.
Fig. 20 ist ein schematisches Blockschaltbild des Aufbaues des Bitleitungsisolationsbefehlssignalerzeugerabschnittes. Fig. 20 zeigt den Aufbau eines Teiles, der sich auf das Leseverstärkerband SAB bezieht, das zwischen Speicherzeilenblöcken MB#A und M#B vorgesehen ist. In Fig. 20 enthält das Leseverstärkerband SAB eine Bitleitungsisolationsgattergruppe 40a zum Isolieren der Leseverstärkerschaltungsgruppe SKG und des Speicherzeilenblockes MB#A, und eine Bitleitungsisolationsgattergruppe 40b zum Isolieren der Leseverstärkerschaltungsgruppe SKG von dem Speicherzeilenblock MB#B. Der Speicherzeilenblock MB#B ist weiter mit einer Bitleitungsisolationsgattergruppe 40C versehen und teilt sich eine Leseverstärkerschaltungsgruppe (nicht gezeigt) mit einem Speicherzeilenblock MB#C der nicht gezeigt ist. Die Bitleitungsisolationsgattergruppe 40c nimmt einen nichtleitenden Zustand an, wenn der Speicherzeilenblock MB#C, der nicht gezeigt ist, in einem ausgewählten Zustand ist (wenn eine Wortleitung ausgewählt ist).
Die Bitleitungsisolationsgattergruppe 40a ist mit einer NAND- Schaltung NGa zum Empfangen eines Speicherblockbezeichnungssignales Φbb zum Bezeichnen des Speicherzeilenblockes MB#B und eines Feldaktivierungssignales RACT zum Aktivieren einer Zeilenauswahltätigkeit und einer AND-Schaltung AGa zum Empfangen des Auswahlsignales der NAND-Schaltung NGa und des Testmodusbefehlssignales ZTE versehen. Das Testmodusbefehlssignal ZTE ist auf einen aktiven Zustand auf dem L-Pegel bei einem Bitleitungsbeschleunigungsspannungsanlegemodus gesetzt.
Die Bitleitungsisolationsgattergruppe 40b ist versehen mit einer NAND-Schaltung NGb zum Empfangen eines Blockzeichnungssignales Φba zum Bezeichnen des Speicherzeilenblockes MB#A und eines Feldaktivierungsbefehlssignales RACT und einer AND- Schaltung AGb zum Empfangen des Ausgangssignales der NAND- Schaltung NGb und des Testmodusbefehlssignales ZTE.
Die Bitleitungsisolationsgattergruppe 40c ist versehen mit einem NAND-Gatter NGc zum Empfangen des Feldaktivierungsbefehlssignales RACT und des Blockbezeichnungssignales Φbc zum Bezeichnen des Speicherzeilenblockes MB#C, der nicht gezeigt ist, und einer AND-Schaltung AGc zum Empfangen des Ausgangssignales der NAND-Schaltung NGc und des Testmodusbefehlssignales ZTE. Die Bitleitungsisolationsbefehlssignale für die entsprechenden Bitleitungsisolationsgattergruppen sind von den AND-Schaltungen AGa-AGc gebildet.
In einem Betriebsmodus, der nicht der Bitleitungsbeschleunigungsspannungsanlegemodus ist, ist das Testmodusbefehlssignal ZTE in einem inaktiven H-Pegel, und die AND-Schaltungen AGa-AGc sind als Pufferschaltungen tätig.
In dem Bereitschaftszyklus ist das Feldaktivierungsbefehlssignal RACT auf einem L-Pegel, ein Ausgangssignal von den NAND- Schaltungen NGa-NGc nimmt einen H-Pegel an, und die Bitleitungsisolationsbefehlssignale entsprechend den Bitleitungsisolationsgattergruppen 40a-40c nehmen folglich einen H-Pegel an, und diese Bitleitungsisolationsgattergruppen 40a-40c werden in einen leitenden Zustand versetzt.
Wenn das Feldaktivierungsbefehlssignal RACT einen H-Pegel als aktiven Zustand annimmt, sind die NAND-Schaltungen NGa bis NGc als Inverterschaltung tätig. Wenn der Speicherzeilenblock MB#A bezeichnet ist, nimmt das Blockbezeichnungssignal Φba einen H- Pegel an, das Ausgangssigna der NAND-Schaltung NGb nimmt folglich einen L-Pegel an, die Bitleitungsisolationsgattergruppe 40b nimmt einen nichtleitenden Zustand an, und die Leseverstärkerschaltungsgruppe SKG und der Speicherzeilenblock MB#B sind isoliert. Die Blockbezeichnungssignale Φbb und Φbc sind in einem nicht ausgewählten Zustand auf dem L-Pegel, die Ausgangssignale NAND-Schaltungen NGa und NGc halten folglich ihre H-Pegel, und die Bitleitungsisolationsgattergruppen 40a und 40c halten ihren leitenden Zustand.
Wenn die Speicherzeilenblöcke MB#A und MB#B beide in einem nicht ausgewählten Zustand sind, sind die beiden Blockbezeichnungssignale Φbb und Φba auf einem L-Pegel des nicht ausgewählten Zustandes, die Bitleitungsisolationsbefehlssignale von den AND-Schaltungen AGa und AGb halten ihre H-Pegel, und die Bitleitungsisolationsgattergruppen 40a und 40b halten ihre leitenden Zustände.
Daher ermöglicht unter Benutzung der in Fig. 20 gezeigten Konfiguration in dem Bitleitungsbeschleunigungsspannungsanlegemodus das Testmodusbefehlssignal ZTE, daß alle Bitleitungsisolationsgattergruppen 40a bis 40c einen nichtleitenden Zustand annehmen, und die Leseverstärkerschaltungsgruppe SKG kann von jedem entsprechenden Speicherzeilenblock getrennt werden. In einem Bitleitungsbeschleunigungsspannungsanlegemodus danach wird eine allgemeine Zeilenauswahltätigkeit ausgeführt, und eine Spannung wird an jede Bitleitung angelegt, was später beschrieben wird.
Es sei angemerkt, dass das Feldaktivierungsbefehlssignal RACT auf den aktiven Zustand getrieben und dort gehalten wird, wenn der Befehlsdecoder 35 mit einem Zeilenzugriffsbefehl versehen wird, und ein Betriebsmodus zum Auswählen einer Zeile von Speicherzellen bezeichnet ist. Dieses Feldaktivierungsbefehlssignal RACT hält einen aktiven Zustand, bis ein Vorladebefehl, der das Ende des Zeilenzugriffes befiehlt, angelegt wird.
Fig. 21 ist ein Bild einer Modifikation des Bitleitungsisolationsbefehlssignalerzeugerabschnittes. In Fig. 21 ist die Bitleitungsisolationsgattergruppe 40a versehen mit einer AND- Schaltung G0 zum Empfangen des Testmodusbefehlssignales TE und des Blockbezeichnungssignales Φba, einer AND-Schaltung G1 zum Empfangen eines komplementären Testmodusbefehlssignales ZTE und des Speicherblockbezeichnungssignales Φbb, einer OR-Schaltung OGa zum Empfangen der Ausgangssignale der AND-Schaltungen G0 und G1 und einer NAND-Schaltung NGd zum Empfangen des Ausgangssignales der OR-Schaltung OGa und des Feldaktivierungsbefehlssignales RACT. Die Speicherblockbezeichnungssignale Φba und Φbb bezeichnen den Speicherzeilenblock MB#A bzw. MB#B.
Die Bitleitungsisolationsgattergruppe 40b ist versehen mit einer AND-Schaltung G2 zum Empfangen des Testmodusbefehlssignales TE und des Speicherblockbezeichnungssignales Φbb, einer ANDSchaltung G3 zum Empfangen des Testmodusbefehlssignales TE und des Speicherblockbezeichnungssignales Φba, einer OR- Schaltung OGb zum Empfangen der Ausgangssignale der AND- Schaltungen G2 und G3 und einer NAND-Schaltung NGe zum Empfangen des Ausgangssignales der OR-Schaltung OGb und des Feldaktivierungsbefehlssignales RACT.
Die Bitleitungsisolationsgattergruppe 40c ist versehen mit einer AND-Schaltung G4 zum Empfangen des Testmodusbefehlssignales TE und des Speicherblockbezeichnungssignales Φbb, einer ANDSchaltung G5 zum Empfangen des Testmodusbefehlssignales ZTE und des Speicherblockbezeichnungssignales ΦPbc, einer OR-Schaltung OGc zum Empfangen der Ausgangssignale der AND-Schaltungen G4 und G5 und einer NAND-Schaltung NGf zum Empfangen des Ausgangssignales der OR-Schaltung OGc und des Feldaktivierungsbefehlssignales RACT. Das Speicherblockbezeichnungssignal Φbc bezeichnet den Speicherzeilenblock MB#C, der nicht gezeigt ist. Der Speicherzeilenblock MB#C teilt sich eine Leseverstärkerschaltung mit dem Speicherzeilenblock MB#B.
Bei dem Bitleitungsbeschleunigungsspannungsanlegemodus nimmt das Testmodusbefehlssignal TE eine H-Pegel an, und das komplementäre Testmodusbefehlssignal ZTE nimmt einen L-Pegel an. In diesem Zustand sind die Ausgangssignale der AND-Schaltungen G1, G3 und G5 auf einem L-Pegel fixiert. Weiterhin sind die AND- Schaltungen G0, G2 und G4 als Puffer tätig. Wenn der Speicherzeilenblock MB#B bezeichnet ist, nimmt das Speicherblockbezeichnungssignal Φbb einen H-Pegel an. Zu diese Zeit nehmen die Ausgangssignale der AND-Schaltungen G2 und G4 einen H-Pegel an, und die Ausgangssignale der OR-Schaltungen OGb und OGc nehmen folglich einen H-Pegel an.
Wenn das Feldaktivierungsbefehlssignal RACT auf einen H-Pegel angehoben ist, nehmen die Ausgangssignale der NAND-Schaltungen NGe und NGf einen L-Pegel an, die Bitleitungsisolationsgattergruppen 40b und 40c nehmen einen nichtleitenden Zustand an, und der Speicherzeilenblock MB#B ist von der Leseverstärkerschaltungsgruppe SKG getrennt. Weiterhin gibt die NAND- Schaltung NGd ein Signal auf dem H-Pegel aus, da das Ausgangssignal der OR-Schaltung OGa auf dem L-Pegel ist, das Bitleitungsisolationsgatter 40a ist in einem leitenden Zustand, und die Leseverstärkerschaltungsgruppe SKG ist mit dem Speicherzeilenblock MB#A verbunden. Als Resultat wird, wenn die Bitleitungsbeschleunigungsspannung durch eine Bitleitungsausgleichsschaltung in dem Speicherzeilenblock MB#B angelegt wird, die Bitleitungsbeschleunigüngsspannung nicht zu den Leseverstärkerschaltungen in der Leseverstärkerschaltungsgruppe SKG übertragen, die aus Logiktransistoren gebildet ist, so dass die Leseverstärkerschaltungen und die Spaltenauswahlgatter daran gehindert werden, zerstört zu werden.
In diesem Zustand ist der Speicherzeilenblock MB#A mit der Leseverstärkergruppe SKG durch die Bitleitungsisolationsgattergruppe 40a verbunden, und zu dieser Zeit wird die Bitleitungsausgleichsschaltung in einem inaktiven Zustand in dem Speicherzeilenblock MB#A gehalten. Nur in dem ausgewählten Speicherzeilenblock MB#B wird die Bitleitungsausgleichsschaltung einmal wieder als Reaktion auf das Feldaktivierungsbefehlssignal RACT aktiviert (siehe Fig. 22). Somit können, wenn eine extern angelegte Beschleunigungsspannung Vccb gemeinsam zu all den Bitleitungsausgleichsschaltungen in dem Speicherzellenfeld geliefert wird, die Bitleitungen (Kondensatorisolierfilme) auf einer Speicherzeilenblockbasis beschleunigt werden.
Bei den Konfigurationen, wie sie in Fig. 20 und 21 gezeigt sind, kann eine Mehrzahl von Wortleitungen in einem Speicherzeilenblock in einen ausgewählten Zustand zu einer Zeit getrieben werden. Dieser Testmodus wird einfach zum Beschleunigen des Spannungsstresses auf die Kondensatorisolierfilme durch Anlegen einer hohen Spannung an die Bitleitungen verwendet, und Daten müssen nicht geschrieben/gelesen werden. Wenn ein defektes Bit dem Beschleunigungstest erkannt wird, werden die Daten gemäß einem normalen Betriebsmodus geschrieben/gelesen.
In dem normalen Betriebsmodus, der nicht der Bitleitungsbeschleunigungsspannungsanlegemodus ist, nimmt das Testmodusbefehlssignal TE einen L-Pegel an, das komplementäre Testmodusbefehlssignal ZTE nimmt einen H-Pegel an, und die AND- Schaltungen G0, G2 und G4 werden in einen gesperrten Zustand gebracht und ihre Ausgangssignale werden auf dem L-Pegel fixiert. Weiterhin werden die AND-Schaltungen G1, G3 und G5 freigegeben, und wenn der Speicherzeilenblock von einem von gemeinsam benutenden Speicherzeilenblöcken gewählt ist, wird die Bitleitungsisolationsgättergruppe des anderen nicht gewählten Speicherzeilenblockes des Paares in einen nicht- leitenden Zustand versetzt.
Wenn zum Beispiel der Speicherzeilenblock MB#B ausgewählt wird, gibt die AND-Schaltung G1 ein H-Pegelsignal aus, und das Ausgangssignal der OR-Schaltung OGa nimmt folglich einen H-Pegel an. Als Reaktion auf die Aktivierung des Feldaktivierungsbefehlssignales RACT fällt das Ausgangssignal der NAND- Schaltung NGd auf einen L-Pegel. (Feldaktivierungsbefehlssignal RACT ist in einem aktiven Zustand auf einem H-Pegel.) Weiterhin nehmen die Ausgangssignale der NAND-Schaltungen NGe und NGf einen H-Pegel an, da die Ausgangssignale der entsprechenden OR- Schaltungen OGb und OGc auf einem L-Pegel sind, die Bitleitungsisolationsgattergruppen 40b und 40c halten ihre leitenden Zustände, und der Speicherzeilenblock MB#B ist mit den Leseverstärkerschaltungsgruppen SKG verbunden, die auf beiden Seiten davon vorgesehen sind. Somit können in dem Aufbau des geteilten Leseverstärkers Daten auf einem Bitleitungspaar genau gelesen und verstärkt werden.
Fig. 23A ist ein schematisches Schaltbild des Aufbaues eines Bitleitungsausgleichsbefehlssignalerzeugerabschnittes. In Fig. 23A enthält der Bitleitungsausgleichsbefehlssignalerzeugerabschnitt eine NAND-Schaltung 40 zum Empfangen des Feldaktivierungsbefehlssignales RACT und eines Speicherblockbezeichnungssignales Φbi und eine OR-Schaltung 41 zum Empfangen eines Ausgangssignales von der NAND-Schaltung 40 und des Testmodusbefehlssignales TE und zum Erzeugen eines Bitleitungsausgleichsbefehlssignales BLEQe. Die OR-Schaltung 41 ist individuell für jeden der Speicherzeilenblöcke vorgesehen und steuert den Betrieb der Bitleitungsausgleichsschaltung, die in dem Speicherzeilenblock MB i enthalten ist, der durch das Speicherblockbezeichnungssignal Abi bezeichnet ist, wobei i beliebig ist.
Der H-Pegel des Bitleitungsausgleichsbefehlssignales BLEQi ist auf dem Pegel des Pegels der hohen Spannung VPP, und daher ist die Betriebsstromversorgungsspannung der OR-Schaltung 41 auf dem Pegel der hohen Spannung VPP. Das Feldaktivierungsbefehlssignal RACT und das Speicherblockbezeichnungssignal Φbi können an dem Peripheriestromversorgungsspannungspegel eines DRAMFeldes sein. Die OR-Schaltung 41 muß nur eine Pegelwandelfunktion enthalten. Der Betrieb des Bitleitungsausgleichsbefehlssignalerzeugerabschnittes, der in Fig. 23A gezeigt ist, wird nun in Zusammenhang mit einem Signalwellenformdiagramm von Fig. 23B beschrieben.
In dem Bitleitungsspannungsbeschleunigungsmodus nimmt das Testmodusbefehlssignal TE einen H-Pegel oder aktiven Zustand an, und das Bitleitungsausgleichsbefehlssignal BLEQi auf einen H-Pegel (Pegel hoher Spannung VPP) wird durch die OR-Schaltung 41 unabhängig von dem Logikpegel des Ausgangssignales der ANDSchaltung 40 erzeugt. Daher nimmt in diesem Zustand in allen Speicherblöcken das Bitleitungsausgleichsbefehlssignal BLEQi einen H-Pegel an, und die Beschleunigungsspannung Vccb wird zu jeder Bitleitung zum Durchführen eines Beschleunigungstestes übertragen.
Wenn der Bitleitungsbeschleunigungsspannungsanlegetest beendet ist, nimmt das Testmodusbefehlssignal TE einen L-Pegel an, und die OR-Schaltung 41 ist als Pufferschaltung tätig. In diesem Zustand wird gemäß dem Feldaktivierungsbefehlssignal RACT und dem Speicherblockbezeichnungssignal ®i das Bitleitungsausgleichsbefehlssignal BLEQi erzeugt. Wenn das Speicherblockbezeichnungssignal Φbi auf einem L-Pegel ist, nimmt das Bitleitungsausgleichsbefehlssignal BLEQi seinen H-Pegel an, und Bitleitungen in einem nicht ausgewählten Speicherzeilenblock werden vorgeladen und ausgeglichen auf die mittlere Spannung VBL durch die Ausgleichsschaltung. Wenn das Speicherblockbezeichnungssignal Φbi auf einem H-Pegel des ausgewählten Zustandes ist, nimmt das Ausgangssignal der NAND-Schaltung 40 einen L-Pegel an, das Bitleitungsausgleichsbefehlssignal BLEQi nimmt einen L-Pegel folglich an, und die Ausgleichs/Vorladetätigkeit durch die Bitleitungsausgleichsschaltung in dem ausgewählten Speicherzeilenblock wird gestoppt.
Fig. 24 ist ein schematisches Blockschaltbild des Aufbaues eines Teiles zum Erzeugen des Feldaktivierungsbefehlssignales RACT. In Fig. 24 enthält der Feldaktivierungsbefehlssignalerzeugerabschnitt einen Befehlsdecoder 42 zum Dekodieren eines extern angelegten Befehles CMD und eine Zeilenzugriffsbefehlserkennungsschaltung 43 zum Erkennen eines Befehles eines Zeilenzugriffes auf der Grundlage eines Zeilenzugriffsbefehlssignales von dem Befehlsdecoder 42 zum Treiben des Feldaktivierungsbefehlssignales RACT in einen aktiven Zustand. Dieses Feldaktivierungsbefehlssignal RACT aktiviert zeilenbezogene Schaltungen, und eine Zeilenauswahltätigkeit wird durchgeführt.
Das Speicherblockbezeichnungssignal Φbi wird auf der Grundlage einer blockspezifizierenden Adresse erzeugt, die in einem Zeilenadresssignal enthalten ist. Daher wird, nachdem das Feldaktivierungsbefehlssignal RACT einen aktiven Zustand annimmt, der Logikpegel des Speicherblockbezeichnungssignal Abi definitiv gemacht, und der Zustand des Bitleitungsausgleichsbefehlssignales BLEQi kann zu einem frühen Zeitpunkt nach der Entscheidung des Zustandes des Speicherblockbezeichnungssignales eingestellt werden.
Der in Fig. 23A gezeigte Bitleitungsausgleichsbefehlssignalerzeugerabschnitt wird in Kombination mit dem in Fig. 20 gezeigten Bitleitungsisolationsbefehlssignalerzeugerabschnitt benutzt. Somit kann die Beschleunigungsspannung zu den Bitleitungen in allen Speicherblöcken übertragen werden.

Modifikation des Bitleitungsausgleichsbefehlssignalerzeugerabschnites

Fig. 25A ist ein schematisches Blockschaltbild einer Modifikation eines Bitleitungsausgleichsbefehlssignalerzeugerabschnittes. In Fig. 25A enthält der Bitleitungsausgleichsbefehlssignalerzeugerabschnitt eine NAND-Schaltung 45 zum Empfangen des Speicherblockbezeichnungssignales Abi und des Feldaktivierungsbefehlssignales RACT, einen Inverter 46 zum Invertieren des Ausgangssignales der NAND-Schaltung 45, ein CMOSübertragungsgatter 47 zum Durchlassen des Ausgangssignales des Inverters 46 gemäß dem Testmodusbefehlssignalen TE und ein CMOS-Übertragungsgatter 48 zum komplementären Leiten mit dem CMOS-Übertragungsgatter 47 als Reaktion auf die Testmodusbefehlssignale TE und ZTE zum Durchlassen des Ausgangssignales der NAND-Schaltung 45.
Die Ausgangsknoten der CMO-Übertragungsgatter 47 und 48 sind gemeinsam zum Erzeugen des Bitleitungsausgleichsbefehlssignales BLEQi für den Speicherzeilenblock MBft4i verbunden. Das CMOS- Übertragungsgatter 47 leitet während einer Aktivierung des Testmodusbefehlssignales TE, und das CMOS-Obertragungsgatte 48 leitet während einer Inaktivierung des Testmodusbefehlssignales TE. Der Betrieb des in Fig. 25A gezeigten Bitleitungsausgleichsbefehlssignalerzeugerabschnittes wird nun in Zusammenhang mit dem Signalwellenformdlagramm in Fig. 25B beschrieben.
Wenn das Testmodusbefehlssignal TE aktiviert wird, wählt das CMOS-Übertragungsgatter 47 das Ausgangssignal des Inverters 46 aus und erzeugt das Bitleitungsausgleichsbefehlssignal BLEQi. Wenn das Feldaktivierungsbefehlssignal RACT auf einem L-Pegel ist, ist das Ausgangssignal der NAND-Schaltung 45 auf einem H- Pegel, und daher ist das Bitleitungsausgleichsbefehlssignal BLEQi auf einem L-Pegel. Als Resultat wird, wenn die Bitleitungsausgleichsspannung VBL gemäß der beschleunigten Vccb während einer Aktivierung des Testmodusbefehlssignales TE angehoben wird, die Spannung nicht zu den Bitleitungen übertragen.
In dem Testmodus wird ein Speicherblock durch das Speicherblockbezeichnungssignal Abi bezeichnet, und das Feldaktivierungsbefehlssignal RACT wird in den aktiven Zustand getrieben. Wenn das Speicherblockbezeichnungssignal Abi einen aktiven Zustand auf dem H-Pegel annimmt, nimmt das Ausgangssignal der NAND'Schaltung 45 einen L-Pegel an, und das Bitleitungsausgleichsbefehlssignal BLEQi nimmt einen H-Pegel folglich an. Wenn weiterhin das Speicherblockbezeichnungssignal Abi auf einem L-Pegel oder einem inaktivierten Zustand ähnlich zu dem Bereitschaftszustand ist, nimmt das Bitleitungsausgleichsbefehlssignal BLEQi einen L-Pegel an. Genauer, in dem Testmodus ist eine Bitleitungsausgleichsschaltung in einem ausgewählten Speicherblock tätig und überträgt die Beschleunigungsspannung Vccb auf eine Bitleitung. In einem nicht ausgewählten Speicherblock ist die Bitleitungsausgleichsschaltung in einem NichtBetriebszustand, und die Bitleitungen sind in einem schwebenden Zustand.
Wenn der Beschleunigungstest beendet ist, wird das Testmodusbefehlssignales TE inaktiviert, das CMOS-Übertragungsgatter 47 nimmt einen nichtleitenden Zustand an, und das CMOS-Übertragungsgatter 48 nimmt einen leitenden Zustand an. Wenn das Feldaktivierungsbefehlssignal RACT auf einem L-Pegel ist, nimmt das Bitleitungsausgleichsbefehlssignal BLEQi einen H-Pegel gemäß dem Ausgangssignal der NAND-Schaltung 45 an. Somit wird eine Bitleitung in jedem Speicherblock vorgeladen und auf einen vorgeschriebenen mittleren Pegel der Spannung VBL durch die Bitleitungsausgleichsschaltung ausgeglichen.
Wenn das Feldaktivierungsbefehlssignal RACT einen H-Pegel annimmt und das Speicherblockbezeichnungssignal Φbi auf einem H-Pegel ist, nimmt das Ausgangssignal der NAND-Schaltung 45 einen L-Pegel an, das Bitleitungsausgleichsbefehlssignal BLEQi nimmt einen L-Pegel folglich an, so dass die Bitleitungsausgleichsschaltung in einen Nicht-Betriebszustand gebracht wird. Wenn weiterhin das Speicherblockbezeichnungssignal Φbi auf einem L-Pegel ist, ist das Ausgangssignal der NAND-Schaltung 45 auf einem H-Pegel, das Bitleitungsausgleichsbefehlssignal BLEQi hält einen H-Pegel, und eine Bitleitung wird vorgeladen/ausgeglichen durch die Bitleitungsausgleichsschaltung in einem nicht ausgewählten Speicherblock ähnlich zu dem Fall des Bereitschaftszyklus.
In dem Testmodus wird eine hohe Spannung einfach an einen Speicherkondensator durch eine Bitleitung für beschleunigten Spannungsstreß für einen Kondensatorisolierfilm und die Bitleitung angelegt, die Lesetätigkeit auf einem Bitleitungspotential wird nicht durchgeführt, und daher gibt es kein Problem, selbst wenn eine Bitleitung in einem schwebenden Zustand in jedem nicht ausgewählten Speicherblock gehalten wird.
Der Aufbau zum Anlegen einer Bitleitungsbeschleunigungsspannung nur an einen bezeichneten Speicherblock, wie in Fig. 25A gezeigt ist, wird in Kombination mit dem in Fig. 21 gezeigten Aufbau benutzt.
Bei den Signalwellenformen in den Fig. 23B und 25B fährt in dem Testbetriebsmodus die Beschleunigungsspannung fort, an die Bitleitung angelegt zu werden. Bei diesem Bitleitungsspannungsbeschleunigungsbetriebsmodus kann jedoch das Bitleitungsausgleichsbefehlssignal BLEQi umklappen. Indem ein einer ANDTätigkeit unterworfenes Testmodusbefehlssignal TE und das Feldaktivierungsbefehlssignal RACT als Testmodusbefehlssignal benutzt werden, kann die Umklapptätigkeit der Bitleitungsbeschleunigungsspannung gemäß dem Feldaktivierungsbefehlssignal RACT realisiert werden, so dass eine dynamische Stressbeschleunigung erzielt werden kann.
Wie in dem vorangehenden wird gemäß der vierten Ausführungsform der vorliegenden Erfindung in dem Bitleitungsspannungsbeschleunigungsbetriebsmodus die Beschleunigungsspannung an jede Bitleitung von der Bitleitungsausgleichsschaltung angelegt, während die Leseverstärkerschaltung und die Bitleitung durch das Bitleitungsisolationsgatter isoliert werden, die Bitleitungsspannung kann sicher beschleunigt werden, selbst wenn ein Logiktransistor für die Leseverstärkerschaltung benutzt wird.
Es sei angemerkt, dass die Bitleitungsspannungsbeschleunigung in Kombination mit Tätigkeiten wie die Spannungsbeschleunigung einer Wortleitung verwendet werden kann.

Andere Anwendungen

In dem Vorangehenden werden eine DRAM-Schaltung, ein Transistor, der bei dem gleichen Herstellungsvorgang wie ein Transistor in einer Logikschaltung, die auf dem gleichen Chi gebildet sind, selektiv benutzt. Die Erfindung kann jedoch auf den Aufbau eines einzelnen DRAM angewendet werden, bei dem die Dicke des Gateisolierfilmes eines MOS-Transistors, der eine Komponente einer Peripheriesteuerschaltung ist, kleiner gemacht ist als die des Gateisolierfilmes eines MOS-Transistors in einem Speicherfeldabschnitt und einer internen Spannungserzeugerschaltung angwendet werden.
Wie oben beschrieben wurde, kann gemäß der vorliegenden Erfindung, bei der MOS-Transistor, der eine Komponente der DRAM-Schaltung ist, in dem gleichen Herstellungsvorgang wie der des Transistors, der eine Komponente der Logikschaltung ist, gebildet ist, der Herstellungsvorgang vereinfacht werden, und eine DRAM-Schaltung, die mit hoher Geschwindigkeit tätig ist, kann ohne Verlust der Zuverlässigkeit realisiert werden.
Obwohl die vorliegende Erfindung im einzelnen beschrieben und dargestellt worden ist, ist klar zu verstehen, dass dieses nur als Weg der Darstellung und als Beispiel nur dient und nicht als Weg der Begrenzung genommen werden kann, der Umfang der vorliegenden Erfindung wird nur durch den Inhalt der beigefügten Ansprüche begrenzt.

Claims

1. Integrierte Halbleiterschaltungsvorrichtung mit:

einem Speicherschaltungskomplex (3) zum Speichern von Daten, wobei der Speicherschaltungskomplex (3) eine erste Schaltung, die eine erste Spannung für den Betrieb empfängt, und eine zweite Schaltung, die eine zweite Spannung höher als die erste Spannung für den Betrieb empfängt, enthält;

wobei die erste Schaltung als eine Komponente davon einen Feldeffekttransistor mit isoliertem Gate eines ersten Types mit einem Gateisolierfilm einer ersten Dicke enthält und die zweite Schaltung als eine Komponente davon einen Feldeffekttransistor mit isoliertem Gate eines zweiten Types mit einem Gateisolierfilm einer zweiten Dicke dicker als die erste Dicke enthält;

gekennzeichnet durch:

eine Logikschaltung (2) mit einem Logiktransistor (LTR), der aus einem Feldeffekttransistor mit isoliertem Gate als eine Komponente davon gebildet ist und eine vorgeschriebene Verarbeitung ausführt;

worin die erste Dicke des Gateisolierfilmes des Feldeffekttransistors mit isoliertem Gate des ersten Types die gleiche wie die Dicke des Gateisolierfilmes des Logiktransistors (LTR) ist.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1,

bei der der Speicherschaltungskomplex (3) weiter ein Speicherzellenfeld (MA0-MA3) mit einer Mehrzahl von Speicherzellen enthält, die in Zeilen und Spalten angeordnet sind, und

die erste Schaltung einen spaltenbezogenen Peripherieschaltungskomplex (5a-5d, 6a-6d) zum Ausführen eines Betriebes enthält, die sich auf eine Spaltenauswahl in dem Speicherzellenfeld bezieht.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, bei der der spaltenbezogene Peripherieschaltungskomplex (5a-5d, 6a-6d) eine Spaltenauswahlschaltung (5a-5d, NQ3, NQ4) zum Auswählen einer Spalte in dem Speicherzellenfeld und eine Schreib/Leseschaltung (6a-6d) zum Schreiben und Lesen von Daten in eine und aus einer Spalte, die durch die Spaltenauswahlschaltung ausgewählt ist, enthält.

4. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, 2 oder 3, bei der der Feldeffekttransistor mit isoliertem Gate des ersten Types ein Feldeffekttransistor mit isoliertem Gate ist, der in einem gleichen Herstellungsschritt wie der Logiktransistor (LTR) gebildet ist.

5. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 4, bei der die erste Schaltung eine Peripheriesteuerschaltung (8) zum Erzeugen eines Betriebssteuersignales zum Steuern eines internen Betriebes gemäß einem Steuersignal von der Logikschaltung (2) enthält.

6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1,

bei der der Speicherschaltungskomplex (3) weiter enthält:

ein Speicherzellenfeld (MA0-MA3) mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, wobei die Speicherzelle (MC) den Feldeffekttransistor mit isoliertem Gate des zweiten Types (MT) als eine Komponente davon enthält;

eine Mehrzahl von Wortleitungen (SWL), die entsprechend zu entsprechenden Zeilen der Speicherzellen angeordnet sind, wobei jede der Wortleitungen mit einer entsprechenden Zeile der Speicherzellen verbunden ist; und

eine Mehrzahl von Bitleitungspaaren (BLL, ZBLL, BLR, ZBLR), die entsprechend zu entsprechenden Spalten der Speicherzellen angeordnet sind, wobei jedes der Bitleitungspaare mit einer entsprechenden Spalte der Speicherzellen verbunden ist,

die zweite Schaltung enthält:

eine Zeilenauswahlschaltung (4a-4d, SD) zum Treiben einer Wortleitung, die entsprechend zu einer adressierten Zeile vorgesehen ist, in einen ausgewählten Zustand; und

eine Bitleitungsausgleichsschaltung (11l, 11r) zum Ausgleichen der Potentiale der Mehrzahl der Bitleitungspaare in einem Ruhezyklus.

5. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 6, bei der der Speicherschaltungskomplex (3) weiter eine interne Spannungserzeugerschaltung (7a-7d) enthält, die den Feldeffekttransistor mit isoliertem Gate des zweiten Types als eine Komponente davon enthält, zum Erzeugen einer internen Spannung auf einem vorbestimmten Pegel.

8. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1,

bei der der Speicherschaltungskomplex (3) weiter enthält:

ein Speicherzellenfeld (MA0-MA3) mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind; und

eine Mehrzahl von Leseverstärkerschaltungen (13), die entsprechend zu den Spalten der Speicherzellen vorgesehen sind, jeweils zum Erfassen und Verstärken von Daten in einer Speicherzelle auf einer entsprechenden Spalte,

wobei die Leseverstärkerschaltung den Feldeffekttransistor mit isoliertem Gate des ersten Types als eine Komponente davon enthält.

9. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 8,

bei der der Speicherschaltungskomplex (3) weiter eine Lesestromversorgungsleitung (Vccs, Vss) enthält; und

eine Mehrzahl von Leseverstärkertreibertransistoren (PSD0- PSDq, NSDO-NSDq), von denen jeder für eine vorgeschriebene Zahl der Leseverstärkerschaltungen vorgesehen ist und jeweils aus dem Feldeffekttransistor mit isoliertem Gate des zweiten Types gebildet ist, zum Verbinden der Leseverstärkerschaltungen und der Lesestromversorgungsleitung, wenn sie leitend gemacht sind.

10. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2 oder 6,

bei der das Speicherzellenfeld (MA0-MA3) in eine Mehrzahl von Speicherblöcken (MSA00-MSAnp) entlang von Richtungen der Zeilen und der Spalten unterteilt ist, und

eine Leseverstärkerschaltung in einem Bereich (SAB) zwischen Speicherblöcken benachbart in der Richtung der Spalten vorgesehen ist, und

ein Leseverstärkertreibertransistor (PSD, NSD) in einem Kreuzungsbereich eines Bereiches (SAB) zum Anordnen der Leseverstärkerschaltung und einem Bereich (SWD#) zwischen Speicherblöcken benachbart in der Richtung der Zeilen vorgesehen ist.

11. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 8, bei der der Speicherschaltungskomplex (3) weiter aufweist:

eine Lesestromversorgungsleitung (Vccs, Vss); und

eine Mehrzahl von Leseverstärkertreibertransistoren (PSD, NSD), die jeweils für eine vorgeschriebene Zahl der Leseverstärkerschaltungen (13) vorgesehen sind und jeweils aus dem Feldeffekttransistor mit isoliertem Gate des ersten Types (LTR) gebildet ist, zum Verbinden der Lesestromversorgungsleitung mit den Leseverstärkerschaltungen, wobei die Substrate der Mehrzahl von Leseverstärkertreibertransistoren eine Spannung (VPP; VBB) größer im Absolutwert als eine Spannung auf der Lesestromversorgungsleitung empfangen.

12. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2 oder 6,

bei der das Speicherzellenfeld (MA0-MA3) in eine Mehrzahl von Speicherblöcken (MSA00-MSAnp) entlang der Richtungen der Zeilen und der Spalten unterteilt ist, und

ein Leseverstärkertreibertrarisistor (PSD, NSD) in einem Bereich (SWD#) zwischen Speicherblöcken benachbart in der Richtung der Zeilen vorgesehen ist.

13. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1,

bei der der Speicherschaltungskomplex (3) weiter enthält:

eine Mehrzahl von Speicherblöcken (MB#0-MB#n), von denen jeder eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, und eine Mehrzahl von Bitleitungspaaren, die entsprechend den Spalten der Speicherzellen vorgesehen sind und mit entsprechenden Spalten der Speicherzellen verbunden sind, aufweist, wobei die Mehrzahl von Speicherblöcken in der Richtung der Spalten angeordnet ist; und

eine Mehrzahl von Leseverstärkerschaltungen (13, SAB0- SABn+1), die entsprechend den Bitleitungspaaren der Speicherblöcke so vorgesehen sind, daß sie zwischen Speicherblöcken benachbart in der Richtung der Spalten geteilt werden, zum differentiellen Verstärken von Potentialen entsprechend der Bitleitungspaare, wenn sie aktiv gemacht sind,

wobei die Mehrzahl von Leseverstärkerschaltungen jeweils den Feldeffekttransistor mit isoliertem Gate des ersten Types (PQ1, PQ2, NQ1, NQ2) als Komponente davon enthält; und

eine Mehrzahl von Bitleitungsisolationsgattern (12l, 12r), von denen jedes zwischen jedem Bitleitungspaar und einer entsprechenden Leseverstärkerschaltung vorgesehen ist, zum Isolieren des Bitleitungspaares und der entsprechenden Leseverstärkerschaltung in einem Beschleunigungstestmodus, wobei das Bitleitungsisolationsgatter den Feldeffekttransistor mit isoliertem Gate des zweiten Types (NT7-NT10) enthält.

14. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 13, weiter mit:

einer Mehrzahl von Bitleitungsausgleichsschaltungen (11l, 11r), die entsprechend zu den Bitleitungspaaren vorgesehen sind, zum Übertragen einer Bitleitungsausgleichsspannung (VBL) zu den entsprechenden Bitleitungspaaren, wenn sie aktiv gemacht sind; und

einer Teststeuerschaltung (36) zum Aktivieren der Bitleitungsausgleichsschaltungen und Anheben der Bitleitungsausgleichsspannung in dem Beschleunigungstestmodus, wobei die Bitleitungsausgleichsschaltung den Feldeffekttransistor mit isoliertem Gate des zweiten Types als eine Komponente davon enthält, die Bitleitungsausgleichsschaltung von einer entsprechenden Leseverstärkerschaltung durch das Bitleitungsisolationsgatter bei dem Beschleunigungstestmodus isoliert ist.

15. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1,

bei der der Speicherschaltungskomplex (3) enthält:

eine Mehrzahl von Speicherblöcken (MSA00-MSAnp), von denen jeder eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, und eine Mehrzahl von Bitleitungspaaren, die entsprechend zu entsprechenden Spalten vorgesehen sind und jeweils mit einer entsprechenden Spalte der Speicherzellen verbunden sind, enthält, und in Ausrichtung in Richtungen der Zeilen und Spalten vorgesehen sind, wobei die Mehrzahl von Speicherblöcken in einer Mehrzahl von ersten Substratbereichen (20ru, 20lu) eines ersten Leitungstypes gebildet ist, die voneinander isoliert sind, jeder erste Substratbereich von einem zweiten Substratbereich (21r, 21l) eines zweiten Leitungstypes umgebend gebildet ist, der zweite Substratbereich durch einen dritten Substratbereich (22l, 22r) des ersten Leitungstypes in einem Bereich zwischen Speicherblöcken (SAB) benachbart in einer Richtung der Spalten isoliert ist;

einen Ausgleichsfeldeffekttransistor mit isoliertem Gate (BLEQTr), der entsprechend für jede der Spalten der Speicherzellen vorgesehen ist und in dem ersten Substratbereich gebildet ist, zum Ausgleichen von Spannungen auf Bitleitungen in einer entsprechenden Spalte;

einen Bitleitungsisolationsfeldeffekttransistor mit isoliertem Gate (BLITr), der entsprechend für jede Spalte der Speicherzellen in dem ersten Substratbereich gebildet ist zwischen einem Bereich zum Bilden des Ausgleichsfeldeffekttransistor mit isoliertem Gate und dem dritten Substratbereich;

eine Mehrzahl von Leseverstärkerschaltungen (13; SA), die entsprechend zu den Spalten der Speicherzellen vorgesehen sind, zum differentiellen Verstärken von Potentialen auf Bitleitungen in entsprechenden Spalten, wenn sie aktiv gemacht sind, wobei jede Leseverstärkerschaltung einen ersten Leseverstärkertransistor (PSATr), der in einem vierten Substratbereich (23) des zweiten Leitungstypes gebildet ist, so daß er sich in eine Richtung von Zeilen so erstreckt, daß der dritte Substratbereich (22r, 22l) in der Richtung der Spalten in erste und zweite Unterteilungsbereiche (22r, 22l) unterteilt ist, und einen zweiten Leseverstärkertransistor (NSATr), der in dem ersten Unterteilungsbereich (22r) gebildet ist, enthält; und

einen Spaltenauswahlgatterfeldeffekttransistor mit isoliertem Gate (CSGTr), der in dem zweiten Unterteilungsbereich (221) vorgesehen ist und jeder der Leseverstärkerschaltung entspricht, zum Verbinden einer entsprechenden Leseverstärkerschaltung mit einer internen Datenleitung als Reaktion auf ein Spaltenauswahlsignal,

die Leseverstärkerschaltungen zwischen Speicherblöcken benachbart in der Richtung der Spalten geteilt werden,

der Spaltenauswahlgatterfeldeffekttransistor mit isoliertem Gate und der erste und der zweite Leseverstärker einen Gateisolierfilm der gleichen Dicke wie der Logiktransistor (LTR) aufweisen, und

der Bitleitungsausgleichstransistor und der Bitleitungsisolationsfeldeffekttransistor mit isoliertem Gate einen Gateisolierfilm größer in der Dicke als der Logiktransistor aufweisen.

16. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 15,

bei der der Speicherschaltungskomplex (3) weiter enthält:

einen ersten Leseverstärkertreibertransistor (PSD), der in dem zweiten Substratbereich (21r) zwischen Speicherblöcken benachbart in der Richtung der Zeilen gebildet ist, zum Übertragen einer ersten Stromversorgungsspannung (Vccs) zu den Leseverstärkerschaltungen, die entsprechend zu den Speicherblöcken benachbart in der Richtung der Zeilen vorgesehen sind, wenn er leitend gemacht ist; und

einen zweiten Leseverstärkertreibertransistor (NSD), der in dem ersten Substratbereich (20rd) von mindestens einem Speicher benachbart in der Richtung der Zeilen gebildet ist, zum Übertragen einer zweiten Stromversorgungsspannung (Vss) zu den Leseverstärkerschaltungen, wenn er leitend gemacht ist, wobei der erste und der zweite Leseverstärkertreibertransistor die Feldeffekttransistoren mit isoliertem Gate von dem ersten Typ (LTR) sind.

17. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 15,

bei der der Speicherschaltungskomplex (3) weiter enthält:

einen ersten Leseverstärkertreibertransistor (PSD), der in dem dritten Substratbereich (23) in einem Kreuzungsbereich eines Bereiches (SWD#) zwischen Speicherblöcken benachbart in der Richtung der Zeilen und einen Bereich (SAB) zum Vorsehen der Leseverstärkerschaltungen gebildet ist, zum Übertragen einer ersten Stromversorgungsspannung (Vccs) zu entsprechenden Leseverstärkerschaltungen, wenn er leitend gemacht ist; und

einen zweiten Leseverstärkertreibertransistor (NSD), der in dem ersten Unterteilungsbereich (22r) gebildet ist, zum Übertragen einer zweiten Stromversorgungsspannung (Vss) zu den entsprechenden Leseverstärkerschaltungen, wenn er leitend gemacht ist, wobei der erste und der zweite Leseverstärkertreibertransistor die Feldeffekttransistoren mit isoliertem Gate des zweiten Types (DTR) sind.

18. Herstellungsverfahren einer integrierten Halbleiterschaltungsvorrichtung, wie sie in Anspruch 1 beansprucht ist, bei dem der Feldeffekttransistor mit isoliertem Gate des ersten Types in dem gleichen Herstellungsschritt wie der Logiktransistor (LTR) gebildet wird.