JP2004178725A - 半導体記憶装置 - Google Patents
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Abstract
【課題】センスアンプ回路を用いることなくビット線間に所望の電圧ストレスを印加可能なバーンインテストを実行可能な半導体記憶装置を提供する。
【解決手段】バーンインテスト時において、センスアンプ回路９０は、各ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲからビット線分離スイッチによって切離される。この状態で、ビット線スイッチ回路１３０Ｌ，１３０Ｒは、ビット線ＢＬＬ，ＢＬＲを電圧ノード１２５Ｌ，１２５Ｒと接続し、ビット線／ＢＬＬ，／ＢＬＲを電圧ノード１２０Ｌ，１２０Ｒと接続する。電圧ノード１２０Ｌ，１２０Ｒによって供給されるビット線電圧ＶＢＬ０と、電圧ノード１２５Ｌ，１２５Ｒによって供給されるビット線電圧ＶＢＬ１とは、少なくともバーンインテストにおいて、互いに独立に設定可能である。
【選択図】 図４
【解決手段】バーンインテスト時において、センスアンプ回路９０は、各ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲからビット線分離スイッチによって切離される。この状態で、ビット線スイッチ回路１３０Ｌ，１３０Ｒは、ビット線ＢＬＬ，ＢＬＲを電圧ノード１２５Ｌ，１２５Ｒと接続し、ビット線／ＢＬＬ，／ＢＬＲを電圧ノード１２０Ｌ，１２０Ｒと接続する。電圧ノード１２０Ｌ，１２０Ｒによって供給されるビット線電圧ＶＢＬ０と、電圧ノード１２５Ｌ，１２５Ｒによって供給されるビット線電圧ＶＢＬ１とは、少なくともバーンインテストにおいて、互いに独立に設定可能である。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、内部の短絡経路を顕在化させるための加速試験（バーンインテスト）を実行する半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に代表される半導体記憶装置では、製造時にビット線と他のノードとの間に短絡経路が発生するケースがある。しかし、短絡経路に生じるリーク電流が微小である場合には、通常の動作テストでは当該短絡経路を検出することが困難である。以下本明細書では、このような通常の動作電圧では微小なリーク電流しか発生せず、検出が困難な短絡経路を「微小リーク経路」とも称することとする。
【０００３】
微小リーク経路が検知されることなく製品化されると、定常的な微小リーク電流の発生によって、動作マージン低下や消費電力増大といった問題点が発生してしまう。したがって、このような微小リーク経路が存在する半導体記憶装置を確実にリジェクトするために、通常動作時よりも高い電圧ストレスを印加して、当該微小リーク経路を顕在化させるバーンインテストが一般的に実行されている。バーンインテストにおいて、ビット線に所定の高電圧を印加する構成については、様々な構成がこれまで提案されている。
【０００４】
たとえば、バーンインテスト時において、ビット線への高電圧印加によって、センスアンプ回路を構成する薄膜トランジスタが破壊されるのを防ぐために、バーンイン試験時にビット線とセンスアンプ回路とを切離す構成が開示されている（たとえば特許文献１）。
【０００５】
また、直接バーンインテストとは関連しないものの、テストモード時に、一括したデータ書込を実行するために、各ビット線に所定電圧を印加する構成や、奇数列の各ビット線および偶数列の各ビット線にそれぞれ異なるレベルの電圧（高電圧および低電圧）を印加する構成が開示されている（たとえば特許文献２）。
【０００６】
【特許文献１】
特開２００１−６８６３４号公報（第１４頁、第１５図）
【０００７】
【特許文献２】
特開平１０−２６９７７５号公報（第１２頁、第１３−１４図）
【０００８】
【発明が解決しようとする課題】
ビット線に対する微小リーク経路には複数の種類があり、微小リーク経路は、ビット線と他のノード（たとえばワード線）との間やビット線同士の間にも発生し得る。特に、フォールデッドビット線構成においては、同一ビット線対を構成する相補ビット線間にも微小リーク電流が発生し得る。
【０００９】
たとえば、ビット線と他のノードとの間の微小リーク経路は、バーンインテストで各ビット線に同一の高電圧を印加することによって顕在化させることが可能である。しかし、ビット線同士の間に生じた微小リーク経路を顕在化させるためには、近接するビット線のそれぞれを異なる電圧に設定する必要がある。特に、フォールデッドビット線構成においては、バーンインテストにおいて、同一ビット線対を構成する相補ビット線同士や隣接する同相あるいは逆相のビット線同士の間で、電圧ストレスを印加する必要がある。
【００１０】
上述した特許文献１および２に開示された構成では、センスアンプ回路とビット線とを切離した状態でのバーンインテストのみでは、ビット線間に生じる様々な種類の微小リーク経路を全て顕在化させることができない。言換えれば、センスアンプ回路を介したデータ書込によってビット線に高電圧を印加するバーンインテストが必要になる。しかし、このようなバーンインテストは、センスアンプ回路中の薄膜トランジスタを破壊する危険があるので、実行が困難である。
【００１１】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、センスアンプ回路を用いずにビット線間の微小リーク経路を効率的に顕在化させることが可能なバーンインテストのための構成を備えた半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列に対応して設けられる複数のビット線対と、複数のビット線対にそれぞれ対応して設けられる複数のセンスアンプユニットを備え、複数のビット線対の各々は、第１および第２のビット線を含む。複数のセンスアンプユニットの各々は、少なくともデータ読出時に対応する第１および第２のビット線と接続されるセンスアンプ回路と、テスト時に、対応する第１および第２のビット線を、互いに異なる電圧をそれぞれ供給可能な複数の電圧ノードのうちの１つずつとそれぞれ接続するためのビット線スイッチとを含む。
【００１３】
この発明の他の構成に従う半導体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列に対応して設けられる複数のビット線対と、複数のビット線対にそれぞれ対応して設けられる複数のセンスアンプユニットを備え、複数のビット線対の各々は、第１および第２のビット線を含む。複数のセンスアンプユニットの各々は、少なくともデータ読出時に対応する第１および第２のビット線と接続されるセンスアンプ回路を含み、奇数番目のビット線対に対応するセンスアンプユニットの各々は、テスト時に、対応する第１および第２のビット線の各々を第１の電圧ノードと接続する第１のビット線スイッチをさらに含み、偶数番目のビット線対に対応するセンスアンプユニットの各々は、テスト時に、対応する第１および第２のビット線の各々を第２の電圧ノードと接続する第２のビット線スイッチをさらに含み、第１および第２の電圧ノードの電圧は、テスト時において、互いに独立に設定可能である。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［実施の形態１］
（全体構成）
図１は、本発明の実施の形態１に従う半導体記憶装置１０の全体構成を示す概略ブロック図である。
【００１６】
図１を参照して、半導体記憶装置１０は、代表的にはＤＲＡＭであり、外部からのコマンド制御信号に応じて半導体記憶装置１０の全体動作を制御するためのコントロール回路２０と、複数のメモリセルＭＣが行列状に配置されたメモリセルアレイ３０とを備える。
【００１７】
メモリセルアレイ３０は、ワード線方向（行方向）に沿って複数のブロックに分割されている。図１においては、一例として、メモリセルアレイ３０は、４個のブロック３５−１〜３５−４に分割されている。ブロック３５−１〜３５−４の隣接領域を用いて、センスアンプ帯４０−１〜４０−５が設けられている。以下においては、ブロック３５−１〜３５−４およびセンスアンプ帯４０−１〜４０−５を総称する場合には、単にブロック３５およびセンスアンプ帯４０とそれぞれ称することとする。
【００１８】
各ブロック３５において、行列状に配置されたメモリセルＭＣに対して、メモリセル行ニそれぞれ対応してワード線ＷＬが配置され、メモリセル列にそれぞれ対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは相補のビット線ＢＬおよび／ＢＬで構成される。
【００１９】
メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬの一方ずつと接続される。たとえば、奇数行において、メモリセルＭＣはビット線ＢＬと接続され、偶数行において、メモリセルＭＣはビット線／ＢＬと接続されるものとする。図１には、ブロック３５−１において、偶数行および奇数行にそれぞれ属する１個ずつのメモリセルＭＣに対して、対応するワード線ＷＬｅ（偶数行）およびＷＬｏ（奇数行）とビット線ＢＬ，／ＢＬ（同一列）が代表的に示されている。
【００２０】
実施の形態１に従う半導体記憶装置１０は、ロウデコーダ５０と、コラムデコーダ６０と、プリアンプおよびライトドライバ７０と、電源系回路８０とをさらに備える。
【００２１】
ロウデコーダ５０は、ロウアドレスＲＡに応じて、ブロック３５−１〜３５−４のうちの１つを選択するとともに、選択されたブロックにおいて、１本のワード線ＷＬを活性化する。これに応じて、選択されたブロックでは、奇数行選択時には各ビット線ＢＬに、偶数行選択時には各ビット線／ＢＬに、メモリセルＭＣが接続されることになる。
【００２２】
コラムデコーダ６０は、コラムアドレスＣＡに応じて、メモリセル列にそれぞれ対応して設けられたコラム選択線ＣＳＬを選択的に活性化する。コラム選択線ＣＳＬは、ブロック３５−１〜３５−４に共通に設けられる。
【００２３】
プリアンプおよびライトドライバ７０は、データ読出時には選択メモリセルからの読出データを増幅し、データ書込時には入力された書込データを駆動する。
【００２４】
電源系回路８０は、半導体記憶装置１０の内部で用いられる各種の電源電圧を発生する。これらの電源電圧には、メモリセルアレイ３０の動作電圧である電源電圧Ｖｃｃや、後ほど説明するビット線電圧ＶＢＬ，ＶＢＬ０〜ＶＢＬ３が含まれている。
【００２５】
次に、センスアンプ帯４０を構成するセンスアンプユニットの構成について詳細に説明するが、まず実施の形態１に従う構成と比較するために、従来の技術に従うセンスアンプユニットの構成について説明する。
【００２６】
（比較例として示される従来のセンスアンプ帯の構成）
図２は、従来の技術に従うセンスアンプユニットの構成を示す回路図である。図２には、２つのブロック３５に挟まれた部分に位置するセンスアンプ帯４０の構成が示される。
【００２７】
図２を参照して、センスアンプ帯４０には、各メモリセル列すなわちビット線対ごとにセンスアンプユニット４５が配置されている。センスアンプ帯４０は、いわゆるシェアードセンス構成を有しているため、センスアンプユニット４５は、左側ブロックおよび右側ブロックによって共有されている。以下においては、代表的に第２番目のメモリセル列に対応する構成について説明する。
【００２８】
センスアンプユニット４５の左側ブロックには、ビット線対をなすビット線ＢＬＬ２および／ＢＬＬ２が配置されている。さらに、奇数行および偶数行にそれぞれ対応するワード線の代表例として、ワード線ＷＬＬ０およびＷＬＬ１がさらに示されている。
【００２９】
偶数行のメモリセルＭＣは、ビット線／ＢＬＬ２とセルプレート電圧Ｖｃｐとの間に直列に接続されたアクセストランジスタＡＴおよびストレージキャパシタＳＣとを有する。アクセストランジスタＡＴのゲートは対応するワード線ＷＬＬ０と接続されている。同様に、奇数行のメモリセルＭＣにおいては、アクセストランジスタＡＴおよびストレージキャパシタＳＣは、ビット線ＢＬＬ２とセルプレート電圧Ｖｃｐとの間に直列に接続されており、アクセストランジスタＡＴのゲートは対応するワード線ＷＬＬ１と接続されている。
【００３０】
センスアンプユニット４５の右側ブロックにおいても同様に、ビット線対をなすビット線ＢＬＲ２および／ＢＬＲ２が配置されており、奇数行および偶数行にそれぞれ対応するワード線の代表例として、ワード線ＷＬＲ０およびＷＬＲ１がさらに示されている。さらに、メモリセルＭＣについても、左側ブロックと同様に配置されている。
【００３１】
なお、以下においては、特定のメモリセル列と対応させることなく、左側ブロックのビット線を総括的に示す場合にはビット線ＢＬＬ，／ＢＬＬと表記し、右側ブロックのビット線を総括的に示す場合にはビット線ＢＬＲ，／ＢＬＲと表記する。また、特に、右側ブロックおよび左側ブロックを特定することなく、相補ビット線を総括的に表記する場合には、単にビット線ＢＬ，／ＢＬと表記する。
【００３２】
センスアンプユニット４５は、トランジスタ９１〜９６で構成されたセンスアンプ回路９０と、列選択スイッチ９７と、ビット線分離スイッチ１００Ｌ，１００Ｒと、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒとを含む。
【００３３】
センスアンプ回路９０は、電源電圧ＶｃｃおよびノードＮ１の間に接続されたＰ−ＭＯＳトランジスタ９１と、ノードＮ２および接地電圧ＧＮＤの間に接続されたＮ−ＭＯＳトランジスタ９２と、ノードＮ１とセンスノードＮｓ２および／Ｎｓ２の間にそれぞれ接続されたＰ−ＭＯＳトランジスタ９３および９４と、センスノードＮｓ２および／Ｎｓ２とノードＮ２との間にそれぞれ接続されたＮ−ＭＯＳトランジスタ９５および９６とを有する。トランジスタ９１および９２のゲートには、センスアンプ動作信号Ｓ０ＰおよびＳ０Ｎがそれぞれ入力されている。トランジスタ９３および９５の各ゲートはセンスノード／Ｎｓ２に接続され、トランジスタ９４および９６の各ゲートはセンスノードＮｓ２と接続される。
【００３４】
センスアンプ回路９０の動作期間において、センスアンプ動作信号Ｓ０ＰおよびＳ０ＮがＬレベルおよびＨレベルにそれぞれ活性化され、ノードＮ１およびＮ２は、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。この結果、センスアンプ回路９０は、動作期間において、センスノードＮｓ２および／Ｎｓ２の間に生じた微小電圧差を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの電圧差に増幅する。一方、センスアンプ回路９０の非動作期間においては、センスアンプ動作信号Ｓ０ＰおよびＳ０ＮがＨレベルおよびＬレベルにそれぞれ非活性化され、ノードＮ１およびＮ２は電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ切り離されて、センスアンプ回路９０では電力が消費されない。
【００３５】
一般的に、センスアンプ回路９０を構成するトランジスタ９１〜９６は、上記の増幅動作を高速化するために、動作速度の速い薄膜トランジスタで形成される。すなわち、トランジスタ９１〜９６のゲート絶縁膜は、ビット線に接続される他のトランジスタ（トランジスタスイッチ１１１〜１１６等）のゲート絶縁膜よりも薄く設計される。
【００３６】
列選択スイッチ９７は、相補のデータ線ＩＯおよび／ＩＯとセンスノードＮｓ２およびＮｓ２の間にそれぞれ接続されるトランジスタスイッチ９８および９９を含む。トランジスタスイッチ９８および９９は、たとえばＮ−ＭＯＳトランジスタで構成され、各々のゲートは、対応するコラム選択線ＣＳＬ２と接続される。なお、以下においては、センスノードについても、特定のメモリセル列と対応させることなく総括的に示す場合にはＮｓ，／Ｎｓと表記する。
【００３７】
したがって、データ読出時およびデータ書込時において、選択列に対応するセンスノードＮｓおよび／Ｎｓは、相補のデータ線ＩＯおよび／ＩＯとそれぞれ接続される。データ線ＩＯ，／ＩＯは、センスアンプ帯４０ごとに設けられ、メモリセルアレイ３０への読出データおよび書込データを伝達する。データ読出時には、図１に示したプリアンプおよびライトドライバ７０によって、選択列のセンスアンプ回路９０からデータ線ＩＯ，／ＩＯへ伝達された読出データが増幅される。データ書込時には、プリアンプおよびライトドライバ７０は、書込データのレベルに応じて、データ線ＩＯおよび／ＩＯを相補レベルの電圧でそれぞれ駆動する。
【００３８】
ビット線分離スイッチ１００Ｌは、ビット線ＢＬＬ２上のノードＮａＬ２およびセンスノードＮｓ２との間に設けられたトランジスタスイッチ１０１と、ビット線／ＢＬＬ２上のノードＮｂＬ２およびセンスノード／Ｎｓ２の間に設けられたトランジスタスイッチ１０２とを有する。同様に、ビット線分離スイッチ１００Ｒは、ビット線ＢＬＲ２上のノードＮａＲ２およびセンスノードＮｓ２との間に設けられたトランジスタスイッチ１０３と、ビット線／ＢＬＲ２上のノードＮｂＲ２およびセンスノード／Ｎｓ２の間に設けられたトランジスタスイッチ１０４とを有する。
【００３９】
トランジスタスイッチ１０１〜１０４の各々は、Ｎ−ＭＯＳトランジスタで構成される。トランジスタスイッチ１０１および１０２の各ゲートには、ビット線分離信号ＢＬＩＬが入力され、トランジスタスイッチ１０３および１０４の各ゲートにはビット線分離信号ＢＬＩＲが入力される。
【００４０】
通常動作時には、センスアンプユニット４５の左側ブロックがデータ読出またはデータ書込対象に選択された場合に、ビット線分離信号ＢＬＩＬはＨレベルに設定され、ビット線分離信号ＢＬＩＲはＬレベルに設定される。これにより、各メモリセル列において、ビット線ＢＬＬおよび／ＢＬＬは、センスノードＮｓおよび／Ｎｓとそれぞれ接続される。反対に、右側ブロックがデータ読出またはデータ書込対象に選択された場合には、ビット線分離信号ＢＬＩＲはＨレベルに設定され、ビット線分離信号ＢＬＩＬはＬレベルに設定される。これにより、各メモリセル列において、ビット線ＢＬＲおよび／ＢＬＲは、センスノードＮｓおよび／Ｎｓとそれぞれ接続される。
【００４１】
さらに、列選択結果に応じてデータ線ＩＯおよび／ＩＯと接続されたセンスアンプ回路９０によって、選択列のビット線ＢＬＬ，／ＢＬＬまたはＢＬＲ，／ＢＬＲを介して、選択メモリセルに対するデータ読出およびデータ書込が実行される。
【００４２】
プリチャージ・イコライズ回路１１０Ｌは、ノードＮａＬ２およびノードＮｂＬ２の間に設けられたトランジスタスイッチ１１１と、ビット線電圧ＶＢＬが伝達される電圧ノード１２０ＬとノードＮａＬ２およびＮｂＬ２の間にそれぞれ設けられたトランジスタスイッチ１１２および１１３とを含む。同様に、プリチャージ・イコライズ回路１１０Ｒは、ノードＮａＲ２およびノードＮｂＲ２の間に設けられたトランジスタスイッチ１１４と、ビット線電圧ＶＢＬが伝達される電圧ノード１２０ＲとノードＮａＲ２およびＮｂＲ２の間にそれぞれ設けられたトランジスタスイッチ１１５および１１６とを含む。トランジスタスイッチ１１１〜１１６の各々はＮ−ＭＯＳトランジスタで構成され、トランジスタスイッチ１１１〜１１３の各ゲートはビット線イコライズ信号ＢＬＥＱＬを受け、トランジスタスイッチ１１４〜１１６の各ゲートはビット線イコライズ信号ＢＬＥＱＲを受ける。ビット線イコライズ信号ＢＬＥＱＬ，ＢＬＥＱＲは、通常動作時には、データ読出およびデータ書込の準備期間に相当する所定期間において、Ｈレベルに活性化される。
【００４３】
したがって、通常動作時には、データ読出およびデータ書込前の所定期間において、適宜ビット線イコライズ信号ＢＬＥＱＬおよびＢＬＥＱＲをＨレベルに活性化することによって、ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲの各々は、ビット線電圧ＶＢＬにプリチャージされる。
【００４４】
一方、バーンインテスト時には、電圧ノード１２０Ｌ，１２０Ｒに供給されるビット線電圧ＶＢＬを通常動作時よりも高い電圧に設定することにより、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒによって、各ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲとビット線以外のノードとの間に、通常動作時よりも高い電圧ストレスを印加することができる。
【００４５】
さらに、ビット線分離信号ＢＬＩＬおよびＢＬＩＲの各々をＬレベルに設定することによって、各センスアンプユニット４５において、センスノードＮｓおよび／Ｎｓを両側ブロックのビット線ＢＬＬ，／ＢＬＬおよびＢＬＲ，／ＢＬＲのいずれとも電気的に切り離すことができる。この結果、各ビット線に高電圧が印加され得るバーンインテスト時に、センスアンプ回路９０を構成する薄膜トランジスタ群９１〜９６を保護することができる。
【００４６】
なお、端部のセンスアンプ帯４０−１および４０−５に配置されるセンスアンプユニット４５においては、左側ブロックまたは右側ブロックの一方が存在しない。したがって、図２に示した構成から、ビット線分離スイッチ１００Ｌおよびプリチャージ・イコライズ回路１１０Ｌの組、またはビット線分離スイッチ１００Ｒおよびプリチャージ・イコライズ回路１１０Ｒの組の配置が省略される。
【００４７】
図３は、ビット線に関連した微小リーク経路の種類を示す概念図である。
図３を参照して、微小リーク経路ＳＣａは、ビット線ＢＬ１とワード線ＷＬとの間に発生している。ワード線ＷＬは、ビット線以外のノードの代表例として示される。
【００４８】
これに対して、微小リーク経路ＳＣｂ〜ＳＣｄは、ビット線同士の間で発生している。具体的には、微小リーク経路ＳＣｂは、同一のビット線対を構成する相補（逆相）のビット線間で発生し、微小リーク経路ＳＣｃは、隣接ビット線対の逆相のビット線間で発生し、微小リーク経路ＳＣｄは、隣接ビット線対の同相のビット線間で発生している。図３の例においては、微小リーク経路ＳＣｂは、ビット線ＢＬ１と／ＢＬ１の間に発生し、微小リーク経路ＳＣｃは、ビット線／ＢＬ１とＢＬ２の間に発生し、微小リーク経路ＳＣｄは、ビット線／ＢＬ１および／ＢＬ２の間に発生している。
【００４９】
以下においては、通常動作時におけるハイレベル電圧およびローレベル電圧をＨレベルおよびＬレベルと表記し、バーンインテスト時におけるハイレベル電圧およびローレベル電圧をＨ♯レベルおよびＬ♯レベルと表記する。一般的に、Ｈレベルは、メモリセルアレイの動作電源電圧Ｖｃｃに相当する。Ｈ♯レベルとしては、外部から入力された高電圧Ｖｃｃ♯（＞Ｖｃｃ）やワード線活性化用の昇圧電圧Ｖｐｐ（＞Ｖｃｃ）が用いられる。また、Ｌレベルは接地電圧ＧＮＤに相当し、Ｌ♯としては、接地電圧ＧＮＤまたは負電圧Ｖｂｂ（たとえば基板電圧）が用いられる。
【００５０】
図２に示した従来のセンスアンプユニット４５では、バーンインテスト時には、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒによって各ビット線ＢＬをＨ♯レベルに設定するとともに、ワード線ＷＬをＬ♯レベルに設定することで、各ビット線とワード線ＷＬとの間に、通常動作時よりも高い電圧ストレスを印加することができる。
【００５１】
したがって、従来のセンスアンプユニット４５によっても、バーンインテストによって、図３中の微小リーク経路ＳＣａを顕在化させることは可能である。さらに、既に説明したように、ビット線分離スイッチ１００Ｌ，１００Ｒによって、各ビット線とセンスアンプ回路とを電気的に切り離すことができるので、微小リーク経路ＳＣａを検出するためのバーンインテストにおいてセンスアンプ回路９０を構成する薄膜トランジスタ群９１〜９６を保護することができる。
【００５２】
これに対して、微小リーク経路ＳＣｂに高電圧ストレスを印加するためには、同一ビット線対を構成する相補のビット線ＢＬおよび／ＢＬの一方ずつに対してＨ♯レベルおよびＬ♯レベルをそれぞれ印加する必要がある。しかし、図２に示した構成においては、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒによるビット線電圧ＶＢＬの供給ではこのような状況を作り出すことはできない。
【００５３】
したがって、微小リーク経路ＳＣｂを検出するためには、センスアンプユニット４５−１中のセンスアンプ回路９０（図２）によって、Ｈ♯レベルおよびＬ♯レベルを動作電圧とするデータ書込を実行して、相補のビット線に異なる電圧を印加する必要がある。しかしながら、このようなデータ書込は、センスアンプ回路９０を構成する薄膜トランジスタを破壊するおそれがある。
【００５４】
同様に、微小リーク経路ＳＣｃおよびＳＣｄに高電圧ストレスを印加する場合にも、バーンインテスト時に、センスアンプユニット４５−１および４５−２によって、Ｈ♯レベルおよびＬ♯レベルを動作電圧とするデータ書込を実行する必要がある。具体的には、微小リーク経路ＳＣｃの検出時には、センスアンプユニット４５−１および４５−２は同一レベルのデータを書込む必要があり、微小リーク経路ＳＣｄの検出時には、センスアンプユニット４５−１および４５−２は相補レベルのデータを書込む必要がある。したがって、微小リーク経路ＳＤｂの検出時と同様に、センスアンプ回路９０を構成する薄膜トランジスタを破壊するおそれが生じる。
【００５５】
したがって、以下において、センスアンプ回路内の薄膜トランジスタの保護と、ビット線間の微小リーク経路の検出とを両立可能である、本願発明に従うセンスアンプユニットの構成について説明する。
【００５６】
（実施の形態１に従うセンスアンプユニットの構成）
図４は、本発明の実施の形態１に従うセンスアンプユニット４５♯の構成を示す回路図である。
【００５７】
図４においては、図２と同様に左側ブロックおよび右側ブロックの間に配置されたセンスアンプ帯４０（図１におけるセンスアンプ帯４０−２〜４０−４）中の１つのセンスアンプユニット４５♯が代表的に例示されているが、同様の構成が、各メモリセル列に対応して設けられているものとする。
【００５８】
図４を参照して、実施の形態１に従うセンスアンプユニット４５♯は、図２に示した従来のセンスアンプユニット４５と比較して、ビット線スイッチ回路１３０Ｌおよび１３０Ｒをさらに含む点で異なる。
【００５９】
ビット線スイッチ回路１３０Ｌは、左側ブロックに対応して設けられ、ビット線ＢＬＬ（ノードＮａＬ）と電圧ノード１２５Ｌの間に設けられたトランジスタスイッチ１３１と、ビット線／ＢＬＬ（ノードＮｂＬ）と電圧ノード１２０Ｌとの間に設けらたトランジスタスイッチ１３２とを有する。同様に、ビット線スイッチ回路１３０Ｒは、右側ブロックに対応して設けられ、ビット線ＢＬＲ（ノードＮａＲ）と電圧ノード１２５Ｒの間に設けられたトランジスタスイッチ１３３と、ビット線／ＢＬＲ（ノードＮｂＲ）と電圧ノード１２０Ｒとの間に設けらたトランジスタスイッチ１３４とを有する。
【００６０】
トランジスタスイッチ１３１〜１３４の各々は、Ｎ−ＭＯＳトランジスタで構成され、各ゲートは、バーンインテスト時に活性化（Ｈレベル）されるテストモード信号ＴＭＷＬを受ける。
【００６１】
電圧ノード１２０Ｌおよび１２５Ｌは、少なくともバーンインテスト時に、互いに異なる電圧レベルへ設定可能である。すなわち、電圧ノード１２０Ｌの供給電圧をＶＢＬ０とし、電圧ノード１２５Ｌの供給電圧をＶＢＬ１とすると、バーンインテスト時には、ＶＢＬ０＝ＶＢＬ１に設定することも、ＶＢＬ０≠ＶＢＬ１として両者の間に所望の電圧差を設けることも可能である。電圧ノード１２０Ｒおよび１２５Ｒは、電圧ノード１２０Ｌおよび１２５Ｌとそれぞれ同一の電圧ＶＢＬ０およびＶＢＬ１をそれぞれ供給する。
【００６２】
この結果、バーンインテスト時に、ビット線分離スイッチ１００Ｌ，１００Ｒによって、各ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲとセンスアンプ回路９０とを切離した状態で、相補ビット線の一方ＢＬＬ，ＢＬＲおよび他方／ＢＬＬ，／ＢＬＲに、独立したビット線電圧ＶＢＬ１およびＶＢＬ０をそれぞれ印加することができる。
【００６３】
なお、端部のセンスアンプ帯４０−１および４０−５に配置されるセンスアンプユニット４５♯においては、左側ブロックまたは右側ブロックの一方が存在しない。したがって、図４に示した構成から、ビット線分離スイッチ１００Ｌ、プリチャージ・イコライズ回路１１０Ｌおよびビット線スイッチ回路１３０Ｌの組、またはビット線分離スイッチ１００Ｒ、プリチャージ・イコライズ回路１１０Ｒおよびビット線スイッチ回路１３０Ｒの組の配置が省略される。
【００６４】
図５は、実施の形態１に従うセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧の供給を説明するブロック図である。
【００６５】
図５を参照して、図１に示したように、４つのブロックに分割されたメモリセルアレイにおいて、図４に示されたセンスアンプユニット４５♯が、シェアードセンスアンプ構成に従って、複数のセンスアンプ帯４０−１〜４０−５に配置される。
【００６６】
偶数番目のセンスアンプ帯４０−２および４０−４に配置されたセンスアンプユニット４５♯に対しては、図４に示した構成と同様に、電圧ノード１２０Ｌ，１２５Ｌ，１２０Ｒ，１２５Ｒによって、ビット線電圧ＶＢＬ１およびＶＢＬ０が供給される。
【００６７】
これに対して、奇数番目のセンスアンプ帯４０−１，４０−３，４０−５に配置されたセンスアンプユニット４５♯に対しては、図４に示したセンスアンプユニット４５♯に対して、電圧ノード１２０Ｌ，１２０Ｒに代わる電圧ノード１４０Ｌ，１４０Ｒによってビット線電圧ＶＢＬ２が供給され、電圧ノード１２５Ｌ，１２５Ｒに代わる電圧ノード１４５Ｒ，１４５Ｌによってビット線電圧ＶＢＬ３が供給されている。
【００６８】
このような構成とすることにより、隣接するビット線対間の合計４本のビット線ＢＬ，／ＢＬのそれぞれに対して、バーンインテスト時に、各ビット線とセンスアンプ回路とを切離した状態で、異なるビット線電圧ＶＢＬ０〜ＶＢＬ３をそれぞれ独立に設定して与えることができる。
【００６９】
図６は、ビット線電圧ＶＢＬ０〜ＶＢＬ３の供給構成を示すブロック図である。図６には、図１に示した電源系回路８０のうちの、ビット線電圧ＶＢＬ０〜ＶＢＬ３に関連する構成が示されている。
【００７０】
図６を参照して、電源ノードＮｃには、通常動作時には、Ｈレベルに相当する電源電圧Ｖｃｃが供給され、バーンインテスト時には、Ｈ♯レベルに相当する電源電圧Ｖｃｃ♯または昇圧電圧Ｖｐｐが印加される。電源ノードＮｇには、通常動作時には、Ｌレベルに相当する接地電圧ＧＮＤが供給され、バーンインテスト時には、Ｌ♯レベルに相当する、接地電圧ＧＮＤまたは負電圧Ｖｂｂが供給される。ビット線電圧発生回路１６０は、通常動作時におけるプリチャージ電圧に相当するビット線電圧ＶＢＬ（一般的には、ＶＢＬ＝Ｖｃｃ／２）を電源ノードＮｂへ供給する。
【００７１】
ビット線電圧ＶＢＬ０を供給する電圧ノード１２０Ｌ，１２０Ｒと、電源ノードＮｃ，Ｎｂ，Ｎｇとの間にはスイッチ１５０が設けられる。同様に、電圧ノード１２５Ｌ，１２５Ｒに対応してスイッチ１５１が設けられ、電圧ノード１４０Ｌ，１４０Ｒに対応してスイッチ１５２が設けられ、電圧ノード１４５Ｌ，１４５Ｒに対応してスイッチ１５３が設けられる。
【００７２】
通常動作時においては、スイッチ１５０〜１５３の各々は、対応する電圧ノードを電源ノードＮｂと接続する。これにより各電圧ノードは、プリチャージ電圧に相当するビット線電圧ＶＢＬ（Ｖｃｃ／２）に設定される。
【００７３】
これに対して、バーンインテスト時には、スイッチ１５０〜１５３は、検出する微小リーク経路の種類に応じて、対応する電圧ノードを電源ノードＮｃ（Ｈ♯レベル）またはＮｇ（Ｌ♯レベル）と接続する。
【００７４】
図３に示した微小リーク経路ＳＣａに対しては、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｌ♯，Ｌ♯，Ｌ♯，Ｌ♯）にする一方で、全ワード線ＷＬをＨ♯レベルに設定すれば、当該微小リーク経路を顕在化させるための電圧ストレスを印加できる。あるいは、全ワード線ＷＬをＬ♯レベルに設定して、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｈ♯，Ｈ♯，Ｈ♯，Ｈ♯）に設定しても、同様のバーンインテストが実行できる。
【００７５】
同一ビット線対または隣接ビット線対間での逆相のビット線間の微小リーク経路ＳＣｂおよびＳＣｃに対しては、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｌ♯，Ｈ♯，Ｌ♯，Ｈ♯）や（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｈ♯，Ｌ♯，Ｈ♯，Ｌ♯）に設定することで、当該微小リーク経路を顕在化させるための電圧ストレスを印加できる。
【００７６】
また、隣接ビット線対での同相のビット線間の微小リーク経路ＳＣｄに対しては、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｈ♯，Ｈ♯，Ｌ♯，Ｌ♯）や（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｌ♯，Ｌ♯，Ｈ♯，Ｈ♯）に設定することにより、当該微小リーク経路を顕在化させるための電圧ストレスを印加できる。
【００７７】
以上説明したように、実施の形態１に従う構成においては、バーンインテスト時において、センスアンプ回路を用いることなく、隣接するビット線対に含まれる４本のビット線のそれぞれに対して、独立に設定可能なビット線電圧ＶＢＬ０〜ＶＢＬ３を印加可能な構成としている。したがって、各ビット線をセンスアンプ回路と切り離した状態で、ビット線間に生じた微小リーク経路を顕在化させるための電圧ストレスを印加できる。この結果、高速動作のためにセンスアンプ回路が薄膜トランジスタで構成されている場合においても、薄膜トランジスタを破壊することなく、効果的なバーンインテストを実行できる。
【００７８】
あるいは、図７に示されるように、センスアンプ帯４０−１〜４０−５の各々において、各センスアンプユニット４５♯に対してビット線電圧ＶＢＬ０およびＶＢＬ１を供給する構成とすることもできる。この場合には、バーンインテストにおいて、センスアンプ回路を用いることなく、各ビット線対で相補のビット線をビット線電圧ＶＢＬ０およびＶＢＬ１にそれぞれ設定することができる。
【００７９】
このような構成においても、（ＶＢＬ０，ＶＢＬ１）＝（Ｌ♯，Ｈ♯）または（Ｈ♯，Ｌ♯）に設定することによって、図３に示した微小リーク経路のうち、逆相のビット線間に生じる微小リーク経路ＳＣｂ，ＳＣｃに対しては、各ビット線をセンスアンプ回路と切り離した状態で、所望の電圧ストレスを印加できる。また、図３に示した微小リーク経路ＳＣａについても、（ＶＢＬ０，ＶＢＬ１）＝（Ｌ♯，Ｌ♯）または（Ｈ♯，Ｈ♯）として、ワード線ＷＬの電圧を適宜Ｈ♯またはＬ♯に設定すれば、センスアンプ回路９０を用いることなく、所望の電圧ストレスを印加することができる。
【００８０】
したがって、図７に示した変形例によれば、図３に示した微小リーク経路ＳＣｄについては、センスアンプ回路を用いずに所望の電圧ストレスを印加することはできないものの、ビット線電圧の種類の増加を抑制した上で、薄膜トランジスタを破壊することなくバーンインテストを実行できる。
【００８１】
［実施の形態２］
実施の形態２においては、図２に示した従来のセンスアンプユニットの構成を用いて、効果的なバーンインテストを実行可能な構成について説明する。
【００８２】
図８は、実施の形態２におけるセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧の供給を説明するブロック図である。
【００８３】
図８を参照して、実施の形態２に従う構成においては、図２に示したのと同一の回路構成を有するセンスアンプユニット４５が、図５，７と同様のシェアードセンスアンプ構成に従って、複数のセンスアンプ帯４０−１〜４０−５に配置される。
【００８４】
奇数番目のセンスアンプ帯４０−１，４０−３，４０−５に配置されたセンスアンプユニット４５に対しては、電圧ノード１２５によってビット線電圧ＶＢＬ１が供給される。これに対して、偶数番目のセンスアンプ帯４０−２および４０−４に配置されたセンスアンプユニット４５に対しては、電圧ノード１２０によってビット線電圧ＶＢＬ０が供給される。
【００８５】
実施の形態２に従う構成における、ビット線電圧ＶＢＬ０およびＶＢＬ１は、図６に示した構成のうちのスイッチ１５０および１５１に関連する部分によって供給される。したがって、電圧ノード１２０および１２５は、通常動作時には、各々が所定のプリチャージ電圧ＶＢＬ（Ｖｃｃ／２）に設定され、テストモード時には、各々がＨ♯レベルおよびＬ♯レベルの一方に独立に設定される。
【００８６】
図９は、実施の形態２に従うセンスアンプユニットの構成を示す回路図である。
【００８７】
図９を参照して、センスアンプユニット４５の構成そのものは、図２に示したものと同様であるので詳細な説明は繰返さない。
【００８８】
ただし、図８にも示したように、偶数番目および奇数番目のセンスアンプ帯のそれぞれにおいて、異なるビット線電圧ＶＢＬ０，ＶＢＬ１がプリチャージ・イコライズ回路１１０Ｌおよび１１０Ｒに供給される構成となっている。
【００８９】
また、プリチャージ・イコライズ回路１１０Ｌを構成するトランジスタスイッチ１１１〜１１３の各ゲートには、論理ゲート１７０Ｌの出力信号が入力される。論理ゲート１７０Ｌは、図２に示したビット線イコライズ信号ＢＬＥＱＬおよび図４に示したテストモード信号ＴＭＷＬのＯＲ演算結果を出力する。この結果、トランジスタスイッチ１１１〜１１３は、通常動作時における所定のプリチャージ・イコライズ期間およびバーンインテスト時の両方でオンして、対応する電圧ノード１２０（１２５）と、ビット線ＢＬＬ，／ＢＬＬとを接続する。
【００９０】
同様に、プリチャージ・イコライズ回路１１０Ｒを構成するトランジスタスイッチ１１４〜１１６の各ゲートには、ビット線イコライズ信号ＢＬＥＱＲおよびテストモード信号ＴＭＷＬのＯＲ演算結果が、論理ゲート１７０Ｒによって与えられる。したがって、トランジスタスイッチ１１４〜１１６は、通常動作時における所定のプリチャージ・イコライズ期間およびバーンインテスト時の両方でオンして、対応する電圧ノード１２０（１２５）と、ビット線ＢＬＲ，／ＢＬＲとを接続する。
【００９１】
したがって、通常動作時においては、電圧ノード１２０および１２５がプリチャージ電圧ＶＢＬ（Ｖｃｃ／２）に設定されるので、所定のプリチャージ動作が実行できる。
【００９２】
一方で、バーンインテスト時には、（ＶＢＬ０，ＶＢＬ１）＝（Ｌ♯，Ｌ♯）または（Ｈ♯，Ｈ♯）として、ワード線ＷＬの電圧を適宜Ｈ♯またはＬ♯に設定すれば、図３に示した微小リーク経路ＳＣａに対して、センスアンプ回路９０を用いることなく、所望の電圧ストレスを印加することができる。
【００９３】
さらに、図３に示した微小リーク経路ＳＣｃおよびＳＣｄに対しては、（ＶＢＬ０，ＶＢＬ１）＝（Ｈ♯，Ｌ♯）または（Ｌ♯，Ｈ♯）と設定することによって、センスアンプ回路９０を用いることなく、所望の電圧ストレスを印加することができる。
【００９４】
したがって、図３に示した微小リーク経路ＳＣｂについては、センスアンプ回路を用いずに所望の電圧ストレスを印加することはできないものの、微小リーク経路ＳＣａ，ＳＣｃ，ＳＣｄについては、薄膜トランジスタを破壊することなく、効果的なバーンインテストを実行できる。
【００９５】
特に、実施の形態２に従う構成では、センスアンプユニットの回路構成は、従来と同様である。したがって、ビット線間に生じた微小リーク経路のうちの一部の種類については、センスアンプ回路を用いずに顕在化させることはできないものの、センスアンプユニットの回路面積を増加させることなく、顕在化可能なビット線間の微小リーク経路の種類を増やせるという利点が生じる。
【００９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９７】
【発明の効果】
この発明は以上説明したように、半導体記憶装置のテスト時に、センスアンプ回路を用いることなく、各ビット線対を構成する相補の第１および第２ビット線間に所望の電圧ストレスを印加できる。したがって、センスアンプ回路が薄膜トランジスタで構成されている場合においても、薄膜トランジスタを破壊することなく、ビット線間に存在する微小リーク経路を顕在化させるバーンインテストを実行するこができる。
【００９８】
また、通常動作時に各ビット線対を所定電圧にプリチャージすることが可能なビット線スイッチ（プリチャージ・イコライズ回路）によって、半導体記憶装置のテスト時には、偶数番目のビット線対と奇数番目のビット線対とを、独立に設定可能な電圧とそれぞれ接続することができる。この結果、センスアンプユニットの回路面積を増加させることなく、顕在化可能なビット線間の微小リーク経路の種類を増やすことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う半導体記憶装置の構成を示す概略ブロック図である。
【図２】従来の技術に従うセンスアンプユニットの構成を示す回路図である。
【図３】ビット線に関連した微小リーク経路の種類を示す概念図である。
【図４】実施の形態１に従うセンスアンプユニットの構成を示す回路図である。
【図５】実施の形態１に従うセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧供給を説明するブロック図である。
【図６】図５に示したビット線電圧の供給構成を示すブロック図である。
【図７】実施の形態１に従うセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧供給の変形例を説明するブロック図である。
【図８】実施の形態２におけるセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧の供給を説明するブロック図である。
【図９】実施の形態２に従うセンスアンプユニットの構成を示す回路図である。
【符号の説明】
１０ 半導体記憶装置、３０ メモリセルアレイ、３５ ブロック、４０ センスアンプ帯、４５ センスアンプユニット、８０ 電源系回路、９０ センスアンプ回路、９１〜９６ 薄膜トランジスタ群、１００Ｌ，１００Ｒ ビット線分離スイッチ、１１０Ｌ，１１０Ｒ プリチャージ・イコライズ回路、１２０，１２０Ｌ，１２０Ｒ，１２５，１２５Ｌ，１２５Ｒ，１４０Ｌ，１４０Ｒ，１４５Ｒ，１４５Ｌ 電圧ノード、１３０Ｌ，１３０Ｒ ビット線スイッチ回路、１６０ ビット線電圧発生回路、１７０Ｌ，１７０Ｒ 論理ゲート、ＢＬＥＱＬ，ＢＬＥＱＲ ビット線イコライズ信号、ＢＬＩＬ，ＢＬＩＲ ビット線分離信号、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ ビット線、ＢＬＰ ビット線対、ＩＯ，／ＩＯ データ線、ＭＣ メモリセル、Ｎｃ，Ｎｂ，Ｎｇ 電源ノード、ＳＣ ストレージキャパシタ、ＳＣａ〜ＳＣｄ 微小リーク経路、ＴＭＷＬ テストモード信号、ＶＢＬ，ＶＢＬ０〜ＶＢＬ３ ビット線電圧。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、内部の短絡経路を顕在化させるための加速試験（バーンインテスト）を実行する半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に代表される半導体記憶装置では、製造時にビット線と他のノードとの間に短絡経路が発生するケースがある。しかし、短絡経路に生じるリーク電流が微小である場合には、通常の動作テストでは当該短絡経路を検出することが困難である。以下本明細書では、このような通常の動作電圧では微小なリーク電流しか発生せず、検出が困難な短絡経路を「微小リーク経路」とも称することとする。
【０００３】
微小リーク経路が検知されることなく製品化されると、定常的な微小リーク電流の発生によって、動作マージン低下や消費電力増大といった問題点が発生してしまう。したがって、このような微小リーク経路が存在する半導体記憶装置を確実にリジェクトするために、通常動作時よりも高い電圧ストレスを印加して、当該微小リーク経路を顕在化させるバーンインテストが一般的に実行されている。バーンインテストにおいて、ビット線に所定の高電圧を印加する構成については、様々な構成がこれまで提案されている。
【０００４】
たとえば、バーンインテスト時において、ビット線への高電圧印加によって、センスアンプ回路を構成する薄膜トランジスタが破壊されるのを防ぐために、バーンイン試験時にビット線とセンスアンプ回路とを切離す構成が開示されている（たとえば特許文献１）。
【０００５】
また、直接バーンインテストとは関連しないものの、テストモード時に、一括したデータ書込を実行するために、各ビット線に所定電圧を印加する構成や、奇数列の各ビット線および偶数列の各ビット線にそれぞれ異なるレベルの電圧（高電圧および低電圧）を印加する構成が開示されている（たとえば特許文献２）。
【０００６】
【特許文献１】
特開２００１−６８６３４号公報（第１４頁、第１５図）
【０００７】
【特許文献２】
特開平１０−２６９７７５号公報（第１２頁、第１３−１４図）
【０００８】
【発明が解決しようとする課題】
ビット線に対する微小リーク経路には複数の種類があり、微小リーク経路は、ビット線と他のノード（たとえばワード線）との間やビット線同士の間にも発生し得る。特に、フォールデッドビット線構成においては、同一ビット線対を構成する相補ビット線間にも微小リーク電流が発生し得る。
【０００９】
たとえば、ビット線と他のノードとの間の微小リーク経路は、バーンインテストで各ビット線に同一の高電圧を印加することによって顕在化させることが可能である。しかし、ビット線同士の間に生じた微小リーク経路を顕在化させるためには、近接するビット線のそれぞれを異なる電圧に設定する必要がある。特に、フォールデッドビット線構成においては、バーンインテストにおいて、同一ビット線対を構成する相補ビット線同士や隣接する同相あるいは逆相のビット線同士の間で、電圧ストレスを印加する必要がある。
【００１０】
上述した特許文献１および２に開示された構成では、センスアンプ回路とビット線とを切離した状態でのバーンインテストのみでは、ビット線間に生じる様々な種類の微小リーク経路を全て顕在化させることができない。言換えれば、センスアンプ回路を介したデータ書込によってビット線に高電圧を印加するバーンインテストが必要になる。しかし、このようなバーンインテストは、センスアンプ回路中の薄膜トランジスタを破壊する危険があるので、実行が困難である。
【００１１】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、センスアンプ回路を用いずにビット線間の微小リーク経路を効率的に顕在化させることが可能なバーンインテストのための構成を備えた半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列に対応して設けられる複数のビット線対と、複数のビット線対にそれぞれ対応して設けられる複数のセンスアンプユニットを備え、複数のビット線対の各々は、第１および第２のビット線を含む。複数のセンスアンプユニットの各々は、少なくともデータ読出時に対応する第１および第２のビット線と接続されるセンスアンプ回路と、テスト時に、対応する第１および第２のビット線を、互いに異なる電圧をそれぞれ供給可能な複数の電圧ノードのうちの１つずつとそれぞれ接続するためのビット線スイッチとを含む。
【００１３】
この発明の他の構成に従う半導体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列に対応して設けられる複数のビット線対と、複数のビット線対にそれぞれ対応して設けられる複数のセンスアンプユニットを備え、複数のビット線対の各々は、第１および第２のビット線を含む。複数のセンスアンプユニットの各々は、少なくともデータ読出時に対応する第１および第２のビット線と接続されるセンスアンプ回路を含み、奇数番目のビット線対に対応するセンスアンプユニットの各々は、テスト時に、対応する第１および第２のビット線の各々を第１の電圧ノードと接続する第１のビット線スイッチをさらに含み、偶数番目のビット線対に対応するセンスアンプユニットの各々は、テスト時に、対応する第１および第２のビット線の各々を第２の電圧ノードと接続する第２のビット線スイッチをさらに含み、第１および第２の電圧ノードの電圧は、テスト時において、互いに独立に設定可能である。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［実施の形態１］
（全体構成）
図１は、本発明の実施の形態１に従う半導体記憶装置１０の全体構成を示す概略ブロック図である。
【００１６】
図１を参照して、半導体記憶装置１０は、代表的にはＤＲＡＭであり、外部からのコマンド制御信号に応じて半導体記憶装置１０の全体動作を制御するためのコントロール回路２０と、複数のメモリセルＭＣが行列状に配置されたメモリセルアレイ３０とを備える。
【００１７】
メモリセルアレイ３０は、ワード線方向（行方向）に沿って複数のブロックに分割されている。図１においては、一例として、メモリセルアレイ３０は、４個のブロック３５−１〜３５−４に分割されている。ブロック３５−１〜３５−４の隣接領域を用いて、センスアンプ帯４０−１〜４０−５が設けられている。以下においては、ブロック３５−１〜３５−４およびセンスアンプ帯４０−１〜４０−５を総称する場合には、単にブロック３５およびセンスアンプ帯４０とそれぞれ称することとする。
【００１８】
各ブロック３５において、行列状に配置されたメモリセルＭＣに対して、メモリセル行ニそれぞれ対応してワード線ＷＬが配置され、メモリセル列にそれぞれ対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは相補のビット線ＢＬおよび／ＢＬで構成される。
【００１９】
メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬの一方ずつと接続される。たとえば、奇数行において、メモリセルＭＣはビット線ＢＬと接続され、偶数行において、メモリセルＭＣはビット線／ＢＬと接続されるものとする。図１には、ブロック３５−１において、偶数行および奇数行にそれぞれ属する１個ずつのメモリセルＭＣに対して、対応するワード線ＷＬｅ（偶数行）およびＷＬｏ（奇数行）とビット線ＢＬ，／ＢＬ（同一列）が代表的に示されている。
【００２０】
実施の形態１に従う半導体記憶装置１０は、ロウデコーダ５０と、コラムデコーダ６０と、プリアンプおよびライトドライバ７０と、電源系回路８０とをさらに備える。
【００２１】
ロウデコーダ５０は、ロウアドレスＲＡに応じて、ブロック３５−１〜３５−４のうちの１つを選択するとともに、選択されたブロックにおいて、１本のワード線ＷＬを活性化する。これに応じて、選択されたブロックでは、奇数行選択時には各ビット線ＢＬに、偶数行選択時には各ビット線／ＢＬに、メモリセルＭＣが接続されることになる。
【００２２】
コラムデコーダ６０は、コラムアドレスＣＡに応じて、メモリセル列にそれぞれ対応して設けられたコラム選択線ＣＳＬを選択的に活性化する。コラム選択線ＣＳＬは、ブロック３５−１〜３５−４に共通に設けられる。
【００２３】
プリアンプおよびライトドライバ７０は、データ読出時には選択メモリセルからの読出データを増幅し、データ書込時には入力された書込データを駆動する。
【００２４】
電源系回路８０は、半導体記憶装置１０の内部で用いられる各種の電源電圧を発生する。これらの電源電圧には、メモリセルアレイ３０の動作電圧である電源電圧Ｖｃｃや、後ほど説明するビット線電圧ＶＢＬ，ＶＢＬ０〜ＶＢＬ３が含まれている。
【００２５】
次に、センスアンプ帯４０を構成するセンスアンプユニットの構成について詳細に説明するが、まず実施の形態１に従う構成と比較するために、従来の技術に従うセンスアンプユニットの構成について説明する。
【００２６】
（比較例として示される従来のセンスアンプ帯の構成）
図２は、従来の技術に従うセンスアンプユニットの構成を示す回路図である。図２には、２つのブロック３５に挟まれた部分に位置するセンスアンプ帯４０の構成が示される。
【００２７】
図２を参照して、センスアンプ帯４０には、各メモリセル列すなわちビット線対ごとにセンスアンプユニット４５が配置されている。センスアンプ帯４０は、いわゆるシェアードセンス構成を有しているため、センスアンプユニット４５は、左側ブロックおよび右側ブロックによって共有されている。以下においては、代表的に第２番目のメモリセル列に対応する構成について説明する。
【００２８】
センスアンプユニット４５の左側ブロックには、ビット線対をなすビット線ＢＬＬ２および／ＢＬＬ２が配置されている。さらに、奇数行および偶数行にそれぞれ対応するワード線の代表例として、ワード線ＷＬＬ０およびＷＬＬ１がさらに示されている。
【００２９】
偶数行のメモリセルＭＣは、ビット線／ＢＬＬ２とセルプレート電圧Ｖｃｐとの間に直列に接続されたアクセストランジスタＡＴおよびストレージキャパシタＳＣとを有する。アクセストランジスタＡＴのゲートは対応するワード線ＷＬＬ０と接続されている。同様に、奇数行のメモリセルＭＣにおいては、アクセストランジスタＡＴおよびストレージキャパシタＳＣは、ビット線ＢＬＬ２とセルプレート電圧Ｖｃｐとの間に直列に接続されており、アクセストランジスタＡＴのゲートは対応するワード線ＷＬＬ１と接続されている。
【００３０】
センスアンプユニット４５の右側ブロックにおいても同様に、ビット線対をなすビット線ＢＬＲ２および／ＢＬＲ２が配置されており、奇数行および偶数行にそれぞれ対応するワード線の代表例として、ワード線ＷＬＲ０およびＷＬＲ１がさらに示されている。さらに、メモリセルＭＣについても、左側ブロックと同様に配置されている。
【００３１】
なお、以下においては、特定のメモリセル列と対応させることなく、左側ブロックのビット線を総括的に示す場合にはビット線ＢＬＬ，／ＢＬＬと表記し、右側ブロックのビット線を総括的に示す場合にはビット線ＢＬＲ，／ＢＬＲと表記する。また、特に、右側ブロックおよび左側ブロックを特定することなく、相補ビット線を総括的に表記する場合には、単にビット線ＢＬ，／ＢＬと表記する。
【００３２】
センスアンプユニット４５は、トランジスタ９１〜９６で構成されたセンスアンプ回路９０と、列選択スイッチ９７と、ビット線分離スイッチ１００Ｌ，１００Ｒと、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒとを含む。
【００３３】
センスアンプ回路９０は、電源電圧ＶｃｃおよびノードＮ１の間に接続されたＰ−ＭＯＳトランジスタ９１と、ノードＮ２および接地電圧ＧＮＤの間に接続されたＮ−ＭＯＳトランジスタ９２と、ノードＮ１とセンスノードＮｓ２および／Ｎｓ２の間にそれぞれ接続されたＰ−ＭＯＳトランジスタ９３および９４と、センスノードＮｓ２および／Ｎｓ２とノードＮ２との間にそれぞれ接続されたＮ−ＭＯＳトランジスタ９５および９６とを有する。トランジスタ９１および９２のゲートには、センスアンプ動作信号Ｓ０ＰおよびＳ０Ｎがそれぞれ入力されている。トランジスタ９３および９５の各ゲートはセンスノード／Ｎｓ２に接続され、トランジスタ９４および９６の各ゲートはセンスノードＮｓ２と接続される。
【００３４】
センスアンプ回路９０の動作期間において、センスアンプ動作信号Ｓ０ＰおよびＳ０ＮがＬレベルおよびＨレベルにそれぞれ活性化され、ノードＮ１およびＮ２は、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。この結果、センスアンプ回路９０は、動作期間において、センスノードＮｓ２および／Ｎｓ２の間に生じた微小電圧差を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの電圧差に増幅する。一方、センスアンプ回路９０の非動作期間においては、センスアンプ動作信号Ｓ０ＰおよびＳ０ＮがＨレベルおよびＬレベルにそれぞれ非活性化され、ノードＮ１およびＮ２は電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ切り離されて、センスアンプ回路９０では電力が消費されない。
【００３５】
一般的に、センスアンプ回路９０を構成するトランジスタ９１〜９６は、上記の増幅動作を高速化するために、動作速度の速い薄膜トランジスタで形成される。すなわち、トランジスタ９１〜９６のゲート絶縁膜は、ビット線に接続される他のトランジスタ（トランジスタスイッチ１１１〜１１６等）のゲート絶縁膜よりも薄く設計される。
【００３６】
列選択スイッチ９７は、相補のデータ線ＩＯおよび／ＩＯとセンスノードＮｓ２およびＮｓ２の間にそれぞれ接続されるトランジスタスイッチ９８および９９を含む。トランジスタスイッチ９８および９９は、たとえばＮ−ＭＯＳトランジスタで構成され、各々のゲートは、対応するコラム選択線ＣＳＬ２と接続される。なお、以下においては、センスノードについても、特定のメモリセル列と対応させることなく総括的に示す場合にはＮｓ，／Ｎｓと表記する。
【００３７】
したがって、データ読出時およびデータ書込時において、選択列に対応するセンスノードＮｓおよび／Ｎｓは、相補のデータ線ＩＯおよび／ＩＯとそれぞれ接続される。データ線ＩＯ，／ＩＯは、センスアンプ帯４０ごとに設けられ、メモリセルアレイ３０への読出データおよび書込データを伝達する。データ読出時には、図１に示したプリアンプおよびライトドライバ７０によって、選択列のセンスアンプ回路９０からデータ線ＩＯ，／ＩＯへ伝達された読出データが増幅される。データ書込時には、プリアンプおよびライトドライバ７０は、書込データのレベルに応じて、データ線ＩＯおよび／ＩＯを相補レベルの電圧でそれぞれ駆動する。
【００３８】
ビット線分離スイッチ１００Ｌは、ビット線ＢＬＬ２上のノードＮａＬ２およびセンスノードＮｓ２との間に設けられたトランジスタスイッチ１０１と、ビット線／ＢＬＬ２上のノードＮｂＬ２およびセンスノード／Ｎｓ２の間に設けられたトランジスタスイッチ１０２とを有する。同様に、ビット線分離スイッチ１００Ｒは、ビット線ＢＬＲ２上のノードＮａＲ２およびセンスノードＮｓ２との間に設けられたトランジスタスイッチ１０３と、ビット線／ＢＬＲ２上のノードＮｂＲ２およびセンスノード／Ｎｓ２の間に設けられたトランジスタスイッチ１０４とを有する。
【００３９】
トランジスタスイッチ１０１〜１０４の各々は、Ｎ−ＭＯＳトランジスタで構成される。トランジスタスイッチ１０１および１０２の各ゲートには、ビット線分離信号ＢＬＩＬが入力され、トランジスタスイッチ１０３および１０４の各ゲートにはビット線分離信号ＢＬＩＲが入力される。
【００４０】
通常動作時には、センスアンプユニット４５の左側ブロックがデータ読出またはデータ書込対象に選択された場合に、ビット線分離信号ＢＬＩＬはＨレベルに設定され、ビット線分離信号ＢＬＩＲはＬレベルに設定される。これにより、各メモリセル列において、ビット線ＢＬＬおよび／ＢＬＬは、センスノードＮｓおよび／Ｎｓとそれぞれ接続される。反対に、右側ブロックがデータ読出またはデータ書込対象に選択された場合には、ビット線分離信号ＢＬＩＲはＨレベルに設定され、ビット線分離信号ＢＬＩＬはＬレベルに設定される。これにより、各メモリセル列において、ビット線ＢＬＲおよび／ＢＬＲは、センスノードＮｓおよび／Ｎｓとそれぞれ接続される。
【００４１】
さらに、列選択結果に応じてデータ線ＩＯおよび／ＩＯと接続されたセンスアンプ回路９０によって、選択列のビット線ＢＬＬ，／ＢＬＬまたはＢＬＲ，／ＢＬＲを介して、選択メモリセルに対するデータ読出およびデータ書込が実行される。
【００４２】
プリチャージ・イコライズ回路１１０Ｌは、ノードＮａＬ２およびノードＮｂＬ２の間に設けられたトランジスタスイッチ１１１と、ビット線電圧ＶＢＬが伝達される電圧ノード１２０ＬとノードＮａＬ２およびＮｂＬ２の間にそれぞれ設けられたトランジスタスイッチ１１２および１１３とを含む。同様に、プリチャージ・イコライズ回路１１０Ｒは、ノードＮａＲ２およびノードＮｂＲ２の間に設けられたトランジスタスイッチ１１４と、ビット線電圧ＶＢＬが伝達される電圧ノード１２０ＲとノードＮａＲ２およびＮｂＲ２の間にそれぞれ設けられたトランジスタスイッチ１１５および１１６とを含む。トランジスタスイッチ１１１〜１１６の各々はＮ−ＭＯＳトランジスタで構成され、トランジスタスイッチ１１１〜１１３の各ゲートはビット線イコライズ信号ＢＬＥＱＬを受け、トランジスタスイッチ１１４〜１１６の各ゲートはビット線イコライズ信号ＢＬＥＱＲを受ける。ビット線イコライズ信号ＢＬＥＱＬ，ＢＬＥＱＲは、通常動作時には、データ読出およびデータ書込の準備期間に相当する所定期間において、Ｈレベルに活性化される。
【００４３】
したがって、通常動作時には、データ読出およびデータ書込前の所定期間において、適宜ビット線イコライズ信号ＢＬＥＱＬおよびＢＬＥＱＲをＨレベルに活性化することによって、ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲの各々は、ビット線電圧ＶＢＬにプリチャージされる。
【００４４】
一方、バーンインテスト時には、電圧ノード１２０Ｌ，１２０Ｒに供給されるビット線電圧ＶＢＬを通常動作時よりも高い電圧に設定することにより、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒによって、各ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲとビット線以外のノードとの間に、通常動作時よりも高い電圧ストレスを印加することができる。
【００４５】
さらに、ビット線分離信号ＢＬＩＬおよびＢＬＩＲの各々をＬレベルに設定することによって、各センスアンプユニット４５において、センスノードＮｓおよび／Ｎｓを両側ブロックのビット線ＢＬＬ，／ＢＬＬおよびＢＬＲ，／ＢＬＲのいずれとも電気的に切り離すことができる。この結果、各ビット線に高電圧が印加され得るバーンインテスト時に、センスアンプ回路９０を構成する薄膜トランジスタ群９１〜９６を保護することができる。
【００４６】
なお、端部のセンスアンプ帯４０−１および４０−５に配置されるセンスアンプユニット４５においては、左側ブロックまたは右側ブロックの一方が存在しない。したがって、図２に示した構成から、ビット線分離スイッチ１００Ｌおよびプリチャージ・イコライズ回路１１０Ｌの組、またはビット線分離スイッチ１００Ｒおよびプリチャージ・イコライズ回路１１０Ｒの組の配置が省略される。
【００４７】
図３は、ビット線に関連した微小リーク経路の種類を示す概念図である。
図３を参照して、微小リーク経路ＳＣａは、ビット線ＢＬ１とワード線ＷＬとの間に発生している。ワード線ＷＬは、ビット線以外のノードの代表例として示される。
【００４８】
これに対して、微小リーク経路ＳＣｂ〜ＳＣｄは、ビット線同士の間で発生している。具体的には、微小リーク経路ＳＣｂは、同一のビット線対を構成する相補（逆相）のビット線間で発生し、微小リーク経路ＳＣｃは、隣接ビット線対の逆相のビット線間で発生し、微小リーク経路ＳＣｄは、隣接ビット線対の同相のビット線間で発生している。図３の例においては、微小リーク経路ＳＣｂは、ビット線ＢＬ１と／ＢＬ１の間に発生し、微小リーク経路ＳＣｃは、ビット線／ＢＬ１とＢＬ２の間に発生し、微小リーク経路ＳＣｄは、ビット線／ＢＬ１および／ＢＬ２の間に発生している。
【００４９】
以下においては、通常動作時におけるハイレベル電圧およびローレベル電圧をＨレベルおよびＬレベルと表記し、バーンインテスト時におけるハイレベル電圧およびローレベル電圧をＨ♯レベルおよびＬ♯レベルと表記する。一般的に、Ｈレベルは、メモリセルアレイの動作電源電圧Ｖｃｃに相当する。Ｈ♯レベルとしては、外部から入力された高電圧Ｖｃｃ♯（＞Ｖｃｃ）やワード線活性化用の昇圧電圧Ｖｐｐ（＞Ｖｃｃ）が用いられる。また、Ｌレベルは接地電圧ＧＮＤに相当し、Ｌ♯としては、接地電圧ＧＮＤまたは負電圧Ｖｂｂ（たとえば基板電圧）が用いられる。
【００５０】
図２に示した従来のセンスアンプユニット４５では、バーンインテスト時には、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒによって各ビット線ＢＬをＨ♯レベルに設定するとともに、ワード線ＷＬをＬ♯レベルに設定することで、各ビット線とワード線ＷＬとの間に、通常動作時よりも高い電圧ストレスを印加することができる。
【００５１】
したがって、従来のセンスアンプユニット４５によっても、バーンインテストによって、図３中の微小リーク経路ＳＣａを顕在化させることは可能である。さらに、既に説明したように、ビット線分離スイッチ１００Ｌ，１００Ｒによって、各ビット線とセンスアンプ回路とを電気的に切り離すことができるので、微小リーク経路ＳＣａを検出するためのバーンインテストにおいてセンスアンプ回路９０を構成する薄膜トランジスタ群９１〜９６を保護することができる。
【００５２】
これに対して、微小リーク経路ＳＣｂに高電圧ストレスを印加するためには、同一ビット線対を構成する相補のビット線ＢＬおよび／ＢＬの一方ずつに対してＨ♯レベルおよびＬ♯レベルをそれぞれ印加する必要がある。しかし、図２に示した構成においては、プリチャージ・イコライズ回路１１０Ｌ，１１０Ｒによるビット線電圧ＶＢＬの供給ではこのような状況を作り出すことはできない。
【００５３】
したがって、微小リーク経路ＳＣｂを検出するためには、センスアンプユニット４５−１中のセンスアンプ回路９０（図２）によって、Ｈ♯レベルおよびＬ♯レベルを動作電圧とするデータ書込を実行して、相補のビット線に異なる電圧を印加する必要がある。しかしながら、このようなデータ書込は、センスアンプ回路９０を構成する薄膜トランジスタを破壊するおそれがある。
【００５４】
同様に、微小リーク経路ＳＣｃおよびＳＣｄに高電圧ストレスを印加する場合にも、バーンインテスト時に、センスアンプユニット４５−１および４５−２によって、Ｈ♯レベルおよびＬ♯レベルを動作電圧とするデータ書込を実行する必要がある。具体的には、微小リーク経路ＳＣｃの検出時には、センスアンプユニット４５−１および４５−２は同一レベルのデータを書込む必要があり、微小リーク経路ＳＣｄの検出時には、センスアンプユニット４５−１および４５−２は相補レベルのデータを書込む必要がある。したがって、微小リーク経路ＳＤｂの検出時と同様に、センスアンプ回路９０を構成する薄膜トランジスタを破壊するおそれが生じる。
【００５５】
したがって、以下において、センスアンプ回路内の薄膜トランジスタの保護と、ビット線間の微小リーク経路の検出とを両立可能である、本願発明に従うセンスアンプユニットの構成について説明する。
【００５６】
（実施の形態１に従うセンスアンプユニットの構成）
図４は、本発明の実施の形態１に従うセンスアンプユニット４５♯の構成を示す回路図である。
【００５７】
図４においては、図２と同様に左側ブロックおよび右側ブロックの間に配置されたセンスアンプ帯４０（図１におけるセンスアンプ帯４０−２〜４０−４）中の１つのセンスアンプユニット４５♯が代表的に例示されているが、同様の構成が、各メモリセル列に対応して設けられているものとする。
【００５８】
図４を参照して、実施の形態１に従うセンスアンプユニット４５♯は、図２に示した従来のセンスアンプユニット４５と比較して、ビット線スイッチ回路１３０Ｌおよび１３０Ｒをさらに含む点で異なる。
【００５９】
ビット線スイッチ回路１３０Ｌは、左側ブロックに対応して設けられ、ビット線ＢＬＬ（ノードＮａＬ）と電圧ノード１２５Ｌの間に設けられたトランジスタスイッチ１３１と、ビット線／ＢＬＬ（ノードＮｂＬ）と電圧ノード１２０Ｌとの間に設けらたトランジスタスイッチ１３２とを有する。同様に、ビット線スイッチ回路１３０Ｒは、右側ブロックに対応して設けられ、ビット線ＢＬＲ（ノードＮａＲ）と電圧ノード１２５Ｒの間に設けられたトランジスタスイッチ１３３と、ビット線／ＢＬＲ（ノードＮｂＲ）と電圧ノード１２０Ｒとの間に設けらたトランジスタスイッチ１３４とを有する。
【００６０】
トランジスタスイッチ１３１〜１３４の各々は、Ｎ−ＭＯＳトランジスタで構成され、各ゲートは、バーンインテスト時に活性化（Ｈレベル）されるテストモード信号ＴＭＷＬを受ける。
【００６１】
電圧ノード１２０Ｌおよび１２５Ｌは、少なくともバーンインテスト時に、互いに異なる電圧レベルへ設定可能である。すなわち、電圧ノード１２０Ｌの供給電圧をＶＢＬ０とし、電圧ノード１２５Ｌの供給電圧をＶＢＬ１とすると、バーンインテスト時には、ＶＢＬ０＝ＶＢＬ１に設定することも、ＶＢＬ０≠ＶＢＬ１として両者の間に所望の電圧差を設けることも可能である。電圧ノード１２０Ｒおよび１２５Ｒは、電圧ノード１２０Ｌおよび１２５Ｌとそれぞれ同一の電圧ＶＢＬ０およびＶＢＬ１をそれぞれ供給する。
【００６２】
この結果、バーンインテスト時に、ビット線分離スイッチ１００Ｌ，１００Ｒによって、各ビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲとセンスアンプ回路９０とを切離した状態で、相補ビット線の一方ＢＬＬ，ＢＬＲおよび他方／ＢＬＬ，／ＢＬＲに、独立したビット線電圧ＶＢＬ１およびＶＢＬ０をそれぞれ印加することができる。
【００６３】
なお、端部のセンスアンプ帯４０−１および４０−５に配置されるセンスアンプユニット４５♯においては、左側ブロックまたは右側ブロックの一方が存在しない。したがって、図４に示した構成から、ビット線分離スイッチ１００Ｌ、プリチャージ・イコライズ回路１１０Ｌおよびビット線スイッチ回路１３０Ｌの組、またはビット線分離スイッチ１００Ｒ、プリチャージ・イコライズ回路１１０Ｒおよびビット線スイッチ回路１３０Ｒの組の配置が省略される。
【００６４】
図５は、実施の形態１に従うセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧の供給を説明するブロック図である。
【００６５】
図５を参照して、図１に示したように、４つのブロックに分割されたメモリセルアレイにおいて、図４に示されたセンスアンプユニット４５♯が、シェアードセンスアンプ構成に従って、複数のセンスアンプ帯４０−１〜４０−５に配置される。
【００６６】
偶数番目のセンスアンプ帯４０−２および４０−４に配置されたセンスアンプユニット４５♯に対しては、図４に示した構成と同様に、電圧ノード１２０Ｌ，１２５Ｌ，１２０Ｒ，１２５Ｒによって、ビット線電圧ＶＢＬ１およびＶＢＬ０が供給される。
【００６７】
これに対して、奇数番目のセンスアンプ帯４０−１，４０−３，４０−５に配置されたセンスアンプユニット４５♯に対しては、図４に示したセンスアンプユニット４５♯に対して、電圧ノード１２０Ｌ，１２０Ｒに代わる電圧ノード１４０Ｌ，１４０Ｒによってビット線電圧ＶＢＬ２が供給され、電圧ノード１２５Ｌ，１２５Ｒに代わる電圧ノード１４５Ｒ，１４５Ｌによってビット線電圧ＶＢＬ３が供給されている。
【００６８】
このような構成とすることにより、隣接するビット線対間の合計４本のビット線ＢＬ，／ＢＬのそれぞれに対して、バーンインテスト時に、各ビット線とセンスアンプ回路とを切離した状態で、異なるビット線電圧ＶＢＬ０〜ＶＢＬ３をそれぞれ独立に設定して与えることができる。
【００６９】
図６は、ビット線電圧ＶＢＬ０〜ＶＢＬ３の供給構成を示すブロック図である。図６には、図１に示した電源系回路８０のうちの、ビット線電圧ＶＢＬ０〜ＶＢＬ３に関連する構成が示されている。
【００７０】
図６を参照して、電源ノードＮｃには、通常動作時には、Ｈレベルに相当する電源電圧Ｖｃｃが供給され、バーンインテスト時には、Ｈ♯レベルに相当する電源電圧Ｖｃｃ♯または昇圧電圧Ｖｐｐが印加される。電源ノードＮｇには、通常動作時には、Ｌレベルに相当する接地電圧ＧＮＤが供給され、バーンインテスト時には、Ｌ♯レベルに相当する、接地電圧ＧＮＤまたは負電圧Ｖｂｂが供給される。ビット線電圧発生回路１６０は、通常動作時におけるプリチャージ電圧に相当するビット線電圧ＶＢＬ（一般的には、ＶＢＬ＝Ｖｃｃ／２）を電源ノードＮｂへ供給する。
【００７１】
ビット線電圧ＶＢＬ０を供給する電圧ノード１２０Ｌ，１２０Ｒと、電源ノードＮｃ，Ｎｂ，Ｎｇとの間にはスイッチ１５０が設けられる。同様に、電圧ノード１２５Ｌ，１２５Ｒに対応してスイッチ１５１が設けられ、電圧ノード１４０Ｌ，１４０Ｒに対応してスイッチ１５２が設けられ、電圧ノード１４５Ｌ，１４５Ｒに対応してスイッチ１５３が設けられる。
【００７２】
通常動作時においては、スイッチ１５０〜１５３の各々は、対応する電圧ノードを電源ノードＮｂと接続する。これにより各電圧ノードは、プリチャージ電圧に相当するビット線電圧ＶＢＬ（Ｖｃｃ／２）に設定される。
【００７３】
これに対して、バーンインテスト時には、スイッチ１５０〜１５３は、検出する微小リーク経路の種類に応じて、対応する電圧ノードを電源ノードＮｃ（Ｈ♯レベル）またはＮｇ（Ｌ♯レベル）と接続する。
【００７４】
図３に示した微小リーク経路ＳＣａに対しては、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｌ♯，Ｌ♯，Ｌ♯，Ｌ♯）にする一方で、全ワード線ＷＬをＨ♯レベルに設定すれば、当該微小リーク経路を顕在化させるための電圧ストレスを印加できる。あるいは、全ワード線ＷＬをＬ♯レベルに設定して、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｈ♯，Ｈ♯，Ｈ♯，Ｈ♯）に設定しても、同様のバーンインテストが実行できる。
【００７５】
同一ビット線対または隣接ビット線対間での逆相のビット線間の微小リーク経路ＳＣｂおよびＳＣｃに対しては、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｌ♯，Ｈ♯，Ｌ♯，Ｈ♯）や（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｈ♯，Ｌ♯，Ｈ♯，Ｌ♯）に設定することで、当該微小リーク経路を顕在化させるための電圧ストレスを印加できる。
【００７６】
また、隣接ビット線対での同相のビット線間の微小リーク経路ＳＣｄに対しては、（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｈ♯，Ｈ♯，Ｌ♯，Ｌ♯）や（ＶＢＬ０，ＶＢＬ１，ＶＢＬ２，ＶＢＬ３）＝（Ｌ♯，Ｌ♯，Ｈ♯，Ｈ♯）に設定することにより、当該微小リーク経路を顕在化させるための電圧ストレスを印加できる。
【００７７】
以上説明したように、実施の形態１に従う構成においては、バーンインテスト時において、センスアンプ回路を用いることなく、隣接するビット線対に含まれる４本のビット線のそれぞれに対して、独立に設定可能なビット線電圧ＶＢＬ０〜ＶＢＬ３を印加可能な構成としている。したがって、各ビット線をセンスアンプ回路と切り離した状態で、ビット線間に生じた微小リーク経路を顕在化させるための電圧ストレスを印加できる。この結果、高速動作のためにセンスアンプ回路が薄膜トランジスタで構成されている場合においても、薄膜トランジスタを破壊することなく、効果的なバーンインテストを実行できる。
【００７８】
あるいは、図７に示されるように、センスアンプ帯４０−１〜４０−５の各々において、各センスアンプユニット４５♯に対してビット線電圧ＶＢＬ０およびＶＢＬ１を供給する構成とすることもできる。この場合には、バーンインテストにおいて、センスアンプ回路を用いることなく、各ビット線対で相補のビット線をビット線電圧ＶＢＬ０およびＶＢＬ１にそれぞれ設定することができる。
【００７９】
このような構成においても、（ＶＢＬ０，ＶＢＬ１）＝（Ｌ♯，Ｈ♯）または（Ｈ♯，Ｌ♯）に設定することによって、図３に示した微小リーク経路のうち、逆相のビット線間に生じる微小リーク経路ＳＣｂ，ＳＣｃに対しては、各ビット線をセンスアンプ回路と切り離した状態で、所望の電圧ストレスを印加できる。また、図３に示した微小リーク経路ＳＣａについても、（ＶＢＬ０，ＶＢＬ１）＝（Ｌ♯，Ｌ♯）または（Ｈ♯，Ｈ♯）として、ワード線ＷＬの電圧を適宜Ｈ♯またはＬ♯に設定すれば、センスアンプ回路９０を用いることなく、所望の電圧ストレスを印加することができる。
【００８０】
したがって、図７に示した変形例によれば、図３に示した微小リーク経路ＳＣｄについては、センスアンプ回路を用いずに所望の電圧ストレスを印加することはできないものの、ビット線電圧の種類の増加を抑制した上で、薄膜トランジスタを破壊することなくバーンインテストを実行できる。
【００８１】
［実施の形態２］
実施の形態２においては、図２に示した従来のセンスアンプユニットの構成を用いて、効果的なバーンインテストを実行可能な構成について説明する。
【００８２】
図８は、実施の形態２におけるセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧の供給を説明するブロック図である。
【００８３】
図８を参照して、実施の形態２に従う構成においては、図２に示したのと同一の回路構成を有するセンスアンプユニット４５が、図５，７と同様のシェアードセンスアンプ構成に従って、複数のセンスアンプ帯４０−１〜４０−５に配置される。
【００８４】
奇数番目のセンスアンプ帯４０−１，４０−３，４０−５に配置されたセンスアンプユニット４５に対しては、電圧ノード１２５によってビット線電圧ＶＢＬ１が供給される。これに対して、偶数番目のセンスアンプ帯４０−２および４０−４に配置されたセンスアンプユニット４５に対しては、電圧ノード１２０によってビット線電圧ＶＢＬ０が供給される。
【００８５】
実施の形態２に従う構成における、ビット線電圧ＶＢＬ０およびＶＢＬ１は、図６に示した構成のうちのスイッチ１５０および１５１に関連する部分によって供給される。したがって、電圧ノード１２０および１２５は、通常動作時には、各々が所定のプリチャージ電圧ＶＢＬ（Ｖｃｃ／２）に設定され、テストモード時には、各々がＨ♯レベルおよびＬ♯レベルの一方に独立に設定される。
【００８６】
図９は、実施の形態２に従うセンスアンプユニットの構成を示す回路図である。
【００８７】
図９を参照して、センスアンプユニット４５の構成そのものは、図２に示したものと同様であるので詳細な説明は繰返さない。
【００８８】
ただし、図８にも示したように、偶数番目および奇数番目のセンスアンプ帯のそれぞれにおいて、異なるビット線電圧ＶＢＬ０，ＶＢＬ１がプリチャージ・イコライズ回路１１０Ｌおよび１１０Ｒに供給される構成となっている。
【００８９】
また、プリチャージ・イコライズ回路１１０Ｌを構成するトランジスタスイッチ１１１〜１１３の各ゲートには、論理ゲート１７０Ｌの出力信号が入力される。論理ゲート１７０Ｌは、図２に示したビット線イコライズ信号ＢＬＥＱＬおよび図４に示したテストモード信号ＴＭＷＬのＯＲ演算結果を出力する。この結果、トランジスタスイッチ１１１〜１１３は、通常動作時における所定のプリチャージ・イコライズ期間およびバーンインテスト時の両方でオンして、対応する電圧ノード１２０（１２５）と、ビット線ＢＬＬ，／ＢＬＬとを接続する。
【００９０】
同様に、プリチャージ・イコライズ回路１１０Ｒを構成するトランジスタスイッチ１１４〜１１６の各ゲートには、ビット線イコライズ信号ＢＬＥＱＲおよびテストモード信号ＴＭＷＬのＯＲ演算結果が、論理ゲート１７０Ｒによって与えられる。したがって、トランジスタスイッチ１１４〜１１６は、通常動作時における所定のプリチャージ・イコライズ期間およびバーンインテスト時の両方でオンして、対応する電圧ノード１２０（１２５）と、ビット線ＢＬＲ，／ＢＬＲとを接続する。
【００９１】
したがって、通常動作時においては、電圧ノード１２０および１２５がプリチャージ電圧ＶＢＬ（Ｖｃｃ／２）に設定されるので、所定のプリチャージ動作が実行できる。
【００９２】
一方で、バーンインテスト時には、（ＶＢＬ０，ＶＢＬ１）＝（Ｌ♯，Ｌ♯）または（Ｈ♯，Ｈ♯）として、ワード線ＷＬの電圧を適宜Ｈ♯またはＬ♯に設定すれば、図３に示した微小リーク経路ＳＣａに対して、センスアンプ回路９０を用いることなく、所望の電圧ストレスを印加することができる。
【００９３】
さらに、図３に示した微小リーク経路ＳＣｃおよびＳＣｄに対しては、（ＶＢＬ０，ＶＢＬ１）＝（Ｈ♯，Ｌ♯）または（Ｌ♯，Ｈ♯）と設定することによって、センスアンプ回路９０を用いることなく、所望の電圧ストレスを印加することができる。
【００９４】
したがって、図３に示した微小リーク経路ＳＣｂについては、センスアンプ回路を用いずに所望の電圧ストレスを印加することはできないものの、微小リーク経路ＳＣａ，ＳＣｃ，ＳＣｄについては、薄膜トランジスタを破壊することなく、効果的なバーンインテストを実行できる。
【００９５】
特に、実施の形態２に従う構成では、センスアンプユニットの回路構成は、従来と同様である。したがって、ビット線間に生じた微小リーク経路のうちの一部の種類については、センスアンプ回路を用いずに顕在化させることはできないものの、センスアンプユニットの回路面積を増加させることなく、顕在化可能なビット線間の微小リーク経路の種類を増やせるという利点が生じる。
【００９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９７】
【発明の効果】
この発明は以上説明したように、半導体記憶装置のテスト時に、センスアンプ回路を用いることなく、各ビット線対を構成する相補の第１および第２ビット線間に所望の電圧ストレスを印加できる。したがって、センスアンプ回路が薄膜トランジスタで構成されている場合においても、薄膜トランジスタを破壊することなく、ビット線間に存在する微小リーク経路を顕在化させるバーンインテストを実行するこができる。
【００９８】
また、通常動作時に各ビット線対を所定電圧にプリチャージすることが可能なビット線スイッチ（プリチャージ・イコライズ回路）によって、半導体記憶装置のテスト時には、偶数番目のビット線対と奇数番目のビット線対とを、独立に設定可能な電圧とそれぞれ接続することができる。この結果、センスアンプユニットの回路面積を増加させることなく、顕在化可能なビット線間の微小リーク経路の種類を増やすことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う半導体記憶装置の構成を示す概略ブロック図である。
【図２】従来の技術に従うセンスアンプユニットの構成を示す回路図である。
【図３】ビット線に関連した微小リーク経路の種類を示す概念図である。
【図４】実施の形態１に従うセンスアンプユニットの構成を示す回路図である。
【図５】実施の形態１に従うセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧供給を説明するブロック図である。
【図６】図５に示したビット線電圧の供給構成を示すブロック図である。
【図７】実施の形態１に従うセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧供給の変形例を説明するブロック図である。
【図８】実施の形態２におけるセンスアンプユニットに対するメモリセルアレイ全体でのビット線電圧の供給を説明するブロック図である。
【図９】実施の形態２に従うセンスアンプユニットの構成を示す回路図である。
【符号の説明】
１０ 半導体記憶装置、３０ メモリセルアレイ、３５ ブロック、４０ センスアンプ帯、４５ センスアンプユニット、８０ 電源系回路、９０ センスアンプ回路、９１〜９６ 薄膜トランジスタ群、１００Ｌ，１００Ｒ ビット線分離スイッチ、１１０Ｌ，１１０Ｒ プリチャージ・イコライズ回路、１２０，１２０Ｌ，１２０Ｒ，１２５，１２５Ｌ，１２５Ｒ，１４０Ｌ，１４０Ｒ，１４５Ｒ，１４５Ｌ 電圧ノード、１３０Ｌ，１３０Ｒ ビット線スイッチ回路、１６０ ビット線電圧発生回路、１７０Ｌ，１７０Ｒ 論理ゲート、ＢＬＥＱＬ，ＢＬＥＱＲ ビット線イコライズ信号、ＢＬＩＬ，ＢＬＩＲ ビット線分離信号、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ ビット線、ＢＬＰ ビット線対、ＩＯ，／ＩＯ データ線、ＭＣ メモリセル、Ｎｃ，Ｎｂ，Ｎｇ 電源ノード、ＳＣ ストレージキャパシタ、ＳＣａ〜ＳＣｄ 微小リーク経路、ＴＭＷＬ テストモード信号、ＶＢＬ，ＶＢＬ０〜ＶＢＬ３ ビット線電圧。
Claims (6)
- 行列状に配置された複数のメモリセルと、
前記複数のメモリセルの列に対応して設けられる複数のビット線対と、
前記複数のビット線対にそれぞれ対応して設けられる複数のセンスアンプユニットを備え、
前記複数のビット線対の各々は、第１および第２のビット線を含み、
前記複数のセンスアンプユニットの各々は、
少なくともデータ読出時に対応する前記第１および第２のビット線と接続されるセンスアンプ回路と、
テスト時に、前記対応する第１および第２のビット線を、互いに異なる電圧をそれぞれ供給可能な複数の電圧ノードのうちの１つずつとそれぞれ接続するためのビット線スイッチとを含む、半導体記憶装置。 - 奇数番目の前記ビット線対に対応する前記センスアンプユニットの各々において、前記ビット線スイッチは、前記テスト時に、前記対応する第１および第２のビット線を、前記複数の電圧ノードのうちの第１および第２の電圧ノードとそれぞれ接続し、
偶数番目の前記ビット線対に対応する前記センスアンプユニットの各々において、前記ビット線スイッチは、前記テスト時に前記対応する第１および第２のビット線を、前記複数の電圧ノードのうちの第３および第４の電圧ノードとそれぞれ接続し、
前記第１から第４の電圧ノードの電圧は、前記テスト時において、互いに独立に設定可能である、請求項１記載の半導体記憶装置。 - 前記複数のセンスアンプユニットの各々は、
通常動作時に所定のタイミングにおいて、前記対応する第１および第２のビット線の各々を所定のプリチャージ電圧と結合するためのプリチャージ・イコライズ回路をさらに含み、
前記通常動作時において、前記複数の電圧ノードの各々は、前記プリチャージ電圧に設定される、請求項１または請求項２記載の半導体記憶装置。 - 行列状に配置された複数のメモリセルと、
前記複数のメモリセルの列に対応して設けられる複数のビット線対と、
前記複数のビット線対にそれぞれ対応して設けられる複数のセンスアンプユニットを備え、
前記複数のビット線対の各々は、第１および第２のビット線を含み、
前記複数のセンスアンプユニットの各々は、
少なくともデータ読出時に対応する前記第１および第２のビット線と接続されるセンスアンプ回路を含み、
奇数番目の前記ビット線対に対応する前記センスアンプユニットの各々は、テスト時に、前記対応する第１および第２のビット線の各々を第１の電圧ノードと接続する第１のビット線スイッチをさらに含み、
偶数番目の前記ビット線対に対応する前記センスアンプユニットの各々は、テスト時に、前記対応する第１および第２のビット線の各々を第２の電圧ノードと接続する第２のビット線スイッチをさらに含み、
前記第１および第２の電圧ノードの電圧は、前記テスト時において、互いに独立に設定可能である、半導体記憶装置。 - 前記第１および第２の電圧ノードの各々は、通常動作時には、所定のプリチャージ電圧に設定され、
前記第１および第２のビット線スイッチの各々は、前記通常動作時に所定のタイミングにおいて、前記対応する第１および第２のビット線の各々を前記第１および第２の電圧ノードの対応する一方と接続する、請求項４記載の半導体記憶装置。 - 前記複数のメモリセル列の各々において、前記第１および第２のビット線は、前記テスト時に、第１および第２のノードにおいて前記電圧ノードとそれぞれ接続され、
前記複数のセンスアンプユニットの各々は、
前記テスト時において、前記第１および第２のノードと前記センスアンプ回路との間を電気的に切離すビット線分離スイッチをさらに含み、
前記センスアンプ回路を構成するトランジスタのゲート絶縁膜厚は、前記テスト時に前記第１および第２のビット線と接続されているトランジスタのゲート絶縁膜厚よりも薄い、請求項１から５のいずれか１項に記載の半導体記憶装置。
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