JP2009076176A - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 2
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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Abstract
【課題】隣接しない配線間の短絡をチェックすることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電源回路が、第2の配線を第1の電位と異なる第2の電位に固定するとともに第3の配線を第1の電位と異なる第3の電位に固定した後、第1の配線を第1の電位にし、第1の配線をフローティング状態にして所定期間の経過後、判定回路は、フローティング状態にされた第1の配線の電位に基づいて、第1の配線が第2の配線または第3の配線の少なくとも何れかと短絡しているかを判定する。
【選択図】図5
【解決手段】不揮発性半導体記憶装置は、電源回路が、第2の配線を第1の電位と異なる第2の電位に固定するとともに第3の配線を第1の電位と異なる第3の電位に固定した後、第1の配線を第1の電位にし、第1の配線をフローティング状態にして所定期間の経過後、判定回路は、フローティング状態にされた第1の配線の電位に基づいて、第1の配線が第2の配線または第3の配線の少なくとも何れかと短絡しているかを判定する。
【選択図】図5
Description
本発明は、複数の配線を備えた不揮発性半導体記憶装置に関する。
近年、NAND型フラッシュメモリ等の不揮発性半導体記憶装置は、微細化が進み、さまざまなプロセスにより微細化検討が進められている。それに伴い、最新のプロセス技術では、従来のプロセス技術から起こり得る不良現象とは異なる不良現象が発生し得る。
その不良現象の一つとして、例えば、配線間の短絡がある。
従来は、配線間の短絡としては、隣接する配線間の短絡のみが問題となっていた。
したがって、従来の不揮発性半導体記憶装置では、例えば、製品のテストにおいて、隣接する配線間の短絡のみをチェックしていた(例えば、特許文献1参照。)。
しかし、プロセスの微細化により、隣接する配線間の短絡だけでなく、一つ以上離れた配線との短絡が起こり得る。
既述のように、上記従来の不揮発性半導体記憶装置では、隣り合う隣接間の短絡のみをチェックしていたため、直接隣接しない配線との短絡は検出できないという問題があった。
特開2001−135100号公報
本発明は、隣接しない配線間の短絡をチェックすることが可能な不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、
第1の配線と、
前記第1の配線に隣接して配置された第2の配線と、
前記第1の配線との間に前記第2の配線が位置するように、前記第2の配線に隣接して配置された第3の配線と、
前記各配線を、所定の電位に設定する電源回路と、
前記各配線間の短絡を判定する判定回路と、を備え、
前記電源回路が、前記第2の配線を第1の電位と異なる第2の電位に固定するとともに前記第3の配線を前記第1の電位と異なる第3の電位に固定した後、前記第1の配線を前記第1の電位にし、
前記第1の配線をフローティング状態にして所定期間の経過後、前記判定回路が、フローティング状態にされた前記第1の配線の電位に基づいて、前記第1の配線が前記第2の配線または前記第3の配線の少なくとも何れかと短絡しているかを判定することを特徴とする。
第1の配線と、
前記第1の配線に隣接して配置された第2の配線と、
前記第1の配線との間に前記第2の配線が位置するように、前記第2の配線に隣接して配置された第3の配線と、
前記各配線を、所定の電位に設定する電源回路と、
前記各配線間の短絡を判定する判定回路と、を備え、
前記電源回路が、前記第2の配線を第1の電位と異なる第2の電位に固定するとともに前記第3の配線を前記第1の電位と異なる第3の電位に固定した後、前記第1の配線を前記第1の電位にし、
前記第1の配線をフローティング状態にして所定期間の経過後、前記判定回路が、フローティング状態にされた前記第1の配線の電位に基づいて、前記第1の配線が前記第2の配線または前記第3の配線の少なくとも何れかと短絡しているかを判定することを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置によれば、隣接しない配線間の短絡をチェックすることができる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
なお、以下の実施例においては、一例として、NAND型フラッシュメモリに適用した場合について説明する。特に、このNAND型フラッシュメモリのビット線が短絡のチェックの対象となる配線の場合について説明する。
図1は、本発明の一態様である実施例1に係る不揮発性半導体記憶装置の要部構成の一例を示すブロック図である。なお、図1において、NAND型フラッシュメモリのロウデコーダ、カラムデコーダ等の構成は省略している。
また、図2は、図1に示すメモリセルアレイのセル構造の一例を示す回路図である。また、図3は、図1に示すメモリセルアレイのビット線と電源回路および判定回路との接続関係の一例を示す回路図である。
図1に示すように、不揮発性半導体記憶装置100は、データを記憶するメモリセルがマトリクス状に配置されたメモリセルアレイ10と、このメモリセルアレイ10に電圧を供給するための電源回路20と、判定回路30と、を備える。
また、図2に示すように、浮遊ゲートを有するMOSトランジスタからなる複数のメモリセル1が、直列に接続されている。この直列に接続された複数のメモリセル1の一端が第1の選択トランジスタ1aを介してビット線BLに接続されている。また、直列に接続された複数のメモリセル1の他端が第2の選択トランジスタ1bを介して共通ソース線1cに接続されている。
それぞれのメモリセル1のゲートは、ワード線WL1〜WL4に接続されている。第1の選択トランジスタ1aのゲートは、選択線SL1に接続されている。第2の選択トランジスタ1bのゲートは、選択線SL2に接続されている。
また、図2に示すように、メモリセル1が接続されたビット線BLが複数並んで配置されている。
また、図3に示すように、電源回路20は、例えば、電源Vddと接地との間に直列に接続された第1のMOSトランジスタ21a、22a、23aと第2のMOSトランジスタ21b、22b、23bとを有する。
また、第1のMOSトランジスタ21aと第2のMOSトランジスタ21bとの接続点は、MOSトランジスタである第1のスイッチ素子101を介してビット線BL1に接続されている。
同様に、第1のMOSトランジスタ22aと第2のMOSトランジスタ22bとの接続点は、MOSトランジスタである第1のスイッチ素子102を介してビット線BL2に接続されている。
同様に、第1のMOSトランジスタ23aと第2のMOSトランジスタ23bとの接続点は、MOSトランジスタである第1のスイッチ素子103を介してビット線BL3に接続されている。
また、ビット線BL1は、第1のスイッチ素子101およびMOSトランジスタである第2のスイッチ素子104を介して、判定回路30に接続されている。
同様に、ビット線BL2は、第1のスイッチ素子102およびMOSトランジスタである第2のスイッチ素子105を介して、判定回路30に接続されている。
同様に、ビット線BL3は、第1のスイッチ素子103およびMOSトランジスタである第2のスイッチ素子106を介して、判定回路30に接続されている。
以上のように、各ビット線に対して、それぞれ第1、第2のMOSトランジスタの回路段が接続されている。そして、第1、第2のMOSトランジスタのオン/オフを切り換えることにより、ビット線を電源電位Vddまたは接地電位に固定することできるようになっている。すなわち、電源回路20は、各ビット線(配線)を、所定の電位に設定するようになっている。
また、各第1のスイッチ素子をオフすることにより、ビット線をフローティング状態にできるようになっている。このフローティング状態とは、他の回路との接続が遮断された状態をいう。したがって、例えば、他のビット線等との短絡が無ければ、フローティング状態のビット線の電位は、理想的には維持されることになる。
また、各ビット線の電位は、判定回路30に伝送されるようになっている。判定回路30は、この伝送された電位に基づいて、各ビット線(配線)間の短絡を判定する。
次に、以上のような構成を有する不揮発性半導体記憶装置が各ビット線(配線)間の短絡をチェックするための動作について説明する。
本実施例では、注目する1つのビット線(配線)とその隣にそれぞれ位置する2つのビット線(配線)との間の短絡をチェックする場合について説明する。なお、注目する1つのビット線(配線)とその隣にそれぞれ位置する3つ以上のビット線(配線)との間の短絡をチェックする場合も同様である。
ここで、図4は、図1に示すメモリセルアレイのビット線の配置を示す図である。
図4に示すように、第1のビット線11は、注目される第1の配線である。第2のビット線12は、第1のビット線11に隣接して配置された第2の配線である。第3のビット線13は、第1のビット線11との間に第2のビット線12が位置するように、第2のビット線12に隣接して配置された第3の配線である。
ここで、本発明における隣接するビット線(配線)間の短絡を検知する原理(考え方)について説明する。
まず、注目する第1のビット線を或る電位にし、隣接する第2、第3のビット線を第1のビット線と異なる電位に固定する。
そして、注目する第1のビット線がフローティング状態も拘わらず、第1のビット線の電位が所定値以上変化した場合は、第1のビット線の電荷が第2、第3のビット線に流れたと考えられる。すなわち、第1のビット線は他のビット線と短絡していると考えられる。
一方、第1のビット線の電位の変化が所定値以下の場合は、当該ビット線は隣接する他のビット線と絶縁されていると考えられる。
上記原理によれば、隣り合うビット線(配線)または、さらにそのとなりのビット線(配線)との短絡を判断することができる。すなわち、直接隣接しない第1のビット線と第3のビット線との間の短絡をチェックすることができる。
図5は、不揮発性半導体記憶装置が各ビット線(配線)間の短絡をチェックするための動作を示すフローチャートである。
図5に示すように、先ず、不揮発性半導体記憶装置100の電源回路20が、第2のビット線12を第1の電位(ここでは、電源電位)と異なる第2の電位(ここでは、接地電位)に固定するとともに第3のビット線13を第1の電位と異なる第3の電位(ここでは、接地電位)に固定する(ステップS1)。
その後、電源回路20が、第1のビット線11を第1の電位である電源電位に充電する(ステップS2)。
次に、不揮発性半導体記憶装置100は、第1のビット線11をフローティング状態にする(ステップS3)。
次に、不揮発性半導体記憶装置100は、第1のビット線11をフローティング状態にした後、所定期間の経過させる(ステップS4)。
次に、不揮発性半導体記憶装置100の判定回路30が、第1のビット線11の電位が所定値以上下がっているか(すなわち、第1のビット線11の電位が電源電位と所定値以上異なるか)を判断する(ステップS5)。
そして、第1のビット線11の電位が所定値以上下がっていない(すなわち、第1のビット線11の電位が電源電位と所定値以上異ならない)場合には、判定回路30は、第1のビット線11が第2、第3のビット線12、13と短絡していないと判定する(ステップS6)。
一方、第1のビット線11の電位が所定値以上下がっている(すなわち、第1のビット線11の電位が電源電位と所定値以上異なる)場合には、判定回路30は、第1のビット線11が第2のビット線12または第3のビット線13の少なくとも何れかと短絡していないと判定する(ステップS7)。
すなわち、上記ステップS5〜S7により、判定回路30は、フローティング状態にされた第1のビット線11の電位に基づいて、第1のビット線11が第2のビット線12または第3のビット線13の少なくとも何れかと短絡しているかを判定する。
上記ステップS7の後、例えば、該第1のビット線11に隣接する1つの第2のビット線12を、注目する新たな第1のビット線と定義して、再度同様のフローが実施される。
以上のフローにより、不揮発性半導体記憶装置100は、各ビット線(配線)間の短絡をチェックする。このフローは、全ての注目するビット線に対して実施される。
なお、上記フローでは、第1の電位が電源電位であり、第2の電位および第3の電位が接地電位である場合について説明した。しかし、第1の電位と第2、第3の電位が異なっていれば、他の電位の組み合わせでもよい。
例えば、第1の電位を接地電位、第2、3の電位を電源電位にしてもよい。
また、第3の電位を接地電位にし、第2の電位を電源電位にしてもよい。この場合、第1の電位は、接地電位および電源電位以外の電位である。
また、電源回路は、第1のビット線を第1の電位にするために、必要に応じて、第1のビット線を放電させるようにしてもよい。
ここで、上記フローを実施するための不揮発性半導体記憶装置の動作の一例として、図3に示す回路の動作について説明する。なお、簡単のため、図3に示す注目する第1のビット線BL1に片側方向で隣接する配線のみについて説明するが、反対側も同様である。
図6は、第1のビット線との短絡がチェックされる第2、第3のビット線の電位を固定するための不揮発性半導体記憶装置の動作のタイミングチャートである。なお、図6に示す各信号は、図3に示す第2、第3のビット線BL2、BL3に接続された回路に適用される。
また、図7は、注目される第1のビット線の電位の情報を判定回路に伝送するための不揮発性半導体記憶装置の動作のタイミングチャートである。なお、図7に示す各信号は、図3に示す第1のビット線BL1に接続された回路に適用される。
まず、図6に示すように、時間t0で、BLNおよびBLC1が“High”になる。この状態は、時間t7まで継続される。これにより、図3に示す第2のMOSトランジスタ22b、23bおよび第1のスイッチ素子102、103がオンして、第2、第3のビット線が接地電位に固定される(図5のステップS1に相当)。
次に、図7に示すように、時間t1で、BLPおよびBLC1が“High”になる。これにより、図3に示す第1のMOSトランジスタ21aおよび第1のスイッチ素子101がオンして、第1のビット線BL1が電源電位Vddに充電される(図5のステップS2に相当)。このとき、第1のスイッチ素子101と第2のスイッチ素子104との間の配線TDCも電源電位Vddに充電される。
次に、図7に示すように、時間t2で、BLPが“Low”になる。これにより、第1のMOSトランジスタ21aがオフして、第1のビット線の充電が終了する。
次に、図7に示すように、時間t3で、BLC1が“Low”になる。これにより、図3に示す第1のスイッチ素子101がオフして、第1のビット線がフローティング状態になる(図5のステップS3に相当)。
次に、図7に示すように、時間t3から時間t4間での所定時間放置する(図5のステップS4に相当)。
次に、図7に示すように、時間t4で、BLC1が“High”になる。これにより、図3に示す第1のスイッチ素子101がオンして、第1のビット線BL1の電位が配線TDCに伝送される。
すなわち、第1のビット線BL1が第2、第3のビット線BL2、BL3と短絡していない場合は、第1のビット線BL1の電位は、理想的には維持されるので、配線TDCの電位は変化しない。
一方、第1のビット線BL1が第2、第3のビット線BL2、BL3と短絡しる場合は、第1のビット線BL1の電位が低下するので、配線TDCの電位が低下する。
次に、図7に示すように、時間t5で、BLC1が“Low”になる。これにより、図3に示す第1のスイッチ素子101がオフして、配線TDCへの電位の伝送が終了する。
次に、図7に示すように、時間t6からt7の間、BLC2が“High”になる。これにより、図3に示す第2のスイッチ素子104がオンして、配線TDCの電位が判定回路30に伝送される。すなわち、第1のビット線BL1の電位に応じた電位(情報)が判定回路30に伝送される。
次に、既述のステップS5のように、判定回路30が、上記伝送された電位(すなわち、第1のビット線BL1の電位)に基づいて、第1のビット線BL1の電位が電源電位と所定値以上異なるかを判断する。
そして、既述のステップS6のように、第1のビット線BL1の電位が電源電位と所定値以上異ならない場合には、判定回路30は、第1のビット線BL1が第2、第3のビット線BL2、BL3と短絡していないと判定する。
一方、ステップS7のように、第1のビット線BL1の電位が電源電位と所定値以上異なる場合には、判定回路30は、第1のビット線BL1が第2のビット線BL2または第3のビット線BL3の少なくとも何れかと短絡していないと判定する。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、隣接しない配線間の短絡をチェックすることができる。
このように、配線層の短絡チェック行う際、隣との短絡チェックだけでなく、1つ以上離れた配線との短絡チェックを行う回路システムを搭載しテストすることができる。これにより、不揮発性半導体記憶装置の製品歩留を向上させることができる。
なお、実施例においては、チェックの対象になる配線がビット線の場合について説明した。しかし、本発明は、ワード線や他の配線についても同様に適用可能である。
1 メモリセル
1a 第1の選択トランジスタ
1b 第2の選択トランジスタ
1c 共通ソース線
10 メモリセルアレイ
20 電源回路
30 判定回路
100 不揮発性半導体記憶装置(NAND型フラッシュメモリ)
21a、22a、23a 第1のMOSトランジスタ
21b、22b、23b 第2のMOSトランジスタ
101、102、103 第1のスイッチ素子
104、105、106 第2のスイッチ素子
BL ビット線
SL1、SL2 選択線
1a 第1の選択トランジスタ
1b 第2の選択トランジスタ
1c 共通ソース線
10 メモリセルアレイ
20 電源回路
30 判定回路
100 不揮発性半導体記憶装置(NAND型フラッシュメモリ)
21a、22a、23a 第1のMOSトランジスタ
21b、22b、23b 第2のMOSトランジスタ
101、102、103 第1のスイッチ素子
104、105、106 第2のスイッチ素子
BL ビット線
SL1、SL2 選択線
Claims (5)
- 第1の配線と、
前記第1の配線に隣接して配置された第2の配線と、
前記第1の配線との間に前記第2の配線が位置するように、前記第2の配線に隣接して配置された第3の配線と、
前記各配線を、所定の電位に設定する電源回路と、
前記各配線間の短絡を判定する判定回路と、を備え、
前記電源回路が、前記第2の配線を第1の電位と異なる第2の電位に固定するとともに前記第3の配線を前記第1の電位と異なる第3の電位に固定した後、前記第1の配線を前記第1の電位にし、
前記第1の配線をフローティング状態にして所定期間の経過後、前記判定回路が、フローティング状態にされた前記第1の配線の電位に基づいて、前記第1の配線が前記第2の配線または前記第3の配線の少なくとも何れかと短絡しているかを判定する
ことを特徴とする不揮発性半導体記憶装置。 - 前記判定回路は、
前記第1の配線の電位が前記第1の電位と所定値以上異なる場合には、前記第1の配線が前記第2の配線または前記第3の配線の少なくとも何れかと短絡していると判定する
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1ないし第3の配線が、メモリセルに接続されたビット線であることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第1の電位が電源電位であり、前記第2の電位および前記第3の電位が接地電位である
ことを特徴とする請求項1ないし3の何れかに記載の不揮発性半導体記憶装置。 - NAND型フラッシュメモリであることを特徴とする請求項1ないし4に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007246816A JP2009076176A (ja) | 2007-09-25 | 2007-09-25 | 不揮発性半導体記憶装置 |
US12/236,015 US7826268B2 (en) | 2007-09-25 | 2008-09-23 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007246816A JP2009076176A (ja) | 2007-09-25 | 2007-09-25 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009076176A true JP2009076176A (ja) | 2009-04-09 |
Family
ID=40471412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007246816A Pending JP2009076176A (ja) | 2007-09-25 | 2007-09-25 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7826268B2 (ja) |
JP (1) | JP2009076176A (ja) |
Families Citing this family (4)
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Also Published As
Publication number | Publication date |
---|---|
US20090080261A1 (en) | 2009-03-26 |
US7826268B2 (en) | 2010-11-02 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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