JP2009099187A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は,複数のワード線と,複数のビット線と,前記ワード線及びビット線の交差位置に配置されたメモリセルとを有するメモリセルアレイと,前記複数のビット線に接続される複数のデータバス線と,前記複数のデータバス線にそれぞれ接続され,前記メモリセルの記憶データに応じて生じるデータバスの電流値に基づいて前記記憶データを検出する複数のセンスアンプとを有する。そして,データバス線それぞれにスイッチ手段を設け,試験回路が,通常動作時にはスイッチ手段を全て導通状態にし,短絡試験時にはスイッチ手段を試験パターンに応じて導通または非導通状態にする。
【選択図】図3
Description
Imc(Program,0)<Iref<Imc(Erase,1)
となる。
Vread(Program,0)>Vref>Vread(Erase,1)
となる。
前記複数のビット線に接続される複数のデータバス線と,
前記複数のデータバス線にそれぞれ接続され,前記メモリセルの記憶データに応じて生じるデータバスの電流値に基づいて前記記憶データを検出する複数のセンスアンプと,
前記データバス線それぞれに設けられたスイッチ手段と,
通常動作時には前記スイッチ手段を全て導通状態にし,短絡試験時には前記スイッチ手段を試験パターンに応じて導通または非導通状態にする試験回路とを有することを特徴とする半導体記憶装置。
前記スイッチ手段は,トランスファゲートトランジスタを有し,
前記試験回路は,スイッチ制御信号を当該トランスファゲートトランジスタのゲートに供給することを特徴とする半導体記憶装置。
前記試験回路は,試験制御信号が通常動作状態を示すときに前記スイッチ手段を全て導通状態にする前記スイッチ制御信号を出力し,前記試験制御信号が短絡試験状態を示すときに前記試験パターンに対応して前記スイッチ手段を導通状態または非導通状態にする前記スイッチ制御信号を出力することを特徴とする半導体記憶装置。
前記試験パターンは,アドレス端子から前記試験回路に供給されることを特徴とする半導体記憶装置。
前記メモリセルアレイ内のメモリセルが第1の記憶データを保持する時に前記データバスには第1の電流値が生成され,前記メモリセルが前記第1の記憶データを反転した第2の記憶データを保持する時に前記データバスに前記第1の電流値より小さい第2の電流値が生成され,
前記短絡試験では,全てのメモリセルが前記第1の記憶データを保持していることを特徴とする半導体記憶装置。
前記メモリセルは,読み出し動作時に,記憶データに応じて異なる電流をビット線に出力し,
更に,読み出し動作時に,前記メモリセルが第1の記憶データを保持する時のビット線電流と前記第1の記憶データを反転した第2の記憶データを保持する時のビット線電流との間の電流値を有する基準電流を供給するレファレンスメモリセルを有し,
前記センスアンプは,前記ビット線電流と前記基準電流とを比較することを特徴とする半導体記憶装置。
前記メモリセルは,フローティングゲートを有する電気的に書き換え可能なセルトランジスタを有することを特徴とする半導体記憶装置。
前記短絡試験時に,前記試験パターンに応じて,隣接するデータバス線のトランスファゲートトランジスタの一方は導通状態,他方は非導通状態になることを特徴とする半導体記憶装置。
SA0〜15:センスアンプ 20:試験回路
TG0〜15:スイッチ手段,トランスファゲートトランジスタ
TEST:試験制御信号
Claims (5)
- 複数のワード線と,複数のビット線と,前記ワード線及びビット線の交差位置に配置されたメモリセルとを有するメモリセルアレイと,
前記複数のビット線に接続される複数のデータバス線と,
前記複数のデータバス線にそれぞれ接続され,前記メモリセルの記憶データに応じて生じるデータバスの電流値に基づいて前記記憶データを検出する複数のセンスアンプと,
前記データバス線それぞれに設けられたスイッチ手段と,
通常動作時には前記スイッチ手段を全て導通状態にし,短絡試験時には前記スイッチ手段を試験パターンに応じて導通または非導通状態にする試験回路と
を有することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において,
前記スイッチ手段は,トランスファゲートトランジスタを有し,
前記試験回路は,スイッチ制御信号を当該トランスファゲートトランジスタのゲートに供給することを特徴とする半導体記憶装置。 - 請求項1または2記載の半導体記憶装置において,
前記試験回路は,試験制御信号が通常動作状態を示すときに前記スイッチ手段を全て導通状態にする前記スイッチ制御信号を出力し,前記試験制御信号が短絡試験状態を示すときに前記試験パターンに対応して前記スイッチ手段を導通状態または非導通状態にする前記スイッチ制御信号を出力することを特徴とする半導体記憶装置。 - 請求項3記載の半導体記憶装置において,
前記試験パターンは,アドレス端子から前記試験回路に供給されることを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置において,
前記メモリセルアレイ内のメモリセルが第1の記憶データを保持する時に前記データバスには第1の電流値が生成され,前記メモリセルが前記第1の記憶データを反転した第2の記憶データを保持する時に前記データバスに前記第1の電流値より小さい第2の電流値が生成され,
前記短絡試験では,全てのメモリセルが前記第1の記憶データを保持していることを特徴とする半導体記憶装置。
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