KR20170056109A - 메모리 장치 및 메모리 장치 테스트 시스템 - Google Patents

메모리 장치 및 메모리 장치 테스트 시스템 Download PDF

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KR20170056109A
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Abstract

메모리 장치는 제어부, 멀티플렉서, 병렬화부, 데이터 변경부, 메모리 셀 어레이 및 에러 검출부를 포함한다. 제어부는 어드레스 신호 및 커맨드 신호에 응답하여 테스트 모드 신호 및 데이터 변경 신호들을 생성한다. 멀티플렉서는 테스트 모드 신호가 활성화된 경우 클럭 신호를 내부 데이터 신호들로서 출력한다. 병렬화부는 내부 데이터 신호들에 포함되는 비트 값들을 병렬화하여 병렬화 신호들을 생성한다. 데이터 변경부는 반전 제어 신호 및 데이터 변경 신호들에 기초하여 병렬화 신호들을 반전하여 비트 라인 신호들을 생성한다. 메모리 셀 어레이는 어드레스 신호에 상응하는 메모리 셀들에 비트 라인 신호들을 저장한다. 에러 검출부는 메모리 셀들로부터 독출한 독출 신호들의 에러 검출 결과를 에러 검출 신호로서 출력한다.

Description

메모리 장치 및 메모리 장치 테스트 시스템 {MEMORY DEVICE AND MEMORY DEVICE TEST SYSTEM}
본 발명은 메모리 장치에 관한 것으로서, 더욱 상세하게는 메모리 장치의 테스트 시 외부에서 데이터 신호를 입력 받지 않고 클럭 신호를 이용하여 내부 데이터 신호를 생성하는 메모리 장치에 관한 것이다.
최근 DRAM의 양산 생산성을 제고하기 위해 복수의 DRAM들의 병렬 테스트 시스템이 사용되고 있다. 병렬 테스트 시스템의 I/O 핀들의 수는 제한되어 있기 때문에, 한 번에 병렬 테스트를 수행하고자 하는 DRAM들의 수가 늘어날수록 각각의 DRAM 당 할당할 수 있는 핀들의 수는 줄어든다.
DRAM에서 사용하는 핀들 중 데이터 신호(DQ)에 할당된 핀들의 수가 가장 많기 때문에, 최근의 DRAM의 병렬 테스트 시 DRAM들의 데이터 신호에 할당된 핀들의 수를 줄이고, 일부 데이터 신호만으로 DRAM의 동작을 테스트 하고 있다. 이 경우, (1) 다양한 형태의 데이터 신호의 전체 값을 DRAM에 쓸 수 없기 때문에, 비트 라인들 간의 크로스토크(Crosstalk) 불량을 검출하기 어렵고, (2) 모바일 DRAM 또는 그래픽 DRAM의 훈련 과정(Training procedure; 어드레스 신호 인가 시점과 데이터 신호의 인가 시점간의 시간 지연(Latency)을 메모리 장치 별로 판단하는 과정) 상의 불량을 검출하기 어렵고, (3) 제품 마다 불량을 검출할 수 있는 상기 일부 데이터 신호가 각각 다르기 때문에 제품마다 테스트 보드(Test board)를 다시 제작해야 하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 메모리 장치의 테스트 시 외부에서 데이터 신호를 입력 받지 않고 클럭 신호를 이용하여 내부 데이터 신호를 생성하고, 이에 기초하여 동작을 검증하는 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 메모리 장치의 테스트 시 테스터가 데이터 신호를 메모리 장치에 제공하지 않고, 메모리 장치가 클럭 신호를 이용하여 내부 데이터 신호를 생성하고, 이에 기초하여 메모리 장치의 동작을 검증하는 메모리 장치 테스트 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 장치는 제어부, 멀티플렉서, 병렬화부, 데이터 변경부, 메모리 셀 어레이 및 에러 검출부를 포함한다. 상기 제어부는 어드레스 신호 및 커맨드 신호에 응답하여 테스트 모드 신호 및 데이터 변경 신호들을 생성한다. 상기 멀티플렉서는 상기 테스트 모드 신호가 활성화된 경우 클럭 신호를 제1 내지 제M 내부 데이터 신호들로서 출력한다. 상기 병렬화부는 상기 제1 내지 제M 내부 데이터 신호들에 포함되는 N 비트 값들을 병렬화하여 제(1, 1) 내지 제(M, N) 병렬화 신호들을 생성한다. 상기 데이터 변경부는 반전 제어 신호 및 상기 데이터 변경 신호들에 기초하여 상기 제(1, 1) 내지 제(M, N) 병렬화 신호들을 반전하여 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 생성한다. 상기 메모리 셀 어레이는 상기 어드레스 신호에 상응하는 메모리 셀들에 상기 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 저장한다. 상기 에러 검출부는 상기 메모리 셀들로부터 독출한 제(1, 1) 내지 제(M, N) 독출 신호들의 에러 검출 결과를 에러 검출 신호로서 출력한다.
일 실시예에 있어서, 상기 테스트 모드 신호가 비활성화된 경우 상기 멀티플렉서는 제1 내지 제M 데이터 신호들을 상기 제1 내지 제M 내부 데이터 신호들로서 출력할 수 있다.
일 실시예에 있어서, 상기 멀티플렉서는 제1 내지 제M 비트 멀티플렉서들을 포함할 수 있다. 상기 제K 비트 멀티플렉서(K는 M이하 자연수)는 상기 테스트 모드 신호가 비활성화된 경우 상기 제K 데이터 신호를 상기 제K 내부 데이터 신호로서 출력할 수 있다. 상기 제K 비트 멀티플렉서는 상기 테스트 모드 신호가 활성화된 경우 상기 클럭 신호를 상기 제K 내부 데이터 신호로서 출력할 수 있다.
일 실시예에 있어서, 상기 병렬화부는 제1 내지 제M 비트 병렬화기들을 포함할 수 있다. 상기 제K 비트 병렬화기(K는 M이하 자연수)는 상기 제K 내부 데이터 신호에 포함되는 순차적인 N 비트 값들을 병렬화하여 제(K, 1) 내지 제(K, N) 병렬화 신호들을 생성할 수 있다.
일 실시예에 있어서, 상기 제(1, 1) 내지 (M, N) 병렬화 신호들은 각각 일정한 값을 유지할 수 있다.
일 실시예에 있어서, 상기 N 비트 값들은 상기 제1 내지 제M 내부 데이터 신호들에 포함되는 순차적인 N 비트 값들일 수 있다.
일 실시예에 있어서, 상기 데이터 변경부는 제(1, 1) 내지 제(M, N) 비트 데이터 변경기들을 포함할 수 있다. 상기 데이터 변경 신호들은 제1 내지 제M 비트 데이터 변경 신호들을 포함할 수 있다. 상기 제(K, L) 비트 데이터 변경기(K는 M이하 자연수, L은 N이하 자연수)는 상기 제K 비트 데이터 변경 신호에 기초하여 상기 제(K, L) 병렬화 신호 또는 상기 제(K, L) 병렬화 신호의 반전 신호를 상기 제(K, L) 비트 라인 신호로서 출력할 수 있다.
일 실시예에 있어서, 상기 제(K, L) 비트 데이터 변경기는 PMOS 트랜지스터, NMOS 트랜지스터, 인버터를 포함할 수 있다. 상기 제(K, L) 병렬화 신호가 제1 내부 노드에 인가될 수 있다. 상기 PMOS 트랜지스터의 소스는 상기 제1 내부 노드에 연결되고, 상기 PMOS 트랜지스터의 게이트에 상기 제K 비트 데이터 변경 신호가 인가되고, 상기 PMOS 트랜지스터의 드레인은 제2 내부 노드에 연결될 수 있다. 상기 인버터의 입력단은 상기 제1 내부 노드에 연결되고, 상기 인버터의 출력단은 상기 NMOS 트랜지스터의 소스에 연결되고, 상기 NMOS 트랜지스터의 게이트에 상기 제K 비트 데이터 변경 신호가 인가되고, 상기 NMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결될 수 있다. 상기 제2 내부 노드에서 상기 (K, L) 비트 라인 신호가 출력될 수 있다.
일 실시예에 있어서, 상기 데이터 변경부는 제(1, 1) 내지 제(2M, N) 비트 데이터 변경기들을 포함할 수 있다. 상기 데이터 변경 신호들은 제1 내지 제M 비트 데이터 변경 신호들을 포함할 수 있다. 상기 제(K, L) 비트 데이터 변경기(K는 M이하 자연수, L은 N이하 자연수)는 상기 반전 제어 신호에 기초하여 상기 제(K, L) 병렬화 신호 또는 상기 제(K, L) 병렬화 신호의 반전 신호를 제(K, L) 내부 신호로서 출력할 수 있다. 상기 제(M+K, L) 비트 데이터 변경기는 상기 제K 비트 데이터 변경 신호에 기초하여 상기 제(K, L) 내부 신호 또는 상기 제(K, L) 내부 신호의 반전 신호를 상기 제(K, L) 비트 라인 신호로서 출력할 수 있다.
일 실시예에 있어서, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들(K는 N이하 자연수)의 에러 검출 결과를 K를 1에서 N까지 증가시키면서 순차적으로 상기 에러 검출 신호로서 출력할 수 있다.
일 실시예에 있어서, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하는 경우 상기 에러 검출 결과로서 1을 출력하고, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하지 않는 경우 상기 에러 검출 결과로서 0을 출력할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 장치 테스트 시스템은 메모리 장치 및 테스터를 포함한다. 상기 테스터는 어드레스 신호, 커맨드 신호, 반전 제어 신호 및 클럭 신호를 생성하고, 에러 검출 신호에 기초하여 상기 메모리 장치의 에러를 검출한다. 상기 메모리 장치는 제어부, 멀티플렉서, 병렬화부, 데이터 변경부, 메모리 셀 어레이 및 에러 검출부를 포함한다. 상기 제어부는 상기 어드레스 신호 및 상기 커맨드 신호에 응답하여 테스트 모드 신호 및 데이터 변경 신호들을 생성한다. 상기 멀티플렉서는 상기 테스트 모드 신호가 활성화된 경우 상기 클럭 신호를 제1 내지 제M 내부 데이터 신호들로서 출력한다. 상기 병렬화부는 상기 제1 내지 제M 내부 데이터 신호들에 포함되는 N 비트 값들을 병렬화하여 제(1, 1) 내지 제(M, N) 병렬화 신호들을 생성한다. 상기 데이터 변경부는 상기 반전 제어 신호 및 상기 데이터 변경 신호들에 기초하여 상기 제(1, 1) 내지 제(M, N) 병렬화 신호들을 반전하여 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 생성한다. 상기 메모리 셀 어레이는 상기 어드레스 신호에 상응하는 메모리 셀들에 상기 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 저장한다. 상기 에러 검출부는 상기 메모리 셀들로부터 독출한 제(1, 1) 내지 제(M, N) 독출 신호들의 에러 검출 결과를 상기 에러 검출 신호로서 출력한다.
일 실시예에 있어서, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들(K는 N이하 자연수)의 에러 검출 결과를 K를 1에서 N까지 증가시키면서 순차적으로 상기 에러 검출 신호로서 출력할 수 있다.
일 실시예에 있어서, 상기 테스터는 상기 메모리 장치에 에러가 없는 경우 상기 제(1, 1) 내지 제(M, N) 독출 신호들의 상기 에러 검출 결과가 0의 값을 가지도록 상기 어드레스 신호, 상기 커맨드 신호 및 상기 반전 제어 신호를 조절할 수 있다.
일 실시예에 있어서, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하는 경우 상기 에러 검출 결과로서 1을 출력하고, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하지 않는 경우 상기 에러 검출 결과로서 0을 출력할 수 있다.
일 실시예에 있어서, 상기 에러 검출 신호가 1로 활성화되는 경우 상기 테스터는 상기 메모리 장치가 에러를 포함하고 있다고 판단할 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치 테스트 시스템은 클럭 신호를 이용하여 내부 데이터 신호들을 생성하기 때문에, (1) 다양한 형태의 데이터 신호의 전체 값을 DRAM에 쓸 수 있기 때문에 비트 라인들 간의 크로스토크 불량을 검출하기 쉽고, (2) 모바일 DRAM 또는 그래픽 DRAM의 훈련 과정 상의 불량을 검출하기 쉽고, (3) 제품 마다 불량을 검출할 수 있는 상기 일부 데이터 신호가 각각 다르더라도 제품마다 테스트 보드를 다시 제작할 필요가 없다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치에 포함되는 멀티플렉서를 나타내는 블록도이다.
도 3은 도 1의 메모리 장치에 포함되는 병렬화부를 나타내는 블록도이다.
도 4는 도 1의 메모리 장치에 포함되는 데이터 변경부의 일 실시예를 나타내는 블록도이다.
도 5는 도 4의 데이터 변경부에 포함되는 제1 비트 데이터 변경기를 나타내는 회로도이다.
도 6은 도 4의 데이터 변경부의 동작을 나타내는 타이밍도이다.
도 7은 도 1의 메모리 장치에 포함되는 데이터 변경부의 다른 실시예를 나타내는 블록도이다.
도 8 및 9는 도 7의 데이터 변경부의 동작을 나타내는 타이밍도이다.
도 10은 도 1의 메모리 장치의 에러 검출 신호를 나타내는 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치 테스트 시스템을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 제어부(CONTROLLER; 110), 멀티플렉서(MUX; 120), 병렬화부(DESERIALIZER; 130), 데이터 변경부(DATA MODIFIER; 140), 메모리 셀 어레이(MEMORY CELL ARRAY; 150) 및 에러 검출부(ERROR DETECTOR; 160)를 포함한다.
제어부(110)는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)에 응답하여 테스트 모드 신호(TMSIG) 및 데이터 변경 신호들(DCSIG)을 생성한다. 일 실시예에 있어서, 테스트 모드 활성화/비활성화에 상응하는 제1 어드레스 신호 및 제1 커맨드 신호가 어드레스 신호(ADDR) 및 커맨드 신호(CMD)로서 인가되는 경우, 제어부(110)는 상기 테스트 모드 신호(TMSIG)를 활성화/비활성화할 수 있다. 일 실시예에 있어서, 데이터 변경 방법을 나타내는 제2 어드레스 신호 및 제2 커맨드 신호가 어드레스 신호(ADDR) 및 커맨드 신호(CMD)로서 인가되는 경우, 제어부(110)는 데이터 변경 신호들(DCSIG)을 활성화/비활성화할 수 있다.
멀티플렉서(120)는 테스트 모드 신호(TMSIG)가 활성화된 경우 클럭 신호(CLK)를 제1 내지 제M 내부 데이터 신호들(IDQ1 내지 IDQM)로서 출력한다. 멀티플렉서(120)는 테스트 모드 신호(TMSIG)가 비활성화된 경우 제1 내지 제M 데이터 신호들(DQ1 내지 DQM)을 제1 내지 제M 내부 데이터 신호들(IDQ1 내지 IDQM)로서 출력할 수 있다. 메모리 장치(100)를 테스트할 때 테스트 모드 신호(TMSIG)는 활성화될 수 있다. 프로세서가 메모리 장치(100)를 사용할 때 테스트 모드 신호(TMSIG)는 비활성화될 수 있다. 멀티플렉서(120)는 도 2를 참조하여 후술한다.
병렬화부(130)는 제1 내지 제M 내부 데이터 신호들(IDQ1 내지 IDQM)에 포함되는 N 비트 값들을 병렬화하여 제(1, 1) 내지 제(M, N) 병렬화 신호들(DS11 내지 DSMN)을 생성한다. 데이터 변경부(140)는 반전 제어 신호(INV_SIG) 및 데이터 변경 신호들(DCSIG)에 기초하여 제(1, 1) 내지 제(M, N) 병렬화 신호들(DS11 내지 DSMN)을 반전하여 제(1, 1) 내지 제(M, N) 비트 라인 신호들(BS11 내지 BSMN)을 생성한다. 병렬화부(130)는 도 3을 참조하여 후술하고, 데이터 변경부(140)는 도 4 내지 9를 참조하여 후술한다.
메모리 셀 어레이(150)는 어드레스 신호(ADDR)에 상응하는 메모리 셀들에 제(1, 1) 내지 제(M, N) 비트 라인 신호들(BS11 내지 BSMN)을 저장한다. 에러 검출부(160)는 상기 메모리 셀들로부터 독출한 제(1, 1) 내지 제(M, N) 독출 신호들(RS11 내지 RSMN)의 에러 검출 결과를 에러 검출 신호(ED_SIG)로서 출력한다. 일 실시예에 있어서, 에러 검출부(160)는 중복 순환 검사(Cyclic Redundancy Check) 방법을 이용하여 구현될 수 있다. 중복 순환 검사 방법은 통상의 기술자에게 널리 알려진 기술이므로 자세한 설명은 생략한다.
에러 검출부(160)는 제(1, K) 내지 제(M, K) 독출 신호들(RS1K 내지 RSMK)(K는 N이하 자연수)의 에러 검출 결과를 K를 1에서 N까지 증가시키면서 순차적으로 에러 검출 신호(EDSIG)로서 출력할 수 있다. 일 실시예에 있어서, M, N이 2인 경우, 에러 검출부(160)는 제(1, 1) 및 (2, 1) 독출 신호들(RS11 및 RS21)의 제1 에러 검출 결과를 에러 검출 신호(EDSIG)로서 출력한 후, 제(1, 2) 및 (2, 2) 독출 신호들(RS12 및 RS22)의 제2 에러 검출 결과를 에러 검출 신호(EDSIG)로서 출력할 수 있다. M, N이 2가 아닌 경우는 상기 M, N이 2인 경우를 참조하여 이해할 수 있다. 에러 검출부(160)의 동작은 도 10을 참조하여 후술한다.
도 2는 도 1의 메모리 장치에 포함되는 멀티플렉서를 나타내는 블록도이다.
도 2를 참조하면, 멀티플렉서(120)는 제1 내지 제M 비트 멀티플렉서들(121, 122 및 123)을 포함할 수 있다.
제1 비트 멀티플렉서(121)는 테스트 모드 신호(TMSIG)가 비활성화된 경우 제1 데이터 신호(DQ1)를 제1 내부 데이터 신호(IDQ1)로서 출력하고, 테스트 모드 신호(TMSIG)가 활성화된 경우 클럭 신호(CLK)를 제1 내부 데이터 신호(IDQ1)로서 출력할 수 있다. 제2 비트 멀티플렉서(122)는 테스트 모드 신호(TMSIG)가 비활성화된 경우 제2 데이터 신호(DQ2)를 제2 내부 데이터 신호(IDQ2)로서 출력하고, 테스트 모드 신호(TMSIG)가 활성화된 경우 클럭 신호(CLK)를 제2 내부 데이터 신호(IDQ2)로서 출력할 수 있다. 제M 비트 멀티플렉서(123)는 테스트 모드 신호(TMSIG)가 비활성화된 경우 제M 데이터 신호(DQM)를 제M 내부 데이터 신호(IDQM)로서 출력하고, 테스트 모드 신호(TMSIG)가 활성화된 경우 클럭 신호(CLK)를 제M 내부 데이터 신호(IDQM)로서 출력할 수 있다.
도 3은 도 1의 메모리 장치에 포함되는 병렬화부를 나타내는 블록도이다.
도 3을 참조하면, 병렬화부(130)는 제1 내지 제M 비트 병렬화기들(DS1, DS2 내지 DSM)을 포함할 수 있다.
제1 비트 병렬화기(DS1)는 제1 내부 데이터 신호(IDQ1)에 포함되는 순차적인 N 비트 값들을 병렬화하여 제(1, 1) 내지 제(1, N) 병렬화 신호들(DS11 내지 DS1N)을 생성할 수 있다. 제2 비트 병렬화기(DS2)는 제2 내부 데이터 신호(IDQ2)에 포함되는 순차적인 N 비트 값들을 병렬화하여 제(2, 1) 내지 제(2, N) 병렬화 신호들(DS21 내지 DS2N)을 생성할 수 있다. 제M 비트 병렬화기(DSM)는 제M 내부 데이터 신호(IDQM)에 포함되는 순차적인 N 비트 값들을 병렬화하여 제(M, 1) 내지 제(M, N) 병렬화 신호들(DSM1 내지 DSMN)을 생성할 수 있다.
일 실시예에 있어서, 제(1, 1) 내지 (M, N) 병렬화 신호들(DS11 내지 DS1N, DS21 내지 DS2N, DSM1 내지 DSMN)은 각각 일정한 값을 유지할 수 있다. 제(1, 1) 내지 (M, N) 병렬화 신호들(DS11 내지 DS1N, DS21 내지 DS2N, DSM1 내지 DSMN)은 각각 일정한 값을 유지하는 과정은 도 6, 8 및 9를 참조하여 후술한다.
도 4는 도 1의 메모리 장치에 포함되는 데이터 변경부의 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 데이터 변경부(140A)는 제(1, 1) 내지 제(M, N) 비트 데이터 변경기들(BC11 내지 BC1N, BC21 내지 BC2N, BCM1 내지 BCMN)을 포함할 수 있다. 데이터 변경 신호들(DCSIG)은 제1 내지 제M 비트 데이터 변경 신호들(DCSIG1, DCSIG2 내지 DCSIGM)을 포함할 수 있다.
제(1, 1) 비트 데이터 변경기(BC11)는 제1 비트 데이터 변경 신호(DCSIG1)에 기초하여 제(1, 1) 병렬화 신호(DS11) 또는 제(1, 1) 병렬화 신호(DS11)의 반전 신호를 제(1, 1) 비트 라인 신호(BS11)로서 출력할 수 있다. 제(1, N) 비트 데이터 변경기(BC1N)는 제1 비트 데이터 변경 신호(DCSIG1)에 기초하여 제(1, N) 병렬화 신호(DS1N) 또는 제(1, N) 병렬화 신호(DS1N)의 반전 신호를 제(1, N) 비트 라인 신호(BS1N)로서 출력할 수 있다. 제(2, 1) 비트 데이터 변경기(BC21)는 제2 비트 데이터 변경 신호(DCSIG2)에 기초하여 제(2, 1) 병렬화 신호(DS21) 또는 제(2, 1) 병렬화 신호(DS21)의 반전 신호를 제(2, 1) 비트 라인 신호(BS21)로서 출력할 수 있다. 제(2, N) 비트 데이터 변경기(BC2N)는 제2 비트 데이터 변경 신호(DCSIG2)에 기초하여 제(2, N) 병렬화 신호(DS2N) 또는 제(2, N) 병렬화 신호(DS2N)의 반전 신호를 제(2, N) 비트 라인 신호(BS2N)로서 출력할 수 있다. 제(M, 1) 비트 데이터 변경기(BCM1)는 제M 비트 데이터 변경 신호(DCSIGM)에 기초하여 제(M, 1) 병렬화 신호(DSM1) 또는 제(M, 1) 병렬화 신호(DSM1)의 반전 신호를 제(M, 1) 비트 라인 신호(BSM1)로서 출력할 수 있다. 제(M, N) 비트 데이터 변경기(BCMN)는 제M 비트 데이터 변경 신호(DCSIGM)에 기초하여 제(M, N) 병렬화 신호(DSMN) 또는 제(M, N) 병렬화 신호(DSMN)의 반전 신호를 제(M, N) 비트 라인 신호(BSMN)로서 출력할 수 있다.
도 5는 도 4의 데이터 변경부에 포함되는 제1 비트 데이터 변경기를 나타내는 회로도이다. 도 4의 데이터 변경부(140A)에 포함되는 나머지 비트 데이터 변경기들(BC1N, BC21, BC2N, BCM1 및 BCMN)은 제1 비트 데이터 변경기(BC11)와 동일 또는 유사한 구조를 가질 수 있다.
도 5를 참조하면, 제(1, 1) 비트 데이터 변경기(BC11)는 PMOS 트랜지스터(PTR), NMOS 트랜지스터(NTR), 인버터(INV)를 포함할 수 있다.
제(1, 1) 병렬화 신호(DS11)가 제1 내부 노드(NINT1)에 인가될 수 있다. PMOS 트랜지스터(PTR)의 소스는 제1 내부 노드(NINT1)에 연결되고, PMOS 트랜지스터(PTR)의 게이트에 제1 비트 데이터 변경 신호(DCSIG1)가 인가되고, PMOS 트랜지스터(PTR)의 드레인은 제2 내부 노드(NINT2)에 연결될 수 있다. 인버터(INV)의 입력단은 제1 내부 노드(NINT1)에 연결되고, 인버터(INV)의 출력단은 NMOS 트랜지스터(NTR)의 소스에 연결되고, NMOS 트랜지스터(NTR)의 게이트에 제1 비트 데이터 변경 신호(DCSIG1)가 인가되고, NMOS 트랜지스터(NTR)의 드레인은 제2 내부 노드(NINT2)에 연결될 수 있다. 제2 내부 노드(NINT2)에서 제(1, 1) 비트 라인 신호(BS11)가 출력될 수 있다.
다시 말하면, 제1 비트 데이터 변경 신호(DCSIG1)가 0으로 비활성화된 경우, 제(1, 1) 비트 데이터 변경기(BC11)는 제(1, 1) 비트 라인 신호(BS11)로서 제(1, 1) 병렬화 신호(DS11)를 출력한다. 제1 비트 데이터 변경 신호(DCSIG1)가 1로 활성화된 경우, 제(1, 1) 비트 데이터 변경기(BC11)는 제(1, 1) 비트 라인 신호(BS11)로서 제(1, 1) 병렬화 신호(DS11)의 반전 신호를 출력한다.
도 6은 도 4의 데이터 변경부의 동작을 나타내는 타이밍도이다.
도 6은 M, N이 2인 경우를 나타낸다. 테스트 모드 신호(TMSIG)가 활성화된 경우 멀티플렉서(120)는 제1 내부 데이터 신호(IDQ1) 및 제2 내부 데이터 신호(IDQ2)로서 클럭 신호(CLK)를 출력한다.
제1 비트 병렬화기(DS1)는 제1 내부 데이터 신호(IDQ1)에 포함되는 순차적인 2 비트 값들을 병렬화하여 제(1, 1) 및 (1, 2) 병렬화 신호들(DS11 및 DS12)을 생성할 수 있다. 이 경우, 제(1, 1) 병렬화 신호(DS11)는 0의 값을 유지하고, 제(1, 2) 병렬화 신호(DS12)는 1의 값을 유지한다. 제2 비트 병렬화기(DS2)는 제2 내부 데이터 신호(IDQ2)에 포함되는 순차적인 2 비트 값들을 병렬화하여 제(2, 1) 및 (2, 2) 병렬화 신호들(DS21 및 DS22)을 생성할 수 있다. 이 경우, 제(2, 1) 병렬화 신호(DS21)는 0의 값을 유지하고, 제(2, 2) 병렬화 신호(DS22)는 1의 값을 유지한다.
제1 시점(T11)에서 데이터 변경 신호들(DCSIG1, DCSIG2)로서 00이 인가되고, 데이터 변경부(140)는 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)을 0101로 변경할 수 있다. 제2 시점(T12)에서 데이터 변경 신호들(DCSIG1, DCSIG2)로서 10이 인가되고, 데이터 변경부(140)는 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)을 1001로 변경할 수 있다. 제3 시점(T13)에서 데이터 변경 신호들(DCSIG1, DCSIG2)로서 01이 인가되고, 데이터 변경부(140)는 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)을 0110으로 변경할 수 있다. 제4 시점(T14)에서 데이터 변경 신호들(DCSIG1, DCSIG2)로서 11이 인가되고, 데이터 변경부(140)는 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)을 1010으로 변경할 수 있다.
상기와 같이, 테스트 모드 신호(TMSIG)가 활성화된 경우, 메모리 장치(100)는 외부로부터 제1 내지 제M 데이터 신호들(DQ1 내지 DQM)을 입력 받지 않고 어드레스 신호(ADDR) 및 커맨드 신호(CMD)에 의해서 설정된 데이터 변경 신호들(DCSIG1, DCSIG2) 및 클럭 신호(CLK)를 이용하여 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)을 임의로 변경하여 메모리 셀 어레이(150)에 저장할 수 있다.
도 7은 도 1의 메모리 장치에 포함되는 데이터 변경부의 다른 실시예를 나타내는 블록도이다. 데이터 변경부(140)는 도 4 및 도 7의 실시예들(140A 및 140B)과 다른 형태로 구현될 수도 있다.
도 7을 참조하면, 데이터 변경부(140B)는 제(1, 1) 내지 제(2M, N) 비트 데이터 변경기들(BC11내지 BC1N, BC21 내지 BC2N, BCM1 내지 BCMN, BC(M+1)1내지 BC(M+1)N, BC(M+2)1 내지 BC(M+2)N, BC2M1 내지 BC2MN)을 포함할 수 있다. 제(1, 1) 내지 제(2M, N) 비트 데이터 변경기들(BC11내지 BC1N, BC21 내지 BC2N, BCM1 내지 BCMN, BC(M+1)1내지 BC(M+1)N, BC(M+2)1 내지 BC(M+2)N, BC2M1 내지 BC2MN)은 도 5의 제1 비트 데이터 변경기(BC11)와 동일 또는 유사한 구조를 가질 수 있다. 데이터 변경 신호들(DCSIG)은 제1 내지 제M 비트 데이터 변경 신호들(DCSIG1, DCSIG2 내지 DCSIGM)을 포함할 수 있다.
제(1, 1) 비트 데이터 변경기(BC11)는 반전 제어 신호(INV_SIG)에 기초하여 제(1, 1) 병렬화 신호(DS11) 또는 제(1, 1) 병렬화 신호(DS11)의 반전 신호를 제(1, 1) 내부 신호(IS11)로서 출력할 수 있다. 제(M+1, 1) 비트 데이터 변경기(BC(M+1)1)는 제1 비트 데이터 변경 신호(DCSIG1)에 기초하여 제(1, 1) 내부 신호(IS11) 또는 제(1, 1) 내부 신호(IS11)의 반전 신호를 제(1, 1) 비트 라인 신호(BS11)로서 출력할 수 있다. 제(1, N) 비트 데이터 변경기(BC1N)는 반전 제어 신호(INV_SIG)에 기초하여 제(1, N) 병렬화 신호(DS1N) 또는 제(1, N) 병렬화 신호(DS1N)의 반전 신호를 제(1, N) 내부 신호(IS1N)로서 출력할 수 있다. 제(M+1, N) 비트 데이터 변경기(BC(M+1)N)는 제1 비트 데이터 변경 신호(DCSIG1)에 기초하여 제(1, N) 내부 신호(IS1N) 또는 제(1, N) 내부 신호(IS1N)의 반전 신호를 제(1, N) 비트 라인 신호(BS1N)로서 출력할 수 있다.
제(2, 1) 비트 데이터 변경기(BC21)는 반전 제어 신호(INV_SIG)에 기초하여 제(2, 1) 병렬화 신호(DS21) 또는 제(2, 1) 병렬화 신호(DS21)의 반전 신호를 제(2, 1) 내부 신호(IS21)로서 출력할 수 있다. 제(M+2, 1) 비트 데이터 변경기(BC(M+2)1)는 제2 비트 데이터 변경 신호(DCSIG2)에 기초하여 제(2, 1) 내부 신호(IS21) 또는 제(2, 1) 내부 신호(IS21)의 반전 신호를 제(2, 1) 비트 라인 신호(BS21)로서 출력할 수 있다. 제(2, N) 비트 데이터 변경기(BC2N)는 반전 제어 신호(INV_SIG)에 기초하여 제(2, N) 병렬화 신호(DS2N) 또는 제(2, N) 병렬화 신호(DS2N)의 반전 신호를 제(2, N) 내부 신호(IS2N)로서 출력할 수 있다. 제(M+2, N) 비트 데이터 변경기(BC(M+2)N)는 제2 비트 데이터 변경 신호(DCSIG2)에 기초하여 제(2, N) 내부 신호(IS2N) 또는 제(2, N) 내부 신호(IS2N)의 반전 신호를 제(2, N) 비트 라인 신호(BS2N)로서 출력할 수 있다.
제(M, 1) 비트 데이터 변경기(BCM1)는 반전 제어 신호(INV_SIG)에 기초하여 제(M, 1) 병렬화 신호(DSM1) 또는 제(M, 1) 병렬화 신호(DSM1)의 반전 신호를 제(M, 1) 내부 신호(ISM1)로서 출력할 수 있다. 제(2M, 1) 비트 데이터 변경기(BC2M1)는 제M 비트 데이터 변경 신호(DCSIGM)에 기초하여 제(M, 1) 내부 신호(ISM1) 또는 제(M, 1) 내부 신호(ISM1)의 반전 신호를 제(M, 1) 비트 라인 신호(BSM1)로서 출력할 수 있다. 제(M, N) 비트 데이터 변경기(BCMN)는 반전 제어 신호(INV_SIG)에 기초하여 제(M, N) 병렬화 신호(DSMN) 또는 제(M, N) 병렬화 신호(DSMN)의 반전 신호를 제(M, N) 내부 신호(ISMN)로서 출력할 수 있다. 제(2M, N) 비트 데이터 변경기(BC2MN)는 제M 비트 데이터 변경 신호(DCSIGM)에 기초하여 제(M, N) 내부 신호(ISMN) 또는 제(M, N) 내부 신호(ISMN)의 반전 신호를 제(M, N) 비트 라인 신호(BSMN)로서 출력할 수 있다.
도 8 및 9는 도 7의 데이터 변경부의 동작을 나타내는 타이밍도이다.
도 8은 반전 제어 신호(INV_SIG)가 0으로 비활성화된 경우를 도시한다. 도 8의 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)은, 도 6의 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)과 동일하게, 데이터 변경 신호들(DCSIG1, DCSIG2)의 변화에 따라 0000, 0101, 1001, 0110, 1010의 순서로 변경되는 것을 알 수 있다.
도 9는 반전 제어 신호(INV_SIG)가 1로 활성화된 경우를 도시한다. 도 8의 제(1, 1) 내지 제(2, 2) 비트 라인 신호들(BS11, BS12, BS21 및 BS22)은 데이터 변경 신호들(DCSIG1, DCSIG2)의 변화에 따라 0000, 1010, 0110, 1001, 0101의 순서로 변경되는 것을 알 수 있다.
도 10은 도 1의 메모리 장치의 에러 검출 신호를 나타내는 타이밍도이다.
도 10은 N이 4인 경우를 나타낸다. 에러 검출부(160)는 제(1, K) 내지 제(M, K) 독출 신호들(RS1K 내지 RSMK)(K는 4이하 자연수)의 에러 검출 결과를 K를 1에서 N까지 증가시키면서 순차적으로 에러 검출 신호(EDSIG)로서 출력할 수 있다. 자세하게는, 에러 검출부(160)는 제(1, 1) 내지 제(M, 1) 독출 신호들(RS11 내지 RSM1)에서 에러를 검출하지 못하고, 제1 에러 검출 결과(0)를 제1 시점(T21)에서 에러 검출 신호(ED_SIG)로서 출력한다. 에러 검출부(160)는 제(1, 2) 내지 제(M, 2) 독출 신호들(RS12 내지 RSM2)에서 에러를 검출하지 못하고, 제2 에러 검출 결과(0)를 제2 시점(T22)에서 에러 검출 신호(ED_SIG)로서 출력한다. 에러 검출부(160)는 제(1, 3) 내지 제(M, 3) 독출 신호들(RS13 내지 RSM3)에서 에러를 검출하고, 제3 에러 검출 결과(1)를 제3 시점(T23)에서 에러 검출 신호(ED_SIG)로서 출력한다. 에러 검출부(160)는 제(1, 4) 내지 제(M, 4) 독출 신호들(RS14 내지 RSM4)이 에러를 검출하지 못하고 제4 에러 검출 결과(0)를 제4 시점(T24)에서 에러 검출 신호(ED_SIG)로서 출력한다. 에러 검출 신호(ED_SIG)가 1로 활성화되는 시점이 존재하였으므로, 메모리 장치(100)는 에러를 포함하고 있다고 판단될 수 있다.
N이 4가 아닌 경우는 상기 N이 4인 경우를 참조하여 이해할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치 테스트 시스템을 나타내는 블록도이다.
도 11을 참조하면, 메모리 장치 테스트 시스템(200)은 테스터(TESTER; 210) 및 메모리 장치(220)를 포함한다.
테스터(210)는 어드레스 신호(ADDR), 커맨드 신호(CMD), 반전 제어 신호(INV_SIG) 및 클럭 신호(CLK)를 생성하고, 에러 검출 신호(ED_SIG)에 기초하여 메모리 장치(220)의 에러를 검출한다.
메모리 장치(220)는 제어부(CONTROLLER; 221), 멀티플렉서(MUX; 222), 병렬화부(DESERIALIZER; 223), 데이터 변경부(DATA MODIFIER; 224), 메모리 셀 어레이(MEMORY CELL ARRAY; 225) 및 에러 검출부(ERROR DETECTOR; 226)를 포함한다.
제어부(221)는 어드레스 신호(ADDR) 및 커맨드 신호(CMD)에 응답하여 테스트 모드 신호(TMSIG) 및 데이터 변경 신호들(DCSIG)을 생성한다. 멀티플렉서(222)는 테스트 모드 신호(TMSIG)가 활성화된 경우 클럭 신호(CLK)를 제1 내지 제M 내부 데이터 신호들(IDQ1 내지 IDQM)로서 출력한다. 병렬화부(223)는 제1 내지 제M 내부 데이터 신호들(IDQ1 내지 IDQM)에 포함되는 N 비트 값들을 병렬화하여 제(1, 1) 내지 제(M, N) 병렬화 신호들(DS11 내지 DSMN)을 생성한다. 데이터 변경부(224)는 반전 제어 신호(INV_SIG) 및 데이터 변경 신호들(DCSIG)에 기초하여 제(1, 1) 내지 제(M, N) 병렬화 신호들(DS11 내지 DSMN)을 반전하여 제(1, 1) 내지 제(M, N) 비트 라인 신호들(BS11 내지 BSMN)을 생성한다. 메모리 셀 어레이(225)는 어드레스 신호(ADDR)에 상응하는 메모리 셀들에 제(1, 1) 내지 제(M, N) 비트 라인 신호들(BS11 내지 BSMN)을 저장한다. 에러 검출부(226)는 상기 메모리 셀들로부터 독출한 제(1, 1) 내지 제(M, N) 독출 신호들(RS11 내지 RSMN)의 에러 검출 결과를 에러 검출 신호(ED_SIG)로서 출력한다.
일 실시예에 있어서, 테스터(210)는 메모리 장치(220)에 에러가 없는 경우 제(1, 1) 내지 제(M, N) 독출 신호들(RS11 내지 RSMN)의 에러 검출 결과가 0의 값을 가지도록 어드레스 신호(ADDR), 커맨드 신호(CMD) 및 반전 제어 신호(INV_SIG)를 조절할 수 있다.
에러 검출부(226)는 제(1, K) 내지 제(M, K) 독출 신호들(RS1K 내지 RSMK)(K는 N이하 자연수)의 에러 검출 결과를 K를 1에서 N까지 증가시키면서 순차적으로 에러 검출 신호(ED_SIG)로서 출력할 수 있다. 에러 검출부(226)는 제(1, K) 내지 제(M, K) 독출 신호들(RS1K 내지 RSMK)이 에러를 포함하는 경우 제K 에러 검출 결과로서 1을 출력하고, 제(1, K) 내지 제(M, K) 독출 신호들(RS1K 내지 RSMK)이 에러를 포함하지 않는 경우 제K 에러 검출 결과로서 0을 출력할 수 있다. 에러 검출 신호(ED_SIG)가 1로 활성화되는 경우, 테스터(210)는 메모리 장치(220)가 에러를 포함하고 있다고 판단할 수 있다. 에러 검출 신호(ED_SIG)가 1로 활성화되지 않는 경우, 테스터(210)는 메모리 장치(220)가 에러를 포함하지 않는다고 판단할 수 있다. (도 10 참조)
도 12는 본 발명의 실시예들에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 12를 참조하면, 모바일 시스템(200)은 어플리케이션 프로세서(210), 통신(Connectivity)부(220), 사용자 인터페이스(230), 비휘발성 메모리 장치(NVM)(240), 메모리 장치(250) 및 파워 서플라이(260)를 포함한다. 실시예에 따라, 모바일 시스템(200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(250)는 어플리케이션 프로세서(210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(250)는 도 1의 메모리 장치(100)로 구현될 수 있다. 메모리 장치(250)의 구성 및 동작에 대해서는 도 1 내지 10을 참조하여 이해할 수 있으므로, 상세한 설명은 생략한다.
비휘발성 메모리 장치(240)는 모바일 시스템(200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(230)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(260)는 모바일 시스템(200)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(200)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(200) 또는 모바일 시스템(200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.
도 13을 참조하면, 컴퓨팅 시스템(300)은 프로세서(310), 입출력 허브(IOH)(320), 입출력 컨트롤러 허브(ICH)(330), 적어도 하나의 메모리 모듈(340) 및 그래픽 카드(350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(310)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(310)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 13에는 하나의 프로세서(310)를 포함하는 컴퓨팅 시스템(300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(300)은 복수의 프로세서들을 포함할 수 있다.
프로세서(310)는 메모리 모듈(340)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(310)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(320) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(320)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(340)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(341)을 포함할 수 있다. 메모리 장치들(341)의 각각은 도 1의 메모리 장치(100)로 구현될 수 있다. 메모리 장치들(341)의 구성 및 동작에 대해서는 도 1 내지 10을 참조하여 이해할 수 있으므로, 상세한 설명은 생략한다.
입출력 허브(320)는 그래픽 카드(350)와 같은 장치들과 프로세서(310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(320)는 다양한 방식의 인터페이스를 통하여 프로세서(310)에 연결될 수 있다. 예를 들어, 입출력 허브(320)와 프로세서(310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 13에는 하나의 입출력 허브(320)를 포함하는 컴퓨팅 시스템(300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(300)은 복수의 입출력 허브들을 포함할 수 있다.
그래픽 카드(350)는 AGP 또는 PCIe를 통하여 입출력 허브(320)와 연결될 수 있다. 그래픽 카드(350)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(350)는 입출력 허브(320) 외부에 위치할 수도 있고 입출력 허브(320)의 내부에 위치할 수도 있다. 입출력 허브(320)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(330)는 내부 버스를 통하여 입출력 허브(320)와 연결될 수 있다. 예를 들어, 입출력 허브(320)와 입출력 컨트롤러 허브(330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(310), 입출력 허브(320) 및 입출력 컨트롤러 허브(330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(310), 입출력 허브(320) 및 입출력 컨트롤러 허브(330) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.
본 발명은 메모리 장치를 사용하는 다양한 종류의 컴퓨팅 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 어드레스 신호 및 커맨드 신호에 응답하여 테스트 모드 신호 및 데이터 변경 신호들을 생성하는 제어부;
    상기 테스트 모드 신호가 활성화된 경우 클럭 신호를 제1 내지 제M 내부 데이터 신호들로서 출력하는 멀티플렉서;
    상기 제1 내지 제M 내부 데이터 신호들에 포함되는 N 비트 값들을 병렬화하여 제(1, 1) 내지 제(M, N) 병렬화 신호들을 생성하는 병렬화부;
    반전 제어 신호 및 상기 데이터 변경 신호들에 기초하여 상기 제(1, 1) 내지 제(M, N) 병렬화 신호들을 반전하여 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 생성하는 데이터 변경부;
    상기 어드레스 신호에 상응하는 메모리 셀들에 상기 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 저장하는 메모리 셀 어레이; 및
    상기 메모리 셀들로부터 독출한 제(1, 1) 내지 제(M, N) 독출 신호들의 에러 검출 결과를 에러 검출 신호로서 출력하는 에러 검출부를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 테스트 모드 신호가 비활성화된 경우 상기 멀티플렉서는 제1 내지 제M 데이터 신호들을 상기 제1 내지 제M 내부 데이터 신호들로서 출력하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 멀티플렉서는 제1 내지 제M 비트 멀티플렉서들을 포함하고,
    상기 제K 비트 멀티플렉서(K는 M이하 자연수)는 상기 테스트 모드 신호가 비활성화된 경우 상기 제K 데이터 신호를 상기 제K 내부 데이터 신호로서 출력하고,
    상기 제K 비트 멀티플렉서는 상기 테스트 모드 신호가 활성화된 경우 상기 클럭 신호를 상기 제K 내부 데이터 신호로서 출력하는 메모리 장치.
  4. 제1 항에 있어서,
    상기 병렬화부는 제1 내지 제M 비트 병렬화기들을 포함하고,
    상기 제K 비트 병렬화기(K는 M이하 자연수)는 상기 제K 내부 데이터 신호에 포함되는 순차적인 N 비트 값들을 병렬화하여 제(K, 1) 내지 제(K, N) 병렬화 신호들을 생성하고,
    상기 제(1, 1) 내지 (M, N) 병렬화 신호들은 각각 일정한 값을 유지하는 메모리 장치.
  5. 제1 항에 있어서,
    상기 데이터 변경부는 제(1, 1) 내지 제(M, N) 비트 데이터 변경기들을 포함하고,
    상기 데이터 변경 신호들은 제1 내지 제M 비트 데이터 변경 신호들을 포함하고,
    상기 제(K, L) 비트 데이터 변경기(K는 M이하 자연수, L은 N이하 자연수)는 상기 제K 비트 데이터 변경 신호에 기초하여 상기 제(K, L) 병렬화 신호 또는 상기 제(K, L) 병렬화 신호의 반전 신호를 상기 제(K, L) 비트 라인 신호로서 출력하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 제(K, L) 비트 데이터 변경기는 PMOS 트랜지스터, NMOS 트랜지스터, 인버터를 포함하고,
    상기 제(K, L) 병렬화 신호가 제1 내부 노드에 인가되고,
    상기 PMOS 트랜지스터의 소스는 상기 제1 내부 노드에 연결되고, 상기 PMOS 트랜지스터의 게이트에 상기 제K 비트 데이터 변경 신호가 인가되고, 상기 PMOS 트랜지스터의 드레인은 제2 내부 노드에 연결되고,
    상기 인버터의 입력단은 상기 제1 내부 노드에 연결되고, 상기 인버터의 출력단은 상기 NMOS 트랜지스터의 소스에 연결되고, 상기 NMOS 트랜지스터의 게이트에 상기 제K 비트 데이터 변경 신호가 인가되고, 상기 NMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결되고,
    상기 제2 내부 노드에서 상기 (K, L) 비트 라인 신호가 출력되는 메모리 장치.
  7. 제1 항에 있어서,
    상기 데이터 변경부는 제(1, 1) 내지 제(2M, N) 비트 데이터 변경기들을 포함하고,
    상기 데이터 변경 신호들은 제1 내지 제M 비트 데이터 변경 신호들을 포함하고,
    상기 제(K, L) 비트 데이터 변경기(K는 M이하 자연수, L은 N이하 자연수)는 상기 반전 제어 신호에 기초하여 상기 제(K, L) 병렬화 신호 또는 상기 제(K, L) 병렬화 신호의 반전 신호를 제(K, L) 내부 신호로서 출력하고,
    상기 제(M+K, L) 비트 데이터 변경기는 상기 제K 비트 데이터 변경 신호에 기초하여 상기 제(K, L) 내부 신호 또는 상기 제(K, L) 내부 신호의 반전 신호를 상기 제(K, L) 비트 라인 신호로서 출력하는 메모리 장치.
  8. 제1 항에 있어서,
    상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들(K는 N이하 자연수)의 에러 검출 결과를 K를 1에서 N까지 증가시키면서 순차적으로 상기 에러 검출 신호로서 출력하고,
    상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하는 경우 상기 에러 검출 결과로서 1을 출력하고, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하지 않는 경우 상기 에러 검출 결과로서 0을 출력하는 메모리 장치.
  9. 메모리 장치; 및
    어드레스 신호, 커맨드 신호, 반전 제어 신호 및 클럭 신호를 생성하고, 에러 검출 신호에 기초하여 상기 메모리 장치의 에러를 검출하는 테스터를 포함하고,
    상기 메모리 장치는,
    상기 어드레스 신호 및 상기 커맨드 신호에 응답하여 테스트 모드 신호 및 데이터 변경 신호들을 생성하는 제어부;
    상기 테스트 모드 신호가 활성화된 경우 상기 클럭 신호를 제1 내지 제M 내부 데이터 신호들로서 출력하는 멀티플렉서;
    상기 제1 내지 제M 내부 데이터 신호들에 포함되는 N 비트 값들을 병렬화하여 제(1, 1) 내지 제(M, N) 병렬화 신호들을 생성하는 병렬화부;
    상기 반전 제어 신호 및 상기 데이터 변경 신호들에 기초하여 상기 제(1, 1) 내지 제(M, N) 병렬화 신호들을 반전하여 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 생성하는 데이터 변경부;
    상기 어드레스 신호에 상응하는 메모리 셀들에 상기 제(1, 1) 내지 제(M, N) 비트 라인 신호들을 저장하는 메모리 셀 어레이; 및
    상기 메모리 셀들로부터 독출한 제(1, 1) 내지 제(M, N) 독출 신호들의 에러 검출 결과를 상기 에러 검출 신호로서 출력하는 에러 검출부를 포함하는 메모리 장치 테스트 시스템.
  10. 제9 항에 있어서,
    상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들(K는 N이하 자연수)의 에러 검출 결과를 K를 1에서 N까지 증가시키면서 순차적으로 상기 에러 검출 신호로서 출력하고,
    상기 테스터는 상기 메모리 장치에 에러가 없는 경우 상기 제(1, 1) 내지 제(M, N) 독출 신호들의 상기 에러 검출 결과가 0의 값을 가지도록 상기 어드레스 신호, 상기 커맨드 신호 및 상기 반전 제어 신호를 조절하고,
    상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하는 경우 상기 에러 검출 결과로서 1을 출력하고, 상기 에러 검출부는 상기 제(1, K) 내지 제(M, K) 독출 신호들이 에러를 포함하지 않는 경우 상기 에러 검출 결과로서 0을 출력하고,
    상기 에러 검출 신호가 1로 활성화되는 경우 상기 테스터는 상기 메모리 장치가 에러를 포함하고 있다고 판단하는 메모리 장치 테스트 시스템.
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