KR20170036544A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 데이터가 저장되도록 구성된 메모리 장치; 및 상기 메모리 장치에 제어 신호들을 출력하여 상기 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 메모리 장치는, 상기 제어 신호들에 응답하여 선택된 동작의 어드레스를 수신할 때, 상기 메모리 장치에 포함된 페이지 버퍼를 동시에 초기화하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 컨트롤러와 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다. 디지털 기기들을 호스트(host)라 하면, 컨트롤러는 호스트와 메모리 장치 사이에서 커맨드 및 데이터를 전송한다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 데이터를 프로그램하거나, 저장된 데이터를 리드 또는 소거하도록 구성된 주변 회로와, 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
주변 회로는 전압 생성 회로, 로우 디코더, 페이지 버퍼부, 컬럼 디코더 및 입출력 회로를 포함할 수 있다.
전압 생성 회로는 프로그램, 리드 및 소거 동작에 필요한 전압들을 생성한다. 로우 디코더는 전압 생성 회로에서 생성된 전압들을 메모리 셀 어레이에 전달한다. 페이지 버퍼부는 프로그램 또는 리드 동작시 데이터를 임시로 저장하며, 메모리 셀 어레이와 데이터를 주고받는다. 컬럼 디코더는 페이지 버퍼부와 데이터를 주고받으며, 입출력 회로는 컨트롤러와 컬럼 디코더 사이에서 데이터를 주고받는다.
제어 로직은 컨트롤러로부터 수신받은 커맨드에 응답하여 주변 회로를 제어한다.
본 발명의 실시예는 페이지 버퍼부의 초기화 동작 시간을 단축시키고, 피크 전류 증가를 억제할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되도록 구성된 메모리 장치; 및 상기 메모리 장치에 제어 신호들을 출력하여 상기 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 메모리 장치는, 상기 제어 신호들에 응답하여 선택된 동작의 어드레스를 수신할 때, 상기 메모리 장치에 포함된 페이지 버퍼를 동시에 초기화한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 라이트 인에이블 신호에 응답하여 어드레스 입력 커맨드, 다수의 어드레스들 및 어드레스 입력완료 커맨드를 메모리 장치에 순차적으로 로드하는 단계; 및 상기 어드레스들이 로드되는 동안, 상기 메모리 장치에 포함된 페이지 버퍼를 초기화하는 단계를 포함한다.
본 기술은 컨트롤러가 메모리 장치에 포함된 페이지 버퍼부를 초기화하는 시간을 단축할 수 있으므로, 리드 동작시 페이지 버퍼부를 초기화하는 시간만큼 동작 시간을 단축할 수 있다. 또한, 페이지 버퍼부가 실질적으로 동작하는 리드 단계에서 초기화하는 단계를 분리함으로써, 페이지 버퍼부의 전류 소모를 낮출 수 있으므로, 페이지 버퍼부의 피크 전류 증가를 억제할 수 있다. 이로 인해, 메모리 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 컨트롤러와 메모리 장치 간의 제어 신호들 및 단자를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4는 도 3의 제어 로직을 구체적으로 설명하기 위한 도면이다.
도 5는 도 3의 페이지 버퍼부에 포함된 어느 하나의 페이지 버퍼를 간략히 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 메모리 장치(1100)를 예를 들어 설명하도록 한다.
컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드 및 어드레스를 출력하거나, 데이터를 입출력할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 컨트롤러와 메모리 장치 간의 제어 신호들 및 단자를 설명하기 위한 도면이다.
도 2를 참조하면, 컨트롤러(1200)는 호스트로부터 수신되는 커맨드(command)에 응답하여 메모리 장치(1100)를 제어하기 위한 다수의 제어 신호들(CE#, CLE, ALE, WE#, R/B, SET_PARA)을 출력하고, 입출력 단자(DQ)를 통해 커맨드(command), 어드레스(address) 및 데이터(data)를 출력한다.
각각의 제어 신호들을 구체적으로 설명하면 다음과 같다.
칩 인에이블 신호(Chip Enable signal; CE#)는 선택된 메모리 장치(1100)를 대기 모드로 진입시키는데 사용된다.
커맨드 래치 인에이블 신호(Command Latch Enable signal; CLE)는 커맨드(command)를 메모리 장치(1100)에 로딩할 때 사용된다. 예를 들면, 리드 동작시, 커맨드 래치 인에이블 신호(CLE)가 하이(high)이면 입출력 단자(DQ)에 로드된 리드 커맨드(read command)가 메모리 장치(1100)에 로드(load)되고, 커맨드 래치 인에이블 신호(CLE)가 로우(low)이면 입출력 단자(DQ)에 리드 커맨드가 로드되어 있더라도 메모리 장치(1100)에 리드 커맨드가 로드(load)되지 않는다.
어드레스 래치 인에이블 신호(Address Latch Enable signal;ALE)는 어드레스를 메모리 장치(1100)에 로드할 때 사용된다. 예를 들면, 어드레스 래치 인에이블 신호(ALE)가 하이(high)이면 입출력 단자(DQ)에 로드된 어드레스(address)가 메모리 장치(1100)에 로드(load)되고, 어드레스 래치 인에이블 신호(ALE)가 로우(low)이면 입출력 단자(DQ)에 어드레스가 인가되어 있더라도 메모리 장치(1100)에 어드레스가 로드(load)되지 않는다.
라이트 인에이블 신호(Write Enable signal; WE#)는 데이터 또는 커맨드 입력시 사용된다. 예를 들면, 라이트 인에이블 신호(WE#)가 로우(low)에서 하이(high)로 천이되는 라이징 엣지(rising edge)일 때, 입출력 단자(DQ)에 로드된 커맨드, 어드레스 또는 데이터가 선택된 메모리 장치(1100)에 로드된다.
레디/비지 신호(Ready/Busy signal; R/B)는 메모리 장치(1100)가 실질적인 동작을 수행하는 중임을 알리는 신호로써, 선택된 메모리 장치(1100)가 커맨드에 응답하여 동작중일 때에는 로우(low)가 되고, 동작중이 아닐 때에는 하이(high)가 된다.
셋 파라미터 신호(Set Parameter; SET_PARA)는 메모리 장치(1100)에 포함된 페이지 버퍼부를 초기화할 때 사용된다.
상술한 제어 신호들 외에도 컨트롤러(1200)는 다수의 제어 신호들을 메모리 장치(1100)로 송신할 수 있으나, 본 실시예와 직접적인 관련이 없으므로 설명을 생략하도록 한다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변 회로(200)와, 주변 회로(200)를 제어하도록 구성된 제어 로직(300)을 포함한다.
메모리 셀 어레이(210)는 다수의 메모리 블록들(미도시)을 포함하며, 메모리 블록들은 다수의 셀 스트링들(미도시)을 포함한다. 예를 들면, 셀 스트링들은 소오스 라인과 비트라인들(BL) 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 서로 다른 셀 스트링들에 포함된 소오스 셀렉트 트랜지스터들의 게이트들은 소오스 셀렉트 라인들에 연결되고, 메모리 셀들의 게이트들은 워드라인들(WL)에 연결되고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인들에 연결될 수 있다.
주변 회로(200)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼부(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는 동작 신호(OPSIG)에 응답하여 각종 동작에 필요한 다양한 전압들(Vop)을 생성한다. 예를 들면, 전압 생성 회로(21)는 리드 동작에 필요한 리드 전압, 프로그램 동작에 필요한 프로그램 전압, 소거 동작에 필요한 소거 전압을 생성할 수 있고, 각 동작에 필요한 다양한 레벨의 패스전압을 생성할 수 있다. 이 외에도 전압 생성 회로(21)는 소오스 셀렉트 트랜지스터들 및 드레인 셀렉트 트랜지스터들을 턴온하기 위한 턴온 전압들을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(210)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 워드 라인들(WL)을 포함된 각종 라인들에 전압 생성 회로(21)에서 생성된 전압들(Vop)을 전달한다.
페이지 버퍼부(23)는 제어 로직(300)에서 출력된 제어 신호들에 응답하여 데이터를 임시로 저장하거나, 초기화될 수 있다. 예를 들면, 제어 로직(300)으로부터 출력된 프리차지 신호(PCG_N), 셋업 신호(SET) 및 리셋 신호(RST)에 응답하여 페이지 버퍼부(23)는 초기화될 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼부(23) 또는 입출력 회로(25)와 데이터를 주고받는다.
입출력 회로(25)는 외부(예컨대, 컨트롤러)로부터 수신받은 데이터(DATA)를 컬럼 디코더(24)로 전송하거나, 컬럼 디코더(24)로부터 수신받은 데이터(DATA)를 외부(예컨대, 컨트롤러)로 전송한다.
제어 로직(300)은 컨트롤러(도 2의 1200)로부터 칩 인에이블 신호(CE#), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 라이트 인에이블 신호(WE#), 레디/비지 신호(R/B), 셋 파라미터 신호(Set Parameter; SET_PARA)와 입출력 단자(DQ)를 통해 수신된 커맨드 및 어드레스에 응답하여 주변 회로(200)를 제어하기 위한 동작 신호(OPSIG), 로우 어드레스(RADD), 프리차지 신호(PCG_N), 셋업 신호(SET) 또는 리셋 신호(RST) 및 컬럼 어드레스(CADD)를 출력한다. 제어 로직(300)은 셋 파라미터 신호(Set Parameter; SET_PARA)가 수신되면, 프로그램 또는 리드 동작을 위한 어드레스를 수신하는 동안, 페이지 버퍼부(23)를 초기화하기 위한 프리차지 신호(PCG_N)와, 셋업 신호(SET) 또는 리셋 신호(RST)를 출력하며, 페이지 버퍼부(23)는 프리차지 신호(PCG_N)와, 셋업 신호(SET) 또는 리셋 신호(RST)에 따라 초기화된다.
상술한 실시예에서는 컨트롤러(도 2의 1200)로부터 출력된 칩 인에이블 신호(CE#), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 라이트 인에이블 신호(WE#), 레디/비지 신호(R/B), 셋 파라미터 신호(SET_PARA), 커맨드 및 어드레스가 제어 로직(300)으로 인가되지만, 메모리 장치(1100)에 따라 입출력 회로(25)를 통해 제어 로직(300)으로 인가될 수도 있다.
도 4는 도 3의 제어 로직을 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 제어 로직(300)은 제어 신호 생성부(41), 지연부(42), 상태 데이터 생성부(43), 인에이블 신호 변환부(44), 인에이블 신호 생성부(45), 데이터 출력부(46) 및 데이터 신호 생성부(47)를 포함할 수 있다.
제어 신호 생성부(41)는 칩 인에이블 신호(CE#), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 라이트 인에이블 신호(WE#), 레디/비지 신호(R/B), 셋 파라미터 신호(SET_PARA)와, 입출력 단자(DQ)를 통해 수신되는 커맨드, 어드레스와, 데이터 생성 신호 생성부(47)에서 생성된 프리차지 생성 신호(IN_PCG_N)와 셋업 생성 신호(IN_SET) 또는 리셋 생성 신호(IN_RST)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 프리차지 신호(PCG_N)와, 셋업 신호(SET) 또는 리셋 신호(RST)를 출력한다.
지연부(42)는 라이트 인에이블 신호(WE#)와 어드레스 래치 인에이블 신호(ALE)에 응답하여 셋업 클럭(CK)과 제1 인에이블 신호(EN1)를 생성한다. 예를 들면, 지연부(42)는 라이트 인에이블 신호(WE#)가 수신되면, 라이트 인에이블 신호(WE#)와 동일한 주기를 갖는 셋업 클럭(CK)을 일정 시간 지연시켜 출력한다. 또한, 지연부(42)는 어드레스 래치 인에이블 신호(ALE)가 수신되면, 어드레스 래치 인에이블 신호(ALE)와 동일한 주기를 갖는 제1 인에이블 신호(EN1)를 일정 시간 지연시켜 출력한다.
상태 데이터 생성부(43)는 다수의 상태 데이터(DATA_ST)를 저장하고, 파워업 신호(POR), 셋업 클럭(CK) 및 제1 인에이블 신호(EN1)에 응답하여 상태 데이터(DATA_ST)를 순차적으로 출력한다. 파워업 신호(POR)는 항상 하이(high)를 유지하도록 설정된다. 상태 데이터 생성부(43)는 저장된 다수의 상태 데이터((DATA_ST) 중 파워업 신호(POR), 셋업 클럭(CK) 및 제1 인에이블 신호(EN1)에 따라 선택된 상태 데이터(DATA_ST)를 순차적으로 출력할 수 있다. 예를 들면, 상태 데이터 생성부(43)에 101, 001, 010, 011 및 100의 상태 데이터(DATA_ST)가 저장된 경우, 파워업 신호(POR)와 제1 인에이블 신호(EN1)가 모두 하이(high)이고, 셋업 클럭(CK)이 로우(low)에서 하이(high)로 천이될 때마다 상태 데이터(DATA_ST)가 순차적으로 출력될 수 있다.
인에이블 신호 변환부(44)는 입출력 단자(DQ)에 인가되는 커맨드에 응답하여 제2 인에이블 신호(EN2)를 출력한다. 예를 들면, 인에이블 신호 변환부(44)는 입출력 단자(DQ)에 로드된 커맨드에 응답하여 하이(high) 또는 로우(low)로 천이되는 제2 인에이블 신호(EN2)를 출력한다.
인에이블 신호 생성부(45)는 셋 파라미터 신호(SET_PARA)와 제2 인에이블 신호(EN2)에 응답하여 제3 인에이블 신호(EN3)를 생성한다. 예를 들면, 인에이블 신호 생성부(45)는 셋 파라미터 신호(SET_PARA)가 인가된 상태에서, 제2 인에이블 신호(EN2)가 인가되면, 제2 인에이블 신호(EN2)에 동기하여 제3 인에이블 신호(EN3)를 출력한다.
데이터 출력부(46)는 상태 데이터(DATA_ST)와 제3 인에이블 신호(EN3)에 응답하여 제어 데이터(DATA_OUT)를 순차적으로 출력한다. 예를 들면, 데이터 출력부(46)는 상태 데이터(DATA_ST)와 제3 인에이블 신호(EN3)를 디코딩하여 제어 데이터(DATA_OUT)를 생성하고, 생성된 제어 데이터(DATA_OUT)를 출력할 수 있다. 따라서, 데이터 출력부(46)는 상태 데이터(DATA_ST)와 제3 인에이블 신호(EN3)에 따라 가변된 제어 데이터(DATA_OUT)를 출력할 수 있다.
데이터 신호 생성부(47)는 제어 데이터(DATA_OUT)에 응답하여 프리차지 생성 신호(IN_PCG_N)와 셋업 생성 신호(IN_SET) 또는 리셋 생성 신호(IN_RST)를 생성한다. 예를 들면, 데이터 신호 생성부(47)는 첫 번째 제어 데이터(DATA_OUT)가 수신되면 일정 시간 지연(delay) 후에 프리차지 생성 신호(IN_PCG_N)를 출력한다. 이어서, 설정된 제어 데이터(DATA_OUT)가 수신되면 셋업 생성 신호(IN_SET)와 리셋 생성 신호(IN_RST) 중에서 하나의 신호만 출력한다. 셋업 생성 신호(IN_SET)와 리셋 생성 신호(IN_RST) 중 어느 신호가 출력되는지는 데이터 신호 생성부(47)의 설정에 따라 바뀔 수 있으며, 메모리 장치(1100) 제조시 임의로 설정될 수 있다. 예를 들면, 페이지 버퍼부(도 3의 23)를 초기화하기 위하여 셋업 신호(SET)를 사용할 경우, 데이터 신호 생성부(47)는 리셋 생성 신호(IN_RST) 대신 셋업 생성 신호(IN_SET)가 출력되도록 설정될 수 있다. 또는, 페이지 버퍼부(도 3의 23)를 초기화하기 위하여 리셋 신호(RST)를 사용할 경우, 데이터 신호 생성부(47)는 셋업 생성 신호(IN_SET) 대신 리셋 생성 신호(IN_RST)가 출력되도록 설정될 수 있다. 이를 위해, 데이터 신호 생성부(47)는 제어 데이터(DATA_OUT)에 응답하여 동작하는 다수의 SR-래치(SR-Latch)들로 구성될 수 있다. SR-래치들의 연결 구성은 다양하게 구현될 수 있다. 상술한 바와 같이, 데이터 신호 생성부(47)는 설정된 제어 데이터(DATA_OUT)가 수신되면 셋업 생성 신호(IN_SET) 또는 리셋 생성 신호(IN_RST)를 출력하기 때문에, 설정된 제어 데이터(DATA_OUT)가 수신되지 않으면 셋업 생성 신호(IN_SET) 또는 리셋 생성 신호(IN_RST)를 출력하지 않는다.
도 5는 도 3의 페이지 버퍼부에 포함된 어느 하나의 페이지 버퍼를 간략히 설명하기 위한 도면이다. 페이지 버퍼부(도 3의 23)는 서로 동일하게 구성된 다수의 페이지 버퍼들을 포함한다. 도 5에서는 다수의 페이지 버퍼들 중 어느 하나의 페이지 버퍼(PB)를 예를 들어 설명하도록 한다.
도 5를 참조하면, 페이지 버퍼(PB)는 비트라인(BL)을 통해 메모리 셀 어레이(도 3의 100)에 연결된다. 페이지 버퍼(PB)는 센싱 노드(sensing node; SO)와 공통 센싱 노드(common sensing node; COM) 사이에서 서로 병렬로 연결되며 데이터를 임시로 저장하기 위한 제1 내지 제k 래치들(LAT1~LATk; k는 양의 정수)과, 센싱 노드(SO)를 프리차지하기 위한 프리차지 스위치(S1)와, 공통 센싱 노드(COM)를 디스차지하기 위한 디스차지 스위치(S4)를 포함할 수 있다. 프리차지 스위치(S1)는 프리차지 신호(PCG_N)에 응답하여 전원전압(VDD)을 센싱 노드(SO)에 전달하여 센싱 노드(SO)를 프리차지할 수 있는 PMOS 트랜지스터로 구현될 수 있다. 디스차지 스위치(S4)는 센싱 노드(SO)의 전위에 따라 공통 센싱 노드(COM)를 디스차지할 수 있는 NMOS 트랜지스터로 구현될 수 있다. 제1 내지 제k 래치들(LAT1~LATk)은 서로 동일하게 구성될 수 있으므로, 제1 래치(LAT1)를 예를 들어 설명하면 다음과 같다. 제1 래치(LAT1)는 제1 인버터(I1) 및 제2 인버터(I2)를 포함한다. 제1 인버터(I1)의 입력단은 제1 노드(Q)에 연결되고 출력단은 제2 노드(QN)에 연결된다. 제2 인버터(I2)의 입력단은 제2 노드(QN)에 연결되고 출력단은 제1 노드(Q)에 연결된다.
또한, 페이지 버퍼(PB)는 제1 내지 제k 래치들(LAT1~LATk)을 초기화하거나, 제1 내지 제k 래치들(LAT1~LATk)에 저장된 데이터를 센싱 노드(SO) 또는 공통 센싱 노드(COM)에 전달하거나, 센싱 노드(SO) 또는 공통 센싱 노드(COM)에 로드된 데이터를 제1 내지 제k+1 래치들(LAT1~LATk+1)에 전달하도록 구성된 제1 내지 제k+1 전송부들(TR1~TRk+1; k는 양의 정수)을 포함할 수 있다. 예를 들어, 제1 래치(LAT1)가 메인 래치(main latch)인 경우, 제1 래치(LAT1)와 공통 센싱 노드(COM) 사이에 연결된 전송부가 초기화 회로(initialization circuit)로 사용될 수 있고, 나머지 제1 내지 제k+1 전송부들(TR1~TRk+1)은 데이터 전송부로 사용될 수 있다.
초기화 회로는 제1 래치(LAT1)와 공통 센싱 노드(COM) 사이에 연결될 수 있다. 초기화 회로는 리셋 스위치(S2)와 셋업 스위치(S3)를 포함할 수 있다. 리셋 스위치(S2)는 리셋 신호(RST)에 응답하여 제2 노드(QN)와 공통 센싱 노드(COM)를 서로 연결할 수 있는 NMOS 트랜지스터로 구현될 수 있다. 셋업 스위치(S3)는 셋업 신호(SET)에 응답하여 제1 노드(Q)와 공통 센싱 노드(COM)를 서로 연결할 수 있는 NMOS 트랜지스터로 구현될 수 있다. 초기화 회로는 제1 래치(LAT1)에 연결될 수 있는데, 제1 내지 제k 래치들(LAT1~LATk)에 연결된 제1 내지 제k+1 전송부들(TR1~TRk+1) 중 일부 전송부들이 초기화 회로로 사용될 수도 있다. 프리차지 신호(PCG_N)가 로우(low)이고, 리셋 신호(RST) 또는 셋업 신호(SET)가 하이(high)가 되면 초기화 회로에 연결된 래치가 초기화된다.
도 6은 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 본 실시예에 따른 페이지 버퍼(도 5의 PB)의 초기화 동작은 프로그램 동작, 리드 동작 또는 소거 동작을 수행하기 위한 커맨드 및 어드레스 전송 구간에서 동시에 수행된다. 리드 동작을 예를 들어 페이지 버퍼(도 5의 PB)의 초기화 동작을 구체적으로 설명하면 다음과 같다.
리드 동작이 시작되면, 컨트롤러(도 2의 1200)는 리드 동작을 수행하기 위하여 선택된 메모리 장치(도 2의 1100)에 로우(low)의 칩 인에이블 신호(CE#)를 출력한다(T1). 선택된 메모리 장치(1100)에 로우(low)의 칩 인에이블 신호(CE#)가 인가되면, 채널(channel)에 로드(load)되는 신호 및 데이터는 선택된 메모리 장치에만 로드될 수 있다. 즉, 컨트롤러(1200)와 채널을 통해 연결된 다수의 메모리 장치들 중에서 선택된 메모리 장치(1100)를 제외한 나머지 메모리 장치들에는 하이(high)의 칩 인에이블 신호(CE#)가 인가되므로, 채널(channel)에 신호 및 데이터가 로드되더라도 나머지 메모리 장치들에는 신호 및 데이터가 로드되지 않는다.
이어서, 컨트롤러(1200)는 하이(high)의 셋 파라미터 신호(SET_PARA)를 출력한다(T2). 하이(high)의 셋 파라미터 신호(SET_PARA)가 로드되면, 선택된 메모리 장치(1100)는 초기화 모드가 된다. 초기화 모드는 커맨드 및 어드레스가 선택된 메모리 장치(1100)에 로드(load)되는 동안, 페이지 버퍼를 동시에 초기화할 수 있는 모드를 의미한다.
컨트롤러(1200)는 로우(low)인 커맨드 래치 인에이블 신호(CLE)를 하이(high)로 천이시켜서(T3), 선택된 메모리 장치(1100)에 커맨드(command)를 로드할 준비를 하고, 입출력 단자(DQ)에 어드레스 입력 커맨드(00h)를 로드한다. 입출력 단자(DQ)에 로드된 어드레스 입력 커맨드(00h)가 선택된 메모리 장치(1100)에 로드(load)되도록, 컨트롤러(1200)는 라이트 인에이블 신호(WE#)를 일정한 주기를 갖는 클럭(clock)으로 출력한다. 어드레스 입력 커맨드(00h)는 클럭 형태로 출력되는 라이트 인에이블 신호(WE#)의 라이징 엣지(rising edge)에서(T4) 선택된 메모리 장치(1100)에 입력된다.
컨트롤러(1200)로부터 라이트 인에이블 신호(WE#)가 출력되면, 지연부(도 4의 42)는 라이트 인에이블 신호(WE#)를 일정 시간 지연시킨 셋업 클럭(CK)을 출력한다. 입출력 단자(DQ)에 어드레스 입력 커맨드(00h)가 로드되면, 인에이블 신호 변환부(도 4의 44)는 제2 인에이블 신호(EN2)를 출력한다.
셋 파라미터 신호(SET_PARA)가 하이(high)를 유지하고 있으므로, 제2 인에이블 신호(EN2)가 하이(high)로 출력되면, 인에이블 신호 생성부(도 4의 45)는 제2 인에이블 신호(EN2)에 동기하여 제3 인에이블 신호(EN3)를 하이(high)로 출력한다.
이어서, 컨트롤러(1200)는 어드레스들(ADD1~ADD5)을 로드(load)하기 위하여 하이(high)의 어드레스 래치 인에이블 신호(ALE)를 출력한다. 어드레스 래치 인에이블 신호(ALE)가 하이(high)로 출력되면, 지연부(42)는 일정 시간 지연 후에 제1 인에이블 신호(EN1)를 하이로 출력한다.
컨트롤러(1200)가 입출력 단자(DQ)에 제1 어드레스(ADD1)를 로드(load)하면(T5), 제1 어드레스(ADD1)는 라이트 인에이블 신호(WE#)의 라이징 엣지(rising edge)에서(T6) 선택된 메모리 장치(1100)에 입력된다. 컨트롤러(1200)가 입출력 단자(DQ)에 제2 어드레스(ADD2)를 로드(load)하면(T7), 제2 어드레스(ADD2)는 라이트 인에이블 신호(WE#)의 라이징 엣지(rising edge)에서(T8) 선택된 메모리 장치(1100)에 입력된다. 컨트롤러(1200)가 입출력 단자(DQ)에 제3 어드레스(ADD3)를 로드(load)하면(T9), 제3 어드레스(ADD3)는 라이트 인에이블 신호(WE#)의 라이징 엣지(rising edge)에서(T10) 선택된 메모리 장치(1100)에 입력된다. 컨트롤러(1200)가 입출력 단자(DQ)에 제4 어드레스(ADD4)를 로드(load)하면(T11), 제4 어드레스(ADD4)는 라이트 인에이블 신호(WE#)의 라이징 엣지(rising edge)에서(T12) 선택된 메모리 장치(1100)에 입력된다. 컨트롤러(1200)가 입출력 단자(DQ)에 제5 어드레스(ADD5)를 로드(load)하면(T13), 제5 어드레스(ADD5)는 라이트 인에이블 신호(WE#)의 라이징 엣지(rising edge)에서(T14) 선택된 메모리 장치(1100)에 입력된다. 도 6에서는 제1 내지 제5 어드레스들(ADD1~ADD5)이 도시되었으나, 이는 본 기술의 이해를 돕기 위한 실시예에 해당하므로, 메모리 시스템(1000)에 따라 어드레스의 종류 및 개수가 달라질 수 있다.
제1 내지 제5 어드레스들(ADD1~ADD5)이 선택된 메모리 장치(1100)에 모두 입력되면, 컨트롤러(1200)는 입출력 단자(DQ)에 어드레스 입력완료 커맨드(30h)를 로드한다(T15). 어드레스 입력완료 커맨드(30h)는 라이트 인에이블 신호(WE#)의 라이징 엣지(rising edge)에서(T16) 선택된 메모리 장치(1100)에 입력된다.
제1 내지 제5 어드레스들(ADD1~ADD5)이 선택된 메모리 장치(1100)에 입력되는 동안, 셋업 클럭(CK)이 라이트 인에이블 신호(WE#)와 동일한 주기로 클럭킹(clocking)되므로, 상태 데이터 생성부(도 4의 43)는 상태 데이터 생성부(도 4의 43) 내에 저장된 상태 데이터(DATA_ST)를 순차적으로 출력한다. 예를 들면, 101이 첫 번째 상태 데이터(DATA_ST)로 설정된 경우, 제1 인에이블 신호(EN1)가 출력되기 이전에는 셋업 클럭(CK)의 라이징 엣지(rising edge)에서도(T4) 상태 데이터(DATA_ST)가 바뀌지 않는다.
제1 인에이블 신호(EN1)와 셋업 클럭(CK)에 응답하여 상태 데이터 생성부(43)가 상태 데이터(DATA_ST)를 출력하면, 데이터 생성부(도 4의 46)는 상태 데이터(dATA_ST)와 제3 인에이블 신호(46)를 디코딩하여 제어 데이터(DATA_OUT)를 출력한다. 따라서, 제어 데이터(DATA_OUT)는 상태 데이터(DATA_ST)와 제3 인에이블 신호(46)에 따라 서로 다른 데이터로 출력된다. 예를 들면, 상태 데이터(DATA_ST)가 101일 때 출력되는 제어 데이터(DATA_OUT)는 OUT5로 정의될 수 있고, 상태 데이터(DATA_ST)가 001일 때 출력되는 제어 데이터(DATA_OUT)는 OUT1로 정의될 수 있고, 상태 데이터(DATA_ST)가 010일 때 출력되는 제어 데이터(DATA_OUT)는 OUT2로 정의될 수 있고, 상태 데이터(DATA_ST)가 011일 때 출력되는 제어 데이터(DATA_OUT)는 OUT3로 정의될 수 있고, 상태 데이터(DATA_ST)가 100일 때 출력되는 제어 데이터(DATA_OUT)는 OUT4로 정의될 수 있다.
데이터 신호 생성부(도 4의 47)는 첫 번째 제어 데이터(DATA_OUT)가 수신되면, 일정 시간 지연(delay) 후에 프리차지 생성 신호(IN_PCG_N)를 로우(low)로 출력하고(P1), 마지막 제어 데이터(DATA_OUT)가 수신되면, 일정 시간 지연 후에 프리차지 생성 신호(IN_PCG_N)를 하이(high)로 출력한다(P2). 제어신호 생성부(41)는 프리차지 생성 신호(PCG_N)에 동기하여 프리차지 신호(PCG_N)를 출력한다(P1-P2).
또한, 데이터 신호 생성부(47)는 프리차지 신호(PCG_N)를 하이(high)로 출력하는 동안(W1), 설정된 제어 데이터(DATA_OUT)가 수신되면 셋업 생성 신호(IN_SET) 또는 리셋 생성 신호(IN_RST)를 하이(high)로 출력하고(R1), 설정된 제어 데이터(DATA_OUT)의 다음 제어 데이터(DATA_OUT)가 수신되면 셋업 생성 신호(IN_SET) 또는 리셋 생성 신호(IN_RST)를 로우(low)로 천이시킨다(R2). 제어신호 생성부(41)는 셋업 생성 신호(IN_SET) 또는 리셋 생성 신호(IN_RST)에 동기하여 셋업 신호(SET) 또는 리셋 신호(RST)를 출력한다(R1-R2). 셋업 신호(SET)가 하이(high)로 출력되도록 설정된 경우 리셋 신호(RST)는 로우(low)를 유지하며, 리셋 신호(RST)가 하이(high)로 출력되도록 설정된 경우에는 셋업 신호(SET)는 로우(low)를 유지한다.
셋업 신호(SET) 또는 리셋 신호(RST)가 하이(high)로 출력되는 동안(W2), 페이지 버퍼(도 5의 PB)가 초기화된다. 예를 들면, 프리차지 신호(PCG_N)가 로우(low)이면, 페이지 버퍼(PB)의 프리차지 스위치(S1)가 턴온(turn on)되므로, 센싱 노드(SO)가 양전압으로 프리차지된다. 센싱 노드(SO)가 양전압으로 프리차지되면, 디스차지 스위치(S4)가 턴온(turn on)되므로, 공통 센싱 노드(COM)는 접지단자에 연결된다. 공통 센싱 노드(COM)가 접지될 때까지 셋업 신호(SET)와 리셋 신호(RST)는 모두 로우(low)로 유지된다. 이어서, 셋업 신호(SET)가 하이(high)로 천이되면, 셋업 스위치(S3)가 턴온(turn on)되어 제1 래치(LAT1)의 제1 노드(Q)는 로우(low)로, 제2 노드(QN)는 하이(high)로 초기화된다. 만약, 리셋 신호(RST)가 하이(high)로 천이되면, 리셋 스위치(S2)가 턴온(turn on)되어 제1 래치(LAT1)의 제2 노드(QN)는 로우(low)로, 제1 노드(Q)는 하이(high)로 초기화될 수 있다.
상술한 바와 같이, 페이지 버퍼(도 5의 PB)의 초기화 동작을 어드레스들(ADD1~ADD5)이 입력되는 구간 내에서 수행하므로, 메모리 시스템의 리드 동작시 페이지 버퍼(PB)를 초기화하는 시간만큼 동작 시간을 단축할 수 있다. 또한, 리드 동작이 연속적으로 수행되는 경우에도, 각각의 리드 커맨드에 의해 어드레스가 입력되는 구간 동안 페이지 버퍼(PB)가 초기화되므로, 연속적인 리드 동작에서도 동작 시간을 단축할 수 있다. 특히, 페이지 버퍼(PB)의 리드 동작시 페이지 버퍼(PB)를 초기화하는 동작을 분리함으로써 페이지 버퍼(PB)의 전류 소모량을 낮출 수 있고, 이로 인해 페이지 버퍼(PB)의 피크 전류 증가를 억제할 수 있다. 따라서, 메모리 시스템(도 1의 1000)의 신뢰도를 개선할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 도면이다.
도 7을 참조하면, 드라이브 장치(10000)는 호스트(2000; Host)와 SSD(3000)를 포함한다.
SSD(3000)는 SSD 컨트롤러(3100), 버퍼 메모리(3200; Buffer Memory) 및 메모리 장치(1100)를 포함할 수 있다.
메모리 장치(1100)는 도 3과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1100)에 대한 구체적인 설명은 생략한다.
SSD 컨트롤러(3100)는 호스트(2000)와 SSD(3000)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(3100)는 호스트(2000)의 버스 포맷(Bus Format)에 대응하여 SSD(3000)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(3100)는 호스트(2000)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(3100)는 메모리 장치(1100)를 액세스한다. 호스트(2000)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(3200)에는 호스트(2000)로부터 제공되는 프로그램 데이터 또는 메모리 장치(1100)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2000)의 리드 요청시 메모리 장치(1100)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(3200)는 캐시된 데이터를 직접 호스트(2000)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2000)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(3000)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2000)의 인터페이스 속도가 SSD(3000)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(3200)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(3200)는 대용량의 보조 기억 장치로 사용되는 SSD(3000)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
메모리 장치(1100)는 SSD(3000)의 저장 매체로서 제공된다. 예를 들면, 메모리 장치(1100)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템(20000)은 컨트롤러(4100)와 메모리 장치(1100)를 포함할 수 있다.
메모리 장치(1100)는 도 3과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1100)에 대한 구체적인 설명은 생략한다.
컨트롤러(4100)는 메모리 장치(1100)를 제어하도록 구성될 수 있다. SRAM(4110)은 CPU(4120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(4130)는 메모리 시스템(20000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 컨트롤러(4100)에 구비된 에러 정정 회로인 ECC(4140)는 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(4150)는 메모리 장치(1100)와 인터페이싱 할 수 있다. CPU(4120)는 컨트롤러(4100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 8에는 도시되지 않았지만, 메모리 시스템(20000)은 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(20000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 컴퓨팅 시스템(30000)은 버스(5300)에 전기적으로 연결된 메모리 장치(1100), 컨트롤러(1200), 모뎀(5200), 마이크로(5400) 및 사용자 인터페이스(5500)를 포함할 수 있다.
본 발명에 따른 컴퓨팅 시스템(30000)이 모바일 장치인 경우, 컴퓨팅 시스템(30000)의 동작 전압을 공급하기 위한 배터리(5600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(30000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 장치(1100)는 도 3과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1100)에 대한 구체적인 설명은 생략한다.
컨트롤러(1200)와 메모리 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 2000: 호스트
100: 메모리 셀 어레이 200: 주변 회로
300: 제어 로직 21: 전압 생성 회로
22: 로우 디코더 23: 페이지 버퍼부
24: 컬럼 디코더 25: 입출력 회로
41: 제어신호 생성부 42: 지연부
43: 상태 데이터 생성부 44: 인에이블 신호 변환부
45: 인에이블 신호 생성부 46: 데이터 출력부
47: 데이터 신호 생성부

Claims (17)

  1. 데이터가 저장되도록 구성된 메모리 장치; 및
    상기 메모리 장치에 제어 신호들을 출력하여 상기 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며,
    상기 메모리 장치는,
    상기 제어 신호들에 응답하여 선택된 동작의 어드레스를 수신할 때, 상기 메모리 장치에 포함된 페이지 버퍼를 동시에 초기화하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제어 신호들은 칩 인에이블 신호, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 라이트 인에이블 신호, 레디/비지 신호, 셋 파라미터 신호를 포함하는 메모리 시스템.
  3. 제2항에 있어서, 상기 메모리 장치는,
    상기 데이터가 저장되는 메모리 셀 어레이;
    상기 페이지 버퍼를 포함하며, 상기 메모리 셀 어레이의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변 회로; 및
    상기 제어 신호들에 응답하여 상기 주변 회로를 제어하도록 구성된 제어 로직을 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 주변 회로는,
    동작 신호에 응답하여 다양한 전압들을 생성하는 전압 생성 회로;
    로우 어드레스에 응답하여 상기 다양한 전압들을 상기 메모리 셀 어레이에 전달하는 로우 디코더;
    비트라인을 통해 상기 메모리 셀 어레이에 연결되며, 프리차지 신호와 셋업 신호 또는 리셋 신호에 응답하여 초기화되는 상기 페이지 버퍼;
    컬럼 어드레스에 응답하여 상기 페이지 버퍼와 데이터를 주고받는 컬럼 디코더; 및
    외부와 데이터를 주고받고, 상기 컬럼 디코더와 데이터를 주고받는 입출력 회로를 포함하는 메모리 시스템.
  5. 제4항에 있어서, 상기 페이지 버퍼는,
    상기 비트라인에 연결된 센싱 노드;
    상기 프리차지 신호에 응답하여 전원 전압을 상기 센싱 노드에 전달하는 프리차지 스위치;
    상기 센싱 노드의 전위에 응답하여 공통 센싱 노드를 디스차지하는 디스차지 스위치;
    상기 센싱 노드에 연결된 래치; 및
    상기 래치와 상기 공통 센싱 노드 사이에 연결되며, 상기 셋업 신호 또는 상기 리셋 신호에 응답하여 상기 래치를 초기화하는 초기화 회로를 포함하는 메모리 시스템.
  6. 제4항에 있어서, 상기 제어 로직은,
    상기 라이트 인에이블 신호 및 상기 어드레스 래치 인에이블 신호를 각각 지연시켜 셋업 클럭 및 제1 인에이블 신호를 출력하도록 구성된 지연부;
    상기 셋업 클럭 및 상기 제1 인에이블 신호에 응답하여 상태 데이터를 출력하도록 구성된 상태 데이터 생성부;
    상기 컨트롤러에서 출력된 커맨드에 응답하여 제2 인에이블 신호를 출력하도록 구성된 인에이블 신호 변환부;
    상기 셋 파라미터 신호 및 상기 제2 인에이블 신호에 응답하여 제3 인에이블 신호를 출력하도록 구성된 인에이블 신호 생성부;
    상기 상태 데이터 및 상기 제3 인에이블 신호에 응답하여 제어 데이터를 출력하도록 구성된 데이터 출력부;
    상기 제어 데이터에 응답하여 프리차지 생성 신호와 셋업 생성 신호 또는 리셋 생성 신호를 출력하도록 구성된 데이터 신호 생성부; 및
    상기 칩 인에이블 신호, 상기 커맨드 래치 인에이블 신호, 상기 어드레스 래치 인에이블 신호, 상기 라이트 인에이블 신호, 상기 레디/비지 신호, 상기 커맨드, 상기 어드레스, 상기 프리차지 생성 신호와 상기 셋업 생성 신호 또는 상기 리셋 생성 신호에 응답하여 상기 동작 신호, 상기 컬럼 어드레스, 상기 프리차지 신호, 상기 셋업 신호 또는 상기 리셋 신호, 상기 컬럼 어드레스를 출력하도록 구성된 제어신호 생성부를 포함하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 상태 데이터 생성부는 상기 상태 데이터에 대응되는 다수의 데이터를 저장하고, 상기 셋업 클럭 및 상기 제1 인에이블 신호에 응답하여 상기 다수의 데이터를 상기 상태 데이터로써 순차적으로 출력하도록 구성된 메모리 시스템.
  8. 제7항에 있어서,
    상기 데이터 출력부는 상기 상태 데이터와 상기 제3 인에이블 신호를 디코딩하여 상기 제어 데이터에 대응되는 다수의 데이터를 순차적으로 출력하도록 구성된 메모리 시스템.
  9. 제8항에 있어서,
    상기 데이터 신호 생성부는 상기 제어 데이터로써 출력되는 상기 다수의 데이터가 수신되면 상기 프리차지 생성 신호를 출력하고,
    상기 제어 데이터로써 출력되는 상기 다수의 데이터 중 설정된 데이터가 수신되면 상기 셋업 생성 신호 또는 상기 리셋 생성 신호를 출력하도록 구성된 메모리 시스템.
  10. 제2항에 있어서,
    상기 칩 인에이블 신호는 상기 메모리 장치를 대기 모드로 진입시킬 때 사용되고, 상기 커맨드 래치 인에이블 신호는 입출력 단자에 로드(load)된 커맨드를 상기 메모리 장치에 로딩할 때 사용되고, 상기 어드레스 래치 인에이블 신호는 상기 입출력 단자에 로드된 상기 어드레스를 상기 메모리 장치에 로드(load)할 때 사용되고, 상기 라이트 인에이블 신호는 상기 입출력 단자에 로드된 상기 커맨드 또는 상기 어드레스를 상기 메모리 장치에 로드(load)할 때 사용되고, 상기 레디/비지 신호는 상기 메모리 장치가 동작 중일 때 사용되고, 상기 셋 파라미터 신호는 상기 페이지 버퍼부를 초기화할 때 사용되는 메모리 시스템.
  11. 라이트 인에이블 신호에 응답하여 어드레스 입력 커맨드, 다수의 어드레스들 및 어드레스 입력완료 커맨드를 메모리 장치에 순차적으로 로드하는 단계; 및
    상기 어드레스들이 로드되는 동안, 상기 메모리 장치에 포함된 페이지 버퍼를 초기화하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 라이트 인에이블 신호는 일정한 주기를 갖는 클럭 형태를 갖는 메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 어드레스 입력 커맨드, 상기 다수의 어드레스들 및 상기 어드레스 입력완료 커맨드는 상기 라이트 인에이블 신호의 라이징 엣지(rising edge)에서 상기 메모리 장치에 로드되는 메모리 시스템의 동작 방법.
  14. 제11항에 있어서,
    상기 라이트 인에이블 신호가 출력되면,
    상기 메모리 장치는 일정 시간 지연 후에 상기 라이트 인에이블 신호와 동일한 주기를 갖는 셋업 클럭을 생성하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 메모리 장치는 상기 셋업 클럽에 응답하여 제어 데이터를 순차적으로 생성하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 메모리 장치는 상기 제어 데이터에 응답하여 프리차지 신호와 셋업 신호 또는 리셋 신호를 생성하는 메모리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 메모리 장치는 상기 프리차지 신호와 셋업 신호 또는 리셋 신호에 응답하여 상기 페이지 버퍼를 초기화하는 메모리 시스템의 동작 방법.
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