KR100390906B1 - 가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법 - Google Patents

가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법 Download PDF

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Abstract

본 발명은 다이나믹형 메모리셀을 사용하고, 메모리셀의 데이타를 리프레쉬시키는 기능을 갖춘 가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법에 관한 것이다. 이를 위한 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법은 제 1 커맨드 신호에 의한 리드 동작에서 수신된 어드레스에 의해 선택된 상기 메모리셀의 데이타를 데이타 출력 패드를 통해 출력시키는 도중에 제 2 커맨드 신호가 들어올 경우 어드레스와 데이타를 레지스터에 각각 저장해 놓고 상기 제 2 커맨드 신호에 의한 동작을 먼저 실시한 후에 상기 레지스터에 저장된 어드레스와 데이타를 이용하여 상기 리드 동작을 수행하는 것을 특징으로 한다.

Description

가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법{VIRTUAL STATIC RANDOM ACCESS MEMORY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법에 관한 것으로, 특히 다이나믹형 메모리셀을 사용하고, 메모리셀의 데이타를 리프레쉬시키는 기능을 갖춘 가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법에 관한 것이다.
일반적으로, 스택틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 'SRAM'이라 칭함)는 디램(DRAM)에 비해 집적도는 떨어지지만, 고속으로 동작하기 때문에 중형 또는 소형 컴퓨터 분야에서 널리 사용되고 있다. SRAM 셀은 통상 두 개의 전송 트랜지스터(access transistor)와 두 개의 구동 트랜지스터(drive transistor), 그리고 두 개의 부하소자로 이루어지는 플립플롭(Flip Flop) 회로로 구성된다. 기억정보는 플립플롭의 입/출력 단자간의 전압차, 즉 셀의 노드(node)에 축적된 전하로서 보존된다. 이 전하는 전원(Vcc)으로부터 부하소자인 PMOS 트랜지스터나 부하저항을 통하여 항상 보충되고 있으므로, SRAM에서는 디램(DRAM)처럼 리프레시(refresh) 기능이 요구되지 않는다.
SRAM 셀은 부하소자로써 공핍형(depletion) NMOS 트랜지스터를 사용하는 경우도 있지만, 소비전력이 매우 크기 때문에 현재는 거의 사용하지 않고 있으며, 대신 소비전력이 낮고 제작이 간편한 고저항의 폴리실리콘을 사용하는 것이 주류를이루고 있다. 그러나, 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점차 높아짐에 따라, 낮은 동작전압을 확보하기 위하여 벌크(bulk)형 PMOS 트랜지스터를 메모리 셀의 부하소자로 사용하는 풀(full) CMOS SRAM 셀이 널리 사용되고 있다. 풀 CMOS SRAM 셀은 대기시(stand-by) 전력소모가 극도로 낮고, 알파입자(α-particle)에 대한 내성(immunity)이 뛰어나다는 이점을 가지고 있다.
도 1은 부하소자로써 PMOS 트랜지스터를 사용한 SRAM 소자의 메모리셀의 일반적적인 회로도이다.
도 1을 참조하면, 하나의 SRAM 셀은 전원단자(Vcc)와 접지단자(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)와, 상기 각각의 인버터의 출력단에 그 소오스영역(또는 드레인영역)들이 각각 접속된 제1 전송 트랜지스터(N3) 및 제2 전송 트랜지스터(N4)로 구성된다.
여기서, 상기 제1 전송 트랜지스터(N3)으 드레인영역(또는 소오스영역) 및 제2 전송 트랜지스터(N4)의 드레인영역(또는 소오스영역)은, 각각 제1 비트라인(BL) 및 제2 비트라인(/BL)과 연결된다.
그리고, 상기 한 쌍의 인버터 중 제1 인버터는, PMOS 트랜지스터로 이루어진 제1 부하 트랜지스터(P1) 및 NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(N1)로 구성되고, 제2 인버터는 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(P2) 및 NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(N4)로 구성된다.
또한, 상기 제1 및 제2 전송 트랜지스터(N3)(N4)는 모두 NMOS 트랜지스터로 이루어지며, 이들 제1 및 제2 전송 트랜지스터(N3)(N4)의 게이트전극은워드라인(WL)과 연결된다.
또한, 상기 제1 및 제2 인버터는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터의 입력단이 제2 인버터의 출력단과 연결되고, 제2 인버터의 입력단은 제1 인버터의 출력단과 연결된다.
한편, 16M SRAM 또는 그 이상의 집적도를 갖는 SRAM 메모리 셀은 고집적도를 달성하기 위해 필연적으로 셀 크기의 감소가 요구된다. 그러나, 풀(full) CMOS형 SRAM 셀에 있어서는 6개의 트랜지스터들 즉, 한 쌍의 구동 트랜지스터, 한 쌍의 전송 트랜지스터 및 한 쌍의 부하 트랜지스터들이 모두 평면상에 배치되므로, 집적도가 현저히 떨어진다. 이는, SRAM 셀이 뛰어난 동작특성을 가지고 있음에도 불구하고 고집적회로(VLSI)에 다양하게 채용되지 못하고 있는 원인중의 하나이다.
따라서, 1개의 트랜지스터와 1개의 캐패시터로 1개의 셀(cell)을 구현하는 디램 셀(DRAM cell)을 이용하여 SRAM을 구현하면 종래에 비해 매우 높은 집적도가 가능할 것이다.
도 2는 DRAM 셀의 회로도이다.
도 2에 도시한 것처럼, DRAM의 메모리셀은 1개의 NMOS 트랜지스터(1)와 데이타를 전하로서 축적하기 위한 1개의 캐패시터(2)로 구성된다. 여기서, NMOS 트랜지스터(1)의 소오스영역(또는, 드레인영역)은 비트 라인(BL)에 연결되고, 게이트영역은 워드 라인(WL)에 연결된다. 그리고, 캐패시터(2)는 NMOS 트랜지스터(1)의 소오스영역(또는, 드레인영역)과 접지단자(Vss) 사이에 연결된다.
그런데, 1개의 트랜지스터와 1개의 캐패시터로 구성된 DRAM 셀(cell)을 이용하여 SRAM을 구현하면 종래에 비해 매우 높은 집적도를 가질 수 있지만, 그러기 위해서는 많은 문제점을 안고 있다. 즉, DRAM은 리프레시(refresh)를 필요로 하는 메모리장치이나 SRAM은 리프레시가 필요없는 메모리장치이다. 따라서, DRAM 셀을 이용하여 SRAM을 구현하기 위해서는 리프레시를 내부적으로 처리 해주어야 하는 문제점이 있다. 그리고, DRAM과 SRAM은 데이타 시트(sheet)상의 동작규정도 서로 다름으로, 이를 만족시키도록 구현해 주어야 한다.
따라서, 본 발명은 이러한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 다이나믹형 메모리셀을 사용하고, 메모리셀의 데이타를 리프레쉬시키는 기능을 갖춘 가상형 스태틱 랜덤 억세스 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 다이나믹형 메모리셀을 사용하고, 메모리셀의 데이타를 리프레쉬시키는 기능을 갖춘 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법을 제공하는데 있다.
도 1은 스태틱형 메모리셀의 일반적인 회로도
도 2는 다이나믹형 메모리셀의 일반적인 회로도
도 3은 디램의 리드 동작 타이밍도
도 4는 디램의 라이트 동작 타이밍도
도 5는 일반적인 SRAM의 리드 동작 타이밍도
도 6 및 도 7은 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 리드 동작시 리프레시 요구가 있는 경우의 동작 타이밍도
도 8 및 도 9는 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 리드 동작시 래이트 라이트 요구가 있는 경우의 동작 타이밍도
도 10은 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 라이트 동작을 설명하기 위한 동작 타이밍도
도 11는 본 발명의 제1 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도
도 12는 본 발명의 제2 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도
도 13 및 도 14는 도 11 및 도 12에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 라이트 동작시 리프레시 요구가 있는 경우의 동작 타이밍도
도 15 및 도 16은 도 11 및 도 12에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 라이트 동작시 래이트 라이트 요구가 있는 경우의 동작 타이밍도
도 17은 본 발명의 제3 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도
도 18은 도 17에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 래이트 라이트가 필요한 상황에서 같은 어드레스로 리드 명령이 들어온 경우를 나타낸 동작 타이밍도
도 19는 도 17에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 래이트 라이트 동작후 같은 어드레스로 리드 명령이 들어온 경우를 나타낸 동작 타이밍도
도 20은 본 발명의 제4 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도
도 21 내지 도 24는 도 20에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 래이트 라이트가 필요한 상황에서 같은 어드레스로 라이트 명령이 들어온 경우를 나타낸 동작 타이밍도
도 25 내지 도 27은 도 20에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 제 2 래이트 라이트가 필요한 상황에서 같은 어드레스로 라이트 명령이 들어온 경우를 나타낸 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
20, 40 : 데이타 입/출력 버퍼부 22, 42, 150 : 어드레스 버퍼부
24, 44, 152 : 커맨드 버퍼부 26, 48 : 데이타 레지스터부
28, 50, 132 : 어드레스 레지스터부 30, 130 : 제어부
32, 58, 140 : 리프레시 제어부
34, 62, 144 : 메모리 셀 어레이 블록
46, 114, 116, 118, 120 : 신호 지연부
54, 136 : 래이트 라이트 제어부
56, 138 : 노멀 동작 제어부 70, 112 : 어드레스 비교부
102 : 하위 바이트 데이타 입/출력 버퍼부
104 : 하위 바이트 커맨드 버퍼부
108 : 상위 바이트 데이타 입/출력 버퍼부
110 : 상위 바이트 커맨드 버퍼부
122 : 하위 바이트 데이타 레지스터부
124 : 하위 바이트 커맨드 레지스터부
126 : 상위 바이트 데이타 레지스터부
128 : 상위 바이트 커맨드 레지스터부
134 : 커맨드 레지스터부
140 : 리프레시 제어부 142 : 카운터부
상기 목적을 달성하기 위하여, 본 발명의 스태틱 랜덤 억세스 메모리장치의 구동방법은 제 1 커맨드 신호에 의한 리드 동작에서 수신된 어드레스에 의해 선택된 상기 메모리셀의 데이타를 데이타 출력 패드를 통해 출력시키는 도중에 리프레시 혹은 래이트 라이트와 같은 제 2 커맨드 신호가 들어올 경우, 제 1 커맨드가 리드일 경우 상기 제 1 커맨드 신호에 의한 동작을 먼저 실시한 후에 출력 버퍼에 래치하여 출력하게 하고 제 2 커맨드를 수행하고, 제 1 커맨드가 라이트인 경우,라이트 명령이 끝날 때 까지 기다린 이후에 제 2 커맨드를 수행하나 상기 제 1 커맨드가 일정 시간 이상 지속될 경우 상기 라이트 동작을 임으로 중단 시킨 뒤 제 2 커맨드를 수행하는데 이때 상기 제 2 커맨드를 수행하는 도중에 제 1 커맨드가 종료되면 그때의 상황을 레지스터에 저장하고 상기 제 2 커맨드가 수행된 이후에 레지스터의 정보를 이용하여 다시 제 1 커맨드인 라이트를 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 스태틱 랜덤 억세스 메모리장치의 구동방법은 제 1 커맨드 신호에 의해 제 1 라이트 동작이 수행되는 도중에 제 2 커맨드 신호가 수신된 후 일정 시간이 경과 한 다음에도 상기 제 1 커맨드 신호 및 어드레스 신호가 변화하지 않으면 상기 제 1 라이트 동작시 사용하던 어드레스와 데이타를 레지스터에 각각 저장해 놓고 상기 제 2 커맨드 신호에 의한 동작을 먼저 실시한 후에 상기 레지스터에 저장된 어드레스와 데이타를 이용하여 제1 라이트 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 스태틱 랜덤 억세스 메모리장치의 구동방법은 제 1 커맨드 신호에 의해 제 1 라이트 동작이 수행되는 도중에 제 2 커맨드 신호가 수신된 후 일정 시간이 경과 한 다음에도 상기 제 1 커맨드 신호 및 어드레스 신호가 변화하지 않으면 상기 제 1 라이트 동작시 데이타와 어드레스를 래지스터에 저장해 놓고 상기 제 2 커맨드 신호에 의한 동작을 먼저 실시한 후에 상기 래지스터에 저장된 데이타와 어드레스를 이용하여 제 1 라이트 동작을 실시하고, 상기 제 2 커맨드 신호에 의한 동작을 수행하는 도중에 상기 레지스터에저장된 어드레스와 동일한 어드레스를 갖는 제3 커맨드 신호가 들어오면 상기 레지스터에 저장된 데이타 및 어드레스를 이용하거나 또는 상기 제3 커맨드 신호에 의해 변경된 레지스터의 데이타와 어드레스를 이용하여 상기 제3 커맨드 신호에 의한 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 스태틱 랜덤 억세스 메모리장치는 다이나믹형 메모리셀을 갖는 메모리 셀 어레이 블록과, 디큐 패드를 통해 데이타를 입/출력하는 데이타 입/출력 버퍼부와, 외부로부터 어드레스 신호를 수신하는 어드레스 버퍼부와, 외부로부터 제 1 커맨드 신호를 수신하는 커맨드 버퍼부와, 상기 데이타 입력 버퍼부로 부터의 데이타를 저장하고 저장된 데이타를 상기 메모리 셀 어레이 블록으로 출력하는 데이타 레지스터부와, 상기 어드레스 버퍼부로 부터의 어드레스 신호를 저장하고 저장된 어드레스를 상기 메모리 셀 어레이 블록으로 출력하는 어드레스 레지스터부와, 상기 메모리 셀 어레이 블록을 프리차지 한 후 리프레시 시키는 리프레시 제어부와, 상기 커맨드 버퍼부로 부터의 커맨드 신호와 상기 어드레스 버퍼부로 부터의 어드레스 신호와 상기 데이타 입력 버퍼부로 부터의 데이타 신호와 상기 메모리 셀 어레이 블록으로 부터의 데이타 신호를 수신하여, 상기 데이타 입/출력 버퍼부와 상기 데이타 레지스터부와 상기 어드레스 레지스터부와 상기 리프레시 제어부와 상기 메모리 셀 어레이 블록을 각각 제어하는 제어부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 스태틱 랜덤 억세스 메모리장치는 다이나믹형 메모리셀을 갖는 메모리 셀 어레이 블록과, 제1 디큐 패드를 통해하위 바이트 데이타를 입/출력하는 하위 바이트 입/출력 버퍼부와, 하위 바이트 커맨드신호를 수신하는 하위 바이트 커맨드 버퍼부와, 제2 디큐 패드를 통해 상위 바이트 데이타를 입/출력하는 상위 바이트 입/출력 버퍼부와, 상위 바이트 커맨드신호를 수신하는 상위 바이트 커맨드 버퍼부와, 상기 하위 바이트 입력 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제1 신호 지연부와, 상기 하위 바이트 커맨드 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제2 신호 지연부와, 상기 상위 바이트 입력 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제3 신호 지연부와, 상기 상위 바이트 커맨드 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제4 신호 지연부와, 상기 제1 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제1 레지스터부와, 상기 제2 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제2 레지스터부와, 상기 제3 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제3 레지스터부와, 상기 제4 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제4 레지스터부와, 외부로부터 어드레스 신호를 수신하는 어드레스 버퍼부와, 상기 어드레스 버퍼부로 부터의 어드레스 신호를 저장하고 저장된 어드레스를 상기 메모리 셀 어레이 블록으로 출력하는 어드레스 레지스터부와, 외부로부터 제 1 커맨드 신호를 수신하는 커맨드 버퍼부와, 상기 커맨드 버퍼부로 부터의 커맨드 신호를 저장하고 저장된 커맨드 신호를 상기 메모리 셀 어레이 블록으로 출력하는 커맨드 레지스터부와, 상기메모리 셀 어레이 블록을 프리차지 한 후 리프레시 시키는 리프레시 제어부와, 상기 어드레스 버퍼부를 통해 수신된 어드레스 신호와 상기 어드레스 레지스터부에 저장된 어드레스 신호를 비교하여 동일여부를 검출한 신호를 발생하는 어드레스 비교부와, 일정 주기의 펄스 신호를 발생하는 카운터부와, 상기 카운터부로 부터의 펄스 신호에 의해 상기 메모리 셀 어레이 블록을 프리차지시킨 후 리프레시 하는 리프레시 제어부와, 상기 커맨드 버퍼부로 부터의 커맨드 신호와 상기 어드레스 버퍼부로 부터의 어드레스 신호와 상기 어드레스 비교부로 부터의 신호와 상기 메모리 셀 어레이 블록으로 부터의 데이타 신호를 수신하여, 상기 하위 바이트 입/출력 버퍼부와 상기 상위 바이트 입/출력 버퍼부와 상기 제1 내지 제4 레지스터부와 상기 어드레스 레지스터부와 상기 커맨드 레지스터부와 상기 카운터부와 상기 리프레시 제어부의 동작을 각각 제어하는 제어부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하여 상세히 설명하기로 한다.
본 발명의 스태틱 램덤 억세스 메모리장치는 DRAM 셀을 SRAM에 구현한 것으로, 본 발명에 대한 이해를 돕기 위해 본 발명을 설명하기 전에 DRAM과 SRAM의 동작에 대해 설명하기로 한다.
첨부도면에서 도 3은 DRAM의 리드 동작 타이밍도이고, 도 4는 DRAM의 라이트 동작 타이밍도이다.
DRAM은 라스(/RAS), 카스(/CAS) 및 어드레스 신호를 받아들인 뒤 라이트 인에이블 신호(/WE)의 상태에 따라 리드(READ) 또는 라이트(WRITE) 동작을 행한다.
DRAM의 리드 동작은 도 3에 도시된 바와 같이, 라스(/RAS) 신호가 '로우'로 액티브 될 때 수신된 로오 어드레스(X-Add)에 의해 워드 라인이 활성화되고, 선택된 워드 라인의 셀의 데이타가 비트 라인(BL)과 비트바 라인(/BL)에 전하 분배되어 실리게 된다. 그 후, 비트라인 센스앰프가 구동하여 비트 라인(BL)과 비트바 라인(/BL)에 실린 미세한 데이타 신호를 전원전압(Vcc)과 접지 전압(Vss) 레벨로 각각 증폭한다.(이 시간이 로오 액티브 시간(tRCD)).
이후 카스(/CAS) 신호가 '로우'로 액티브 될 때 수신된 컬럼 어드레스(Y-Address)에 의해 비트 라인(BL)(/BL)을 선택하게 되고, 비트라인 센스앰프에 의해 증폭된 비트 라인(BL,/BL)과 글로벌 데이타버스라인(GDB, /GDB)을 연결시켜 센싱된 비트 라인의 데이타를 글로벌 데이타버스라인에 싣는다. 이때, 글로벌 데이타버스라인에 실린 데이타는 데이터라인 센스앰프에 의해 증폭된 후 데이타 출력버퍼를 통해 밖으로 전송되게 된다.
도 3에서, tRAS는 라스(/RAS)의 액티브 시간이고, tCAC는 카스(/CAS)의 액티브 시간이고, tAA는 컬럼 어드레스의 액티브 시간이다. 그리고, tRCS는 리드 커맨드 셋업 시간(Set-up time)이고, tRCH는 카스(/CAS)가 '하이'로 된 후 리드 커맨드 홀드 시간이며, tRRH는 라스(/RAS)가 '하이'로 된 후 리드 커맨드 홀드 시간이다.
DRAM의 라이트 동작은 도 4에 도시된 바와 같이, 라스(/RAS) 신호가 '로우'로 액티브 될 때 수신된 로오 어드레스(X-Add)에 의해 워드 라인이 활성화되고, 선택된 워드 라인의 셀에 저장된 데이타가 비트라인(BL)과 비트라인바(/BL)에 전하 분배되어 실리게 된다. 그 후, 비트라인 센스앰프가 구동하여 비트 라인(BL)과 비트바 라인(/BL)에 실린 미세한 데이타 신호를 전원전압(Vcc)과 접지 전압(Vss) 레벨로 각각 증폭한다.(이 시간이 로오 액티브 시간(tRCD)).
이후 카스(/CAS) 신호가 '로우'로 액티브 될 때 수신된 컬럼 어드레스(Y-Address)에 의해 비트 라인(BL)(/BL)을 선택하게 되고, 선택된 비트 라인(BL,/BL)과 글로벌 데이타버스라인(GDB,/GDB)이 연결되고, 라이트(write) 할 데이타가 라이트 드라이버에 의하여 글로벌 데이타버스라인(GDB,/GDB)에 실리게 된다. 이때, 글로벌 데이타버스라인과 비트 라인이 연결되어 있으므로, 글로벌 데이타버스라인에 실린 데이타가 비트 라인으로 실리게 된다. 따라서, 비트 라인에 실린 라이트 데이타는 워드 라인이 활성화된 상태이기 때문에 메모리 셀로 저장되게 된다.
도 4에서, tWCS는 라이트 커맨드 셋업 시간이고, tWCH는 라이트 커맨드 홀드 시간이며, tWP는 라이트 커맨드 펄스폭이다. 그리고, tDS는 데이타 셋업 시간이고, tDH는 데이타 홀드 시간이다.
도 5는 일반적인 SRAM의 리드 동작 타이밍도이다
먼저, 칩 선택신호(/CS)가 '로우'로 액티브된 상태에서 읽고자 하는 메모리 셀에 해당하는 어드레스(An)를 가하면, 이 어드레스 신호(An)는 어드레스 버퍼를 통하여 프리 디코더로 입력된다. 이때, 리드 동작을 위해 출력 인에이블신호(/OE)는 '로우'로 액티브되고, 라이트 인에이블신호(/WE)는 '하이'로 디스에이블되며, 하위 바이트선택신호(/LB)와 상위 바이트 선택신호(/UB)는 '로우'로 모두 인에이블된 상태이다. 상기 프리 디코더에서 프리 디코딩된 신호는 워드 라인을 선택하기 위한 로오 디코더로 입력된다. 그리고, 로오 디코더의 출력 신호에 의해 워드라인드라이버가 구동되어 워드 라인을 선택한다. 마찬가지로, 선택된 워드 라인의 컬럼 라인을 선택하면 메모리 셀이 선택된다. 선택된 셀의 데이터가 비트 라인을 거쳐 데이터 비트 라인으로 전달되고 센스 앰프로 입력된다. 그리고, 센스 앰프에서 증폭된 데이터(Dn)는 출력 버퍼를 통하여 출력단으로 나간다.
도 5에 도시한 것과 같이, 수신된 어드레스 신호가 변화할 때, 어드레스가 변화하는 것을 감지하는 어드레스 천이 검출(ATD) 회로(도시되지 않음)가 작동되어 원 숏 펄스(one shot pulse)를 발생한다. 이 펄스 신호에 의해 출력 버퍼가 제어되어 변화된 어드레스(Am)에 해당하는 셀의 데이타(Dm)를 출력하게 된다. 이때, 변화된 어드레스 신호(Am)에 의해 새로운 데이타(Dm)가 출력되는 시간은 어드레스 신호가 변화된 시간으로부터 유효 데이타가 출력되는데 소요되는 시간(tAA)이 지난 이후이다.
도 5에 도시한 바와 같이, SRAM은 칩 선택신호(/CS)에 의해 리드 동작이 이루어 지기도 하고, 어드레스(ADD)가 변하여도 새로운 리드 동작을 수행한다.
도 3에 도시한 DRAM의 리드 동작과 도 5에 도시한 SRAM의 리드 동작을 비교하여 보면, SRAM은 DRAM과 달리 어드레스를 멀티플렉싱(multiflexing)하지 않으며, 또한 어드레스가 특정 컨트롤 핀에 대하여 셋업(Set-up) 및 홀드(Hold) 타임이 없다는 것이다. 따라서, SRAM은 모든 시간에서 어드레스를 변화시킬 수 있으며, 입력된 어드레스가 규정된 시간을 지키면 어드레스가 입력된 후 유효 데이타(valid data)가 출력되는데 걸리는 시간(tAA) 이내에 유효 데이타를 출력한다.
이와 같이, SRAM은 칩 선택신호(/CS)와 어드레스(ADD)에 의해 리드 동작이이루어지지만, DRAM은 하나의 로오 어드레스를 인에이블 한 후 리스토어(Restor)를 하기 전에 프리차지 동작을 수행하게 되면 데이타가 유실되는 문제점이 있다. 그러므로, DRAM은 로오 어드레스를 인에이블 한 후 리스토어를 수행하기 전에는 프리차지 동작을 할 수 없다.
그러나, SRAM의 tAA 시간이 DRAM의 리스토어 시간보다 충분히 길다면 DRAM 셀을 구현한 SRAM의 리드 동작에는 아무런 문제가 없다. 왜냐하면, SRAM은 리드 동작시 tAA 시간을 유지하지 않고 어드레스가 변화된 경우, 이 어드레스에 의해 출력되는 데이타는 무시하기 때문이다. 따라서, DRAM 셀을 이용한 SRAM의 리드 동작은 리드 커맨드에 의해 리드 동작을 하여 유효 데이타를 출력한 다음, 리스토어 시간 후에 자동으로 프리차지 동작을 수행하고, 그 이후에 어드레스가 변화되면 새로운 리드 동작을 수행하도록 하면 된다. 만약, SRAM의 tAA 시간이 DRAM의 내부적으로 가능한 리스토어 시간의 2배가 넘으면 리프레시 동작을 히든 리프레시(Hidden refresh) 동작으로 수행하면 문제가 없다.
그러면, 도 6 내지 도 10을 참조하여 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 동작에 대해 좀더 자세하게 알아보기로 한다.
도 6 및 도 7은 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 리드 동작시 리프레시 요구가 있는 경우의 동작 타이밍도이다.
먼저 도 6을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 출력 인에이블신호(/OE)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 제1 어드레스 신호(An)에 의해 제1 리드 동작(Read An)이 수행된다. 이때, 제1 리드 동작(Read An)에 의해 출력되는 신호는 제1 어드레스 신호(An)에 의해 선택된 셀 데이타(Dn)이며, 이 데이타(Dn)는 tAA 시간을 만족시키지 않기 때문에 무효 데이타(invalid data)이다.
리프레시 요청이 없는 경우 일반적인 SRAM의 리드 동작과 유사하나 셀을 완전히 리스토어한 이후에 새로운 명령을 수행하고, 리프레시 요청이 있는 경우 제1 리드 동작(Read An)이 수행된 다음 DRAM 셀의 데이타를 리프레시 시키기 위한 리프레시 동작(Refresh)을 수행한다. 도 6에서는 리프레시 동작(Refresh)이 수행된 이후에도 어드레스 신호(An)는 변화되지 않고 이전의 어드레스 신호(An)를 유지하고 있는 상태를 나타낸 것이다. 리프레시 동작(Refresh)이 수행된 이후 어드레스 신호가 변화되면, 새로 수신된 제2 어드레스 신호(Am)에 의해 제2 리드 동작(Read Am)을 수행하게 된다. 이때, 제2 리드 동작(Read Am)에 의해 출력되는 신호는 유효 데이타로서, 제2 어드레스 신호(Am)에 의해 선택된 셀 데이타(Dm)가 tAA 시간 이후에 출력된다.
도 7을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 출력 인에이블신호(/OE)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 제1 어드레스 신호(An)에 의해 제1 리드 동작(Read An)이 수행된다. 이때, 제1 리드 동작(Read An)에 의해 출력되는 신호는 제1 어드레스 신호(An)에 의해 선택된 셀 데이타(Dn)가 출력되지만, 이 데이타(Dn)는 tAA 시간을만족시키지 않기 때문에 무효 데이타이다.
리프레시 요구가 있는 경우 제1 리드 동작(Read An)이 수행된 후 DRAM 셀의 데이타를 리프레시 시키기 위한 리프레시 동작(Refresh)을 수행한다. 도 7에서는 리프레시 동작이 수행되는 도중에 어드레스 신호가 변화된 경우를 도시한 것이다. 본 발명에서는 리프레시 동작중에 어드레스가 변화하더라도 리프레시를 수행한 이후에 변화된 제2 어드레스 신호(Am)에 의해 제2 리드 동작(Read Am)이 수행되도록 한다. 이때, 제2 리드 동작(Read Am)에 의해 출력되는 신호는 유효한 데이타로서, 제2 어드레스 신호(Am)에 의해 선택된 셀 데이타(Dm)가 tAA 시간 이후에 출력된다.
도 8 및 도 9는 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 리드 동작시 래이트 라이트(Late Write) 요구가 있는 경우의 동작 타이밍도이다.
먼저 도 8을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 출력 인에이블신호(/OE)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 제1 어드레스 신호(An)에 의해 제1 리드 동작(Read An)이 수행된다. 이때, 제1 리드 동작(Read An)에 의해 출력되는 신호는 제1 어드레스 신호(An)에 의해 선택된 셀 데이타(Dn)이며, 이 데이타(Dn)는 tAA 시간을 만족시키지 않기 때문에 무효 데이타(invalid data)이다.
래이트 라이트(Late Write) 요청이 있는 경우 제1 리드 동작(Read An)이 수행된 후 DRAM 셀에 데이타를 라이트 시키기 위한 라이트 동작(Write)을 수행한다. 도 8에서는 래이트 라이트 동작(Late Write)이 수행된 이후에도 어드레스 신호(An)는 변화되지 않고 이전의 어드레스 신호(An)를 유지하고 있는 상태를 나타낸 것이다. 래이트 라이트 동작이 수행된 이후 어드레스 신호가 변화되면, 새로 수신된 제2 어드레스 신호(Am)에 의해 제2 리드 동작(Read Am)을 수행하게 된다. 이때, 제2 리드 동작(Read Am)에 의해 출력되는 신호는 유효 데이타(valid Data)로서, 제2 어드레스 신호(Am)에 의해 선택된 셀 데이타(Dm)가 tAA 시간 이후에 출력된다.
도 9를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 출력 인에이블신호(/OE)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서, 수신된 제1 어드레스 신호(An)에 의해 제1 리드 동작(Read An)이 수행된다. 이때, 제1 리드 동작(Read An)에 의해 출력되는 신호는 제1 어드레스 신호(An)에 의해 선택된 셀 데이타(Dn)이며, 이 데이타(Dn)는 tAA 시간을 만족시키지 않기 때문에 무효 데이타(invalid Data)이다.
래이트 라이트 요구가 있는 경우 제1 리드 동작(Read An)이 수행된 후 DRAM 셀에 데이타를 라이트 시키기 위한 래이트 라이트 동작을 수행한다. 도 9에서는 래이트 라이트 동작이 수행되는 도중에 어드레스 신호가 변화된 경우를 도시한 것이다. 본 발명에서는 래이트 라이트 동작중에 어드레스가 변화하더라도 래이트 라이트 동작을 수행한 이후에 변화된 제2 어드레스 신호(Am)에 의해 제2 리드 동작(Read Am)이 수행되도록 한다. 이때, 제2 리드 동작(Read Am)에 의해 출력되는 신호는 유효한 데이타로서, 제2 어드레스 신호(Am)에 의해 선택된 셀 데이타(Dm)가 tAA 시간 이후에 출력된다.
도 10은 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 라이트 동작을 설명하기 위한 동작 타이밍도이다.
SRAM의 라이트 동작에서 메모리 셀의 선택과정은 리드 동작과 동일하며 라이트 동작시 칩이 라이트 상태가 되므로 센스 앰프, 출력 버퍼는 동작을 하지않고 입력 버퍼가 동작 상태로 들어간다. 그러므로, 입/출력 패드로 입력된 데이타는 데이터 입력을 통해서 데이터 비트 라인 및 선택된 비트 라인으로 전달되고, 선택된 메모리 셀로 들어가서 라이트 동작을 완료하게 된다.
도 8을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작이 수행된다. 이때, 라이트 동작에 의해 메모리 셀로 라이트되는 유효 데이타 신호는 라이트 인에이블신호(/WE)가 '로우' 상태로 천이될 때 수신된 데이타 신호가 아니라 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되기 직전에 수신된 데이타 신호이다. 따라서, 리드 동작과는 달리 라이트 동작에서는 임의로 프리차지를 시킬 수 없다.
하지만, DRAM 셀의 경우 리프레시를 수행하지 않으면 셀의 데이타를 유지할 수 없기 때문에 반드시 리프레시를 하여야 한다. 따라서, DRAM 셀을 이용한 본 발명의 SRAM은 라이트 동작에서 라이트 인에이블신호(/WE), 칩 선택신호(/CS) 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 프리차지를 수행할 경우 라이트 사이클이 긴 경우 리프레시를 할 수 없다. 이러한 문제를 해결하기 위하여, SRAM에서도 DRAM과 같이 로오 사이클 타임(Row Cycle time; tRC)에 최대값을 가지게 하면 이런 문제점을 해결할 수 있으나, 이럴 경우 SRAM하고는 호환이 되지 않는다.
따라서, 본 발명에서는 레지스터(register)를 사용하여, DRAM과 같이 tRC 시간을 제한하지 않고도 사이클이 길어지는 문제를 해결하였다.
참고로, 도 8에 도시된 tDW는 유효 데이타 폭을 나타낸다.
한편, 라이트 동작시 유효 데이타 신호는 라이트 인에이블신호(/WE) 뿐만 아니라 칩 선택신호(/CS), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해서도 결정될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 11은 본 발명의 제1 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도로서, DRAM의 메모리셀을 갖는 메모리 셀 어레이 블록(34)과, 디큐 패드(DQ0∼DQi)를 통해 데이타를 입/출력하는 데이타 입/출력 버퍼부(20)와, 외부로부터 어드레스 신호(A0∼Ai)를 수신하는 어드레스 버퍼부(22)와, 외부로부터 커맨드 신호(/CS,/WE,/OE,/LB,/UB)를 수신하는 커맨드 버퍼부(24)와, 상기 데이타 입/출력 버퍼부(20)로부터 수신된 라이트 데이타를 저장하고 저장된 라이트 데이타를 상기 메모리 셀 어레이 블록(34)으로 출력하고, 상기 메모리 셀 어레이 블록(34)으로부터 수신된 리드 데이타를 저장하고 저장된 리드 데이타를 상기 데이타 입/출력 버퍼부(20)로 출력하는 데이타 레지스터부(26)와, 상기 어드레스 버퍼부(22)로부터 수신된 어드레스 신호를 저장하고 저장된 어드레스 신호를 상기 메모리 셀 어레이 블록(34)으로 출력하는 어드레스 레지스터부(26)와, 상기 메모리 셀 어레이 블록(34)의 메모리셀을 프리차지시킨 후 리프레시 시키는 리프레시 제어부(32)와, 상기 커맨드 버퍼부(24)로 부터의 커맨드 신호와 상기 어드레스 버퍼부(22)로 부터의 어드레스 신호와 상기 데이타 입력 버퍼부(20)로 부터의 데이타 신호와 상기 메모리 셀 어레이 블록(34)으로 부터의 데이타 신호를 수신하여, 상기 데이타 입/출력 버퍼부(20)와 상기 데이타 레지스터부(26)와 상기 어드레스 레지스터부(28)와 상기 리프레시 제어부(32)와 상기 메모리 셀 어레이 블록(34)을 각각 제어하는 제어부(30)를 구비한다.
상기 제어부(30)는 상기 커맨드 버퍼부(24)로부터 수신된 커맨드 신호(/CS,/WE,/OE,/LB,/UB)에 의해 내부에서 리프레시 요청이 없는 경우 리드 동작은 도 5와 같이 일반적인 SRAM 리드와 같이 동작하고, 내부에서 리프레시 요청이 있는 경우의 리드 동작에서는 상기 메모리 셀 어레이 블록(34)으로 부터의 리드 데이타를 상기 디큐 패드(DQ0∼DQi)를 통해 출력한 다음 상기 메모리 셀 어레이 블록(34)을 리프레시 시키고 새로운 커맨드에 의해 다시 리드 동작을 수행하도록 제어하고, 내부에서 리프레시 요청이 없는 경우 라이트 동작에서는 커맨드에 의해 수신된 데이터를 메모리 셀로 저장하고, 내부에서 리프레시 요청이 있을 경우 라이트 동작에서는 상기 메모리 셀 어레이 블록(34)을 리프레시 시킨 후 상기 데이타 레지스터부(26)에 저장된 상기 디큐 패드(DQ0∼DQi)를 통해 수신된 라이트 데이타를 상기 메모리 셀 어레이 블록(34)에 저장시키도록 제어한다.
도 12는 본 발명의 제2 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도로서, DRAM의 메모리셀을 갖는 메모리 셀 어레이 블록(62)과, 디큐 패드(DQ0∼DQi)를 통해 데이타를 입/출력하는 데이타 입/출력 버퍼부(40)와, 외부로부터 어드레스 신호(A0∼Ai)를 수신하는 어드레스 버퍼부(42)와, 외부로부터 커맨드 신호(/CS,/WE,/OE,/LB,/UB)를 수신하는 커맨드 버퍼부(44)와, 상기 데이타 입력 버퍼부(40)로부터 수신된 라이트 데이타를 일정시간 지연시켜 출력하는 신호 지연부(46)와, 상기 신호 지연부(46)로부터 수신된 라이트 데이타를 저장하고 저장된 라이트 데이타를 상기 메모리 셀 어레이 블록(62)으로 출력하고, 상기 메모리 셀 어레이 블록(62)으로부터 수신된 리드 데이타를 저장하고 저장된 리드 데이타를 상기 데이타 출력 버퍼부(40)로 출력하는 데이타 레지스터부(48)와, 상기 어드레스 버퍼부(42)로부터 수신된 어드레스 신호를 저장하고 저장된 어드레스 신호를 상기 메모리 셀 어레이 블록(62)으로 출력하는 어드레스 레지스터부(50)를 구비한다. 그리고, 일정 주기의 펄스 신호를 발생하는 카운터부(60)와, 상기 카운터부(60)로 부터의 펄스 신호와 제어부(52)로 부터의 제어 신호에 의해 상기 메모리 셀 어레이 블록(62)을 프리차지 시킨 후 리프레시 시키기 위한 리프레시 제어부(58)를 구비한다. 또한, 상기 데이타 레지스터부(48)에 저장된 라이트 데이타와 상기 어드레스 레지스터부(50)에 저장된 어드레스 신호를 제어부(52)로 부터의 제어 신호에 의해 상기 메모리 셀 어레이 블록(62)으로 전송하도록 제어하는 래이트 라이트 제어부(54)와, 상기 제어부(52)로 부터의 제어 신호에 의해 상기 데이타 입력 버퍼부(40)로 부터의 데이타를 상기 메모리 셀 어레이 블록(62)으로 전송하거나 또는상기 메모리 셀 어레이 블록(62)의 데이타를 상기 데이타 입력 버퍼부(40)로 전송하도록 제어하는 노멀 동작 제어부(56)와, 상기 커맨드 버퍼부(44)로 부터의 커맨드 신호와 상기 어드레스 버퍼부(42)로 부터의 어드레스 신호와 상기 데이타 입력 버퍼부(40)로 부터의 데이타 신호와 상기 노멀 동작 제어부(56)로 부터의 데이타 신호를 수신하여, 상기 데이타 입/출력 버퍼부(40)와 상기 데이타 레지스터부(48)와 상기 어드레스 레지스터부(50)와 상기 래이트 라이트 제어부(54)와 상기 노멀 동작 제어부(56)와 상기 리프레시 제어부(58)와 상기 카운터부(60)와 상기 메모리 셀 어레이 블록(62)을 각각 제어하는 제어부(30)를 구비한다.
상기 제어부(30)는 상기 커맨드 버퍼부(44)로부터 수신된 커맨드 신호(/CS,/WE,/OE,/LB,/UB)에 의해, 내부에서 리프레시 요청이 없는 경우 리드 동작은 도 5와 같이 일반적인 SRAM 리드와 같이 동작하고, 내부에서 리프레시 요구가 있는 경우의 리드 동작에서는 상기 노멀 동작 제어부(56)를 통해 수신된 상기 메모리 셀 어레이 블록(62)의 데이타를 상기 데이타 출력 버퍼부(40)를 통해 디큐 패드(DQ0∼DQi)로 출력하고, 그 다음 상기 메모리 셀 어레이 블록(62)을 프리차지 및 리프레시 시킨 이후에 새로운 커맨드에 의해 다시 리드 동작을 수행하도록 제어한다. 그리고, 내부에서 리프레시 요청이 없는 경우 라이트 동작에서는 커맨드에 의해 수신된 데이터를 메모리 셀로 저장하고, 내부에서 리프레시 요청이 있을 경우 라이트 동작에서는 상기 메모리 셀 어레이 블록(62)을 프리차지 및 리프레시 시킨 후에 상기 데이타 레지스터부(48)에 저장된 데이타를 상기 메모리 셀 어레이 블록(62)에 저장하도록 제어한다.
한편, 라이트 동작시 라이트 사이클이 긴 경우에는 유효 데이타가 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 결정되어 임의로 프리차지를 시킬 수 없었다. 하지만, 도 11 및 도 12에 도시한 바와 같이, 레지스터를 사용하여 제어하면 임의의 시간에 프리차지를 수행할 수 있다.
도 13 및 도 14는 도 11 및 도 12에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 라이트 동작시 리프레시 요구가 있는 경우의 동작 타이밍도이다.
먼저, 도 13의 동작 타이밍도는 리프레시를 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블된 경우를 나타낸 것이다.
도 13을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서, 수신된 어드레스 신호(An)에 의해 라이트 동작이 수행된다. 이때, 라이트 동작시 유효 데이타(Valid Data)는 라이트 동작에 의해 라이트 인에이블신호(/WE)가 '로우'에서 '하이'로 천이되기 직전의 유효 데이타 펄스폭(tDW)을 갖는 구간에서 수신된 데이타이다.
한편, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작이 된 다음 리프레시 요구가 들어오고, 카운터부(60)에 의해 일정 시간이 경과 한 후에도 칩선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(60)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(60)의 출력 신호를 수신하는 리프레시 제어부(58)는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 상관없이 메모리 셀 어레이 블록(62)을 프리차지 시킨다. 이때, 리프레시 동작은 상기 메모리 셀 어레이 블록(62)이 프리차지된 이후에 수행되게 된다.
그런데, 도 13에서와 같이 리프레시 동작을 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블되면, 유효 데이타(Valid Data)를 리프레시 전 사이클에서 라이트하지 못하였으므로, 어드레스와 데이타를 데이타 레지스터부(48)와 어드레스 레지스터부(50)에 저장시키게 된다. 그 후 리프레시 동작이 끝난 다음 다시 라이트 동작(Late Write)을 수행하여, 상기 데이타 레지스터부(48)에 저장된 데이타를 상기 어드레스 레지스터부(50)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(34)에 저장하게 된다.
따라서, 라이트 사이클이 긴 경우에도 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치는 이상없이 리프레시를 수행할 수 있다.
도 14의 동작 타이밍도는 리프레시를 수행한 이후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없어 이전 라이트 사이클이 유효한 경우를 나타낸 것이다.
도 14를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작이 수행된다. 이때, 라이트 동작시 유효 데이타(Valid Data)는 라이트 동작에 의해 라이트 인에이블신호(/WE)가 '로우'에서 '하이'로 천이되기 직전의 유효 데이타 펄스폭(tDW)을 갖는 구간에서 수신된 데이타이다.
한편, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작이 된 다음 리프레시 요구가 들어오고, 카운터부(60)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(60)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(60)의 출력 신호를 수신하는 리프레시 제어부(58)는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 상관없이 메모리 셀 어레이 블록(62)을 프리차지 시킨다. 이때, 리프레시 동작은 상기 메모리 셀 어레이 블록(62)이 프리차지된 이후에 수행되게 된다.
그런데, 도 14에서와 같이 리프레시를 수행하고 다시 라이트 동작(Write An)을 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블되면, 상기 데이타 레지스터부(48)에 저장된 데이타를 이용하여 상기 어드레스 레지스터부(50)에 저장된어드레스에 의해 상기 메모리 셀 어레이 블록(34)에 저장하게 된다.
도 15 및 도 16은 도 11 및 도 12에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 라이트 동작시 래이트 라이트 요구가 있는 경우의 동작 타이밍도이다. 여기서 래이트 라이트 요구는 도 13과 같은 경우에 의해서 발생된다.
먼저, 도 15의 동작 타이밍도는 래이트 라이트 동작을 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블된 경우를 나타낸 것이다.
도 15를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서, 수신된 어드레스 신호(An)에 의해 라이트 동작이 수행된다. 이때, 라이트 동작시 유효 데이타(Valid Data)는 라이트 동작에 의해 라이트 인에이블신호(/WE)가 '로우'에서 '하이'로 천이되기 직전의 유효 데이타 펄스폭(tDW)을 갖는 구간에서 수신된 데이타이다.
한편, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작이 된 다음, 래이트 라이트 요구가 들어오고 카운터부(60)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(60)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(60)의 출력 신호가 '하이'가 될 때 래이트 라이트(Late Write) 동작을 수행하게 된다.
그런데, 도 15에서와 같이 도 13과 같은 경우로 인해 발생된 래이트 라이트(Late Write) 동작을 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블되면, 유효 데이타(Valid Data)를 래이트 라이트(Late Write) 전 사이클에서 라이트하지 못하였으므로, 어드레스와 데이타를 데이타 레지스터부(48)와 어드레스 레지스터부(50)에 저장시키게 된다. 그 후 래이트 라이트 동작이 끝난 다음 래이트 라이트 수행중에 발생된 제 2 래이트 라이트 동작(Late Write)을 수행하여, 상기 데이타 레지스터부(48)에 저장된 데이타를 상기 어드레스 레지스터부(50)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(34)에 저장하게 된다.
도 16의 동작 타이밍도는 도 13과 같은 경우로 인해 발생된 래이트 라이트(Late Write) 동작을 수행한 이후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없어 이전 라이트 사이클이 유효한 경우를 나타낸 것이다.
도 16을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다. 이때, 라이트 동작시 유효 데이타(Valid Data)는 라이트 동작에 의해 라이트 인에이블신호(/WE)가 '로우'에서 '하이'로 천이되기 직전의 유효 데이타 펄스폭(tDW)을 갖는 구간에서 수신된 데이타이다.
한편, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작이 된 다음, 도 13 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 요구가 들어오고 카운터부(60)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(60)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(60)의 출력 신호가 '하이'가 될 때 래이트 라이트(Late Write) 동작을 수행하게 된다.
그런데, 도 16에서와 같이 래이트 라이트를 수행하고 다시 라이트 동작(Write An)을 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블되면, 상기 데이타 레지스터부(48)에 저장된 데이타를 이용하여 상기 어드레스 레지스터부(50)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(34)에 저장하게 된다.
도 17은 본 발명의 제3 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도로서, 도 12의 가상형 스태틱 랜덤 억세스 메모리장치에서 어드레스 비교부(70)를 추가로 구비한 것이다.
상기 어드레스 비교부(70)는 상기 어드레스 버퍼부(42)를 통해 현재 입력중인 어드레스 신호와 상기 어드레스 레지스터부(50)에 저장된 어드레스 신호를 비교하여 같은지 다른지를 검출한 신호를 상기 제어부(52)로 발생한다.
리프레시 동작 또는 래이트 라이트(Late Write) 동작을 수행하는 도중에 칩선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 바뀌어 유효 데이타를 데이타 레지스터부(48)에 저장한 경우, 리프레시 동작 또는 래이트 라이트 동작이 종료된 이후에 래이트 라이트 또는 제 2 래이트 라이트 동작을 수행한다.
그런데, 래이트 라이트 동작 이전에 어드레스 레지스터부(50)에 저장된 어드레스 신호와 동일한 어드레스 신호로 리드 또는 라이트의 명령이 입력되면, 상기 어드레스 비교부(70)의 출력 신호에 의해 상기 제어부(52)는 리드 동작일 경우에는 상기 데이타 레지스터부(48)에 저장된 데이타를 상기 데이타 출력 버퍼부(40)를 통해 DQ 패드(DQ0∼DQi)로 출력하도록 제어하고, 라이트 동작일 경우에는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 따라서 '로우'인 바이트에 한해서 레지스터의 내용을 변경한다.
도 18은 도 17에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 래이트 라이트가 필요한 상황에서 같은 어드레스로 리드 명령이 들어온 경우를 나타낸 동작 타이밍도이다.
도 18를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An)이 된 다음 리프레시 요구가 들어오고, 카운터부(60)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(60)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(60)의 출력 신호를 수신하는 리프레시 제어부(58)는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 상관없이 메모리 셀 어레이 블록(62)을 프리차지 시킨다. 이때, 리프레시 동작은 상기 메모리 셀 어레이 블록(62)이 프리차지된 이후에 수행되게 된다.
그런데, 도 18에서와 같이 리프레시를 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블되면, 유효 데이타(Valid Data)를 리프레시 전 사이클에서 라이트하지 못하였으므로, 어드레스와 데이타를 데이타 레지스터부(48)와 어드레스 레지스터부(50)에 저장시키게 된다.
그 후 리프레시 동작이 끝난 다음 다시 래이트 라이트 동작을 수행하여야 하는데, 도 18에 도시한 바와 같이, 래이트 라이트가 수행되기 전에 같은 어드레스로 리드 명령이 들어온 경우는 상기 데이타 레지스터부(48)에 저장된 데이타를 먼저 데이타 출력 버퍼부(40)를 통해 DQ 패드(DQ0∼DQi)로 출력한다. 그 이후, 라이트 동작을 수행하여 상기 데이타 레지스터부(48)에 저장된 데이타를 상기 어드레스 레지스터부(50)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(34)에 저장하게 된다.
도 19는 도 17에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 도13 혹은 도15와 같은 경우로 인해 발생된 래이트 라이트를 수행중 도 15와 같은 경우로 인해 발생된 제 2 래이트 라이트를 필요로 하는 상황에서 같은 어드레스로 리드 명령이 들어온 경우를 나타낸 동작 타이밍도이다.
도 19를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An)이 된 다음 도13 혹은 도15와 같은 경우로 인해 발생된 래이트 라이트(Late Write) 요구가 들어오고, 카운터부(60)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(60)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(60)의 출력 신호('하이')에 의해 래이트 라이트(Late Write) 동작이 수행된다.
그런데, 도 19에서와 같이 도13 혹은 도15와 같은 경우로 인해 발생된 래이트 라이트 동작을 수행하는 도중에 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 디스에이블되면, 유효 데이타(Valid Data)를 래이트 라이트 전 사이클에서 라이트하지 못하였으므로, 어드레스와 데이타를 데이타 레지스터부(48)와 어드레스 레지스터부(50)에 저장시키게 된다.
그 후 래이트 라이트 동작이 끝난 다음 래이트 라이트를 수행중에 발생된 어드레스 An에 대한 래이트 라이트(표시하지 않음) 동작을 수행하여야 하는데, 도 19에 도시한 바와 같이, 어드레스 An에 대한 래이트 라이트가 수행되기 전에 같은 어드레스 An으로 리드 명령이 들어온 경우는 상기 데이타 레지스터부(48)에 저장된 데이타를 먼저 데이타 출력 버퍼부(40)를 통해 DQ 패드(DQ0∼DQi)로 출력한다. 그 이후, 어드레스 An에 대한 래이트 라이트 동작을 수행하여 상기 데이타 레지스터부(48)에 저장된 데이타를 상기 어드레스 레지스터부(50)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(34)에 저장하게 된다.
도 20은 본 발명의 제4 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치의 블록구성도로서, 하위 바이트 및 상위 바이트 제어용 핀이 있는 경우 바이트 제어용 핀의 입력 상태에 따라 각각의 데이타 레지스터를 다르게 제어하도록 구성한 것이다.
본 발명의 제4 실시예에 의한 가상형 스태틱 랜덤 억세스 메모리장치는 도 15에 도시한 바와 같이, DRAM의 메모리셀을 갖는 메모리 셀 어레이 블록(144)과, 디큐 패드(DQ)를 통해 하위 바이트 데이타를 입/출력하는 하위 바이트 데이타 입/출력 버퍼부(102)와, 상기 하위 바이트 데이타 입력 버퍼부(102)로부터 수신된 하위 바이트 데이타를 일정시간 지연시켜 출력하는 신호 지연부(114)와, 상기 신호 지연부(114)로부터 수신된 하위 바이트 데이타를 저장하는 하위 바이트 데이타 레지스터부(122)와, 하위 바이트 커맨드신호(LBCMD)를 수신하는 하위 바이트 커맨드 버퍼부(104)와, 상기 하위 바이트 커맨드 버퍼부(104)로부터 수신된 하위 바이트 커맨드를 일정시간 지연시켜 출력하는 신호 지연부(116)와, 상기 신호 지연부(116)로부터 수신된 하위 바이트 커맨드를 저장하는 하위 바이트 커맨드 레지스터부(124)와, 디큐 패드(DQ)를 통해 상위 바이트 데이타를 입/출력하는 상위 바이트 데이타 입/출력 버퍼부(108)와, 상기 상위 바이트 데이타 입력 버퍼부(108)로부터 수신된 상위 바이트 데이타를 일정시간 지연시켜 출력하는 신호 지연부(118)와, 상기 신호 지연부(118)로부터 수신된 상위 바이트 데이타를 저장하는 상위 바이트 데이타 레지스터부(126)와, 상위 바이트 커맨드신호(UBCMD)를 수신하는 상위 바이트 커맨드 버퍼부(110)와, 상기 상위 바이트 커맨드 버퍼부(110)로부터 수신된 상위 바이트 커맨드를 일정시간 지연시켜 출력하는 신호 지연부(120)와, 상기 신호 지연부(120)로부터 수신된 상위 바이트 커맨드를 저장하는 상위 바이트 커맨드 레지스터부(128)를 구비한다. 그리고, 외부로부터 어드레스 신호(A0∼Ai)를 수신하는 어드레스 버퍼부(150)와, 상기 어드레스 버퍼부(150)로부터 수신된 어드레스 신호를 저장하는 어드레스 레지스터부(132)와, 외부로부터 커맨드 신호(/CS,/WE,/OE,/LB,/UB)를 수신하는 커맨드 버퍼부(152)와, 상기 커맨드 버퍼부(152)로부터 수신된 커맨드 신호를 저장하는 커맨드 레지스터부(134)와, 일정 주기의 펄스 신호를 발생하는 카운터부(142)와, 상기 카운터부(142)에서 발생된 펄스 신호에 의해 롱 라이트 사이클(long Write Cycle)시 적절한 타이밍에 라이트 동작을 멈추고 상기 메모리 셀 어레이 블록(144)의 메모리셀을 리프레시 시키기 위한 리프레시 제어부(140)를 구비한다.
또한, 상기 하위 바이트 커맨드 레지스터부(124) 또는 상기 상위 바이트 커맨드 레지스터부(128)에 저장된 커맨드 신호에 의해 상기 하위 바이트 데이타 레지스터부(122) 또는 상기 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스 신호와 커맨드 레지스터부(134)에 저장된 커맨드 신호에 의해 상기 메모리 셀 어레이 블록(144)에 저장하는 래이트 라이트 제어부(136)와, 노멀(normal) 동작시 상기 메모리 셀 어레이 블록(144)의 동작을 제어하는 노멀 동작 제어부(138)를 구비한다.
또한, 상기 커맨드 버퍼부(152)로부터 수신된 커맨드 신호(/CS,/WE,/OE,/LB,/UB)에 의해, 내부에서 리프레시 요청이 없는 경우 리드 동작은 도 5와 같이 일반적인 SRAM 리드와 같이 동작하고, 내부에서 리프레시 요청이 있는 경우 리드 동작에서는 상기 메모리 셀 어레이 블록(144)으로 부터의 리드 데이타를 상기 하위 바이트 커맨드 신호(LBCMD) 또는 상기 상위 바이트 커맨드 신호(UBCMD)에 의해 하위 바이트 영역의 DQ 패드 또는 상위 바이트 영역의 DQ 패드로 출력하도록 한 다음 상기 메모리 셀 어레이 블록(144)을 리프레시 시키고 새로운 커맨드에 의해 그 이후에 다시 리드 동작을 수행하도록 하고, 내부에서 리프레시 요청이 없는 경우 라이트 동작에서는 커맨드에 의해 수신된 데이터를 메모리 셀로 저장하고, 내부에서 리프레시 요청이 있을 경우 라이트 동작에서는 상기 메모리 셀 어레이 블록(144)을 리프레시 시킨 후 상기 하위 바이트 데이타 레지스터부(122) 또는 상기 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 메모리 셀어레이 블록(144)에 저장하도록 제어하는 제어부(130)를 구비한다.
또한, 상기 어드레스 버퍼부(150)를 통해 현재 입력중인 어드레스 신호와 상기 어드레스 레지스터부(132)에 저장된 어드레스 신호를 비교하여 같은지 다른지를 검출한 신호를 상기 제어부(130)로 발생하는 어드레스 비교부(112)를 구비한다.
상기 어드레스 레지스터부(132)에 저장된 어드레스 신호와 동일한 어드레스 신호로 리드 명령이 입력되면, 상기 어드레스 비교부(112)의 출력 신호에 의해 상기 제어부(130)는 상기 하위 바이트 커맨드 신호(LBCMD) 또는 상기 상위 바이트 커맨드 신호(UBCMD)에 의해 선택된 하위 바이트 영역의 DQ 패드 또는 상위 바이트 영역의 DQ 패드로 상기 하위 바이트 데이타 레지스터부(122) 또는 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 하위 바이트 데이타 출력 버퍼부(102) 또는 상기 상위 바이트 데이타 출력 버퍼부(108)를 통해 DQ 패드(DQ)로 출력한다.
반면에, 상기 어드레스 레지스터부(132)에 저장된 어드레스 신호와 동일한 어드레스 신호로 라이트 명령이 입력되면, 상기 어드레스 비교부(112)의 출력 신호에 의해 상기 제어부(130)는 상기 하위 바이트 커맨드 신호(LBCMD) 또는 상기 상위 바이트 커맨드 신호(UBCMD)에 의해 선택된 상기 하위 바이트 데이타 레지스터부(122) 또는 상기 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 메모리 셀 어레이 블록(144)에 저장시키도록 한다.
도 21 내지 도 24는 도 20에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 래이트 라이트가 필요한 상황에서 같은 어드레스로 라이트 명령이 들어온 경우를 나타낸 동작 타이밍도이다.
먼저, 도 21은 리프레시 동작 중에 하위 바이트 선택신호(/LB)가 '로우'에서 '하이'로 디스에이블되고, 이때 /LB에 의해 제어되는 데이터 레지스터는 /LB가 '하이'로 천이되기전의 유효 데이터를 저장하고, /UB는 디스에이블 상태이므로 저장하지 않는다. 그리고 다음 사이클에서는 상위 바이트 선택신호(/UB)가 '하이'에서 '로우'로 액티브된 상태를 나타낸 것으로 /UB에 의해 제어되는 부분만 라이트가 되어져야 한다.
도 21을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)가 '로우'로 액티브된 상태이고, 상위 바이트 선택신호(/UB)가 '하이'로 디스에이블된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An)이 된 다음 리프레시 요구가 들어오고, 카운터부(142)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(142)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(142)의 출력 신호를 수신하는 리프레시 제어부(140)는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 상관없이 메모리 셀 어레이 블록(144)을 프리차지 시킨다. 이때, 리프레시 동작은 상기 메모리 셀 어레이 블록(144)이 프리차지된 이후에 수행되게 된다.
도시된 바와 같이, 리프레시를 수행하는 도중에 칩 선택신호(/CS)는 '로우'로 계속 유지되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되었다가 다시 '로우'로 액티브되고, 또한 하위 바이트 선택신호(/LB)가 '하이'로 디스에이블되고 상위 바이트 선택신호(/UB)가 '로우'로 액티브되어 변화된다. 이때, 하위 바이트의 유효 데이타(/LB Valid Data)를 리프레시 전 사이클에서 라이트하지 못하였으므로 어드레스와 데이타를 어드레스 레지스터부(132)와 하위 바이트 데이타 레지스터부(122)에 저장시키게 된다.
그 후 리프레시 동작이 끝난 다음 어드레스 An에 대한 래이트 라이트 동작을 수행하여야 하는데, 도 21에 도시한 바와 같이, 래이트 라이트가 수행되기 전에 같은 어드레스로 라이트 명령이 들어온 경우는 하위 바이트 선택신호(/LB)가 '하이'로 디스에이블된 상태이고 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태이기 때문에 DQ 패드를 통해 수신된 새로운 라이트 데이타는 상위 바이트 데이타 레지스터부(126)에 저장된다. 그리고나서, 래이트 라이트 동작(Late Write An)이 수행되어 상기 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(144)에 저장하게 된다.
도 22는 리프레시 동작 중에 라이트 인에이블신호(/WE)가 한번 디스에이블되었다가 인에이블되었지만 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)는 액티브 상태를 그대로 유지하고 있는 경우를 나타낸 것이다.
도 22를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An)을 수행중에 리프레시 요구가 들어오고, 카운터부(142)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(142)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(142)의 출력 신호를 수신하는 리프레시 제어부(140)는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 상관없이 메모리 셀 어레이 블록(144)을 프리차지 시킨다. 이때, 리프레시 동작은 상기 메모리 셀 어레이 블록(144)이 프리차지된 이후에 수행되게 된다.
도시된 바와 같이, 리프레시를 수행하는 도중에 칩 선택신호(/CS)는 '로우'로 계속 유지되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되었다가 다시 '로우'로 액티브되고, 또한 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태이다. 이때, 리프레시 전 사이클에서 하위 바이트 및 상위 바이트의 유효 데이타(Valid Data)를 라이트하지 못하였으므로 어드레스를 어드레스 레지스터부(132)에 저장하고 데이타를 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부((126)에 저장시키게 된다.
그 후 리프레시 동작이 끝난 다음 어드레스 An에 대한 래이트 라이트 동작을 수행하여야 하는데, 도 22에 도시한 바와 같이, 래이트 라이트가 수행되기 전에 같은 어드레스로 라이트 명령이 들어온 경우는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태이기 때문에 DQ 패드를 통해 수신된 새로운 라이트 데이타는 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 새로이 각각 저장된다. 그리고나서, 래이트 라이트 동작(Late Write An)이 수행되어 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(144)에 저장하게 된다.
도 23은 리프레시 동작 중에 라이트 인에이블신호(/WE)가 한번 디스에이블되었다가 인에이블되고 하위 바이트 선택신호(/LB)가 '로우'에서 '하이'로 디스에이블되지만 상위 바이트 선택신호(/UB)는 액티브 상태를 그대로 유지하고 있는 경우를 나타낸 것이다.
도 23을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An)을 수행중에 리프레시 요구가 들어오고, 카운터부(142)에 의해 일정 시간이 경과 한 후에도칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(142)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(142)의 출력 신호를 수신하는 리프레시 제어부(140)는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 상관없이 메모리 셀 어레이 블록(144)을 프리차지 시킨다. 이때, 리프레시 동작은 상기 메모리 셀 어레이 블록(144)이 프리차지된 이후에 수행되게 된다.
도시된 바와 같이, 리프레시를 수행하는 도중에 칩 선택신호(/CS)는 '로우'로 계속 유지되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되었다가 다시 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)가 '로우'에서 '하이'로 디스에이블되고, 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태이다. 이때, 리프레시 전 사이클에서 하위 바이트 및 상위 바이트의 유효 데이타(Valid Data)를 라이트하지 못하였으므로 어드레스를 어드레스 레지스터부(132)에 저장하고 데이타를 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부((126)에 저장시키게 된다.
그 후 리프레시 동작이 끝난 다음 어드레스 An에 대한 래이트 라이트 동작을 수행하여야 하는데, 도 23에 도시한 바와 같이, 래이트 라이트가 수행되기 전에 같은 어드레스로 라이트 명령이 들어온 경우는 하위 바이트 선택신호(/LB)는 '하이'로 디스에이블된 상태이고, 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태이기 때문에 DQ 패드를 통해 수신된 새로운 라이트 데이타는 상위 바이트에 한해서데이타 레지스터부(126)에 새로이 저장된다. 그리고나서, 래이트 라이트 동작(Late Write An)이 수행되어 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(144)에 저장하게 된다.
도 24는 리프레시 동작 중에 라이트 인에이블신호(/WE)가 한번 디스에이블되었다가 인에이블되고 상위 바이트 선택신호(/UB)가 '로우'에서 '하이'로 디스에이블되지만 하위 바이트 선택신호(/LB)는 액티브 상태를 그대로 유지하고 있는 경우를 나타낸 것이다.
도 24를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An)을 수행중에 리프레시 요구가 들어오고, 카운터부(142)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(142)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(142)의 출력 신호를 수신하는 리프레시 제어부(140)는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 상관없이 메모리 셀 어레이 블록(144)을 프리차지 시킨다. 이때, 리프레시 동작은 상기 메모리 셀 어레이 블록(144)이 프리차지된 이후에 수행되게 된다.
도시된 바와 같이, 리프레시를 수행하는 도중에 칩 선택신호(/CS)는 '로우'로 계속 유지되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되었다가 다시 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)는 '로우'로 액티브된 상태이고, 상위 바이트 선택신호(/UB)는 '로우'에서 '하이'로 액티브된 상태이다. 이때, 리프레시 전 사이클에서 하위 바이트 및 상위 바이트의 유효 데이타(Valid Data)를 라이트하지 못하였으므로 어드레스를 어드레스 레지스터부(132)에 저장하고 데이타를 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부((126)에 각각 저장하게 된다.
그 후 리프레시 동작이 끝난 다음 어드레스 An에 대한 래이트 라이트 동작을 수행하여야 하는데, 도 24에 도시한 바와 같이, 래이트 라이트(Late Write An)가 수행되기 전에 같은 어드레스로 라이트 명령이 들어온 경우는 하위 바이트 선택신호(/LB)는 '로우'로 인에이블된 상태이고, 상위 바이트 선택신호(/UB)는 '하이'로 디스에이블된 상태이기 때문에 DQ 패드를 통해 수신된 새로운 라이트 데이타는 하위 바이트에 한해서 데이타 레지스터부(122)에 새로이 저장된다. 그리고나서, 래이트 라이트 동작(Late Write An)이 수행되어 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(144)에 저장하게 된다.
도 25 내지 도 27은 도 20에 도시된 본 발명의 가상형 스태틱 랜덤 억세스 메모리장치의 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작수행중 /WE가 디스에이블된 경우에 래이트 라이트 이전 사이클에서 유효 데이터를 라이트하지 못하였으므로 이전 사이클(어드레스 An)에 대한 또다른 래이트 라이트가 필요한데 새로이 요구되어진 래이트 라이트를 아직 수행하지 못한 상황에서 같은 어드레스로 리드 명령이 들어온 경우를 나타낸 동작 타이밍도이다.
먼저, 도 25는 래이트 라이트 동작 중에 라이트 인에이블신호(/WE)가 한번 디스에이블되었다가 인에이블되었지만 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)는 액티브 상태를 그대로 유지하고 있는 경우를 나타낸 것이다.
도 25를 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An)수행중, 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 요구가 들어와 있는 상황에서 카운터부(142)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(142)의 출력 신호(Timer)는 '하이'가 된다. 카운터부(142)의 출력 신호(Timer)에 의해 라이트 동작(write An)을 종료한후 래이트 라이트 동작을 시작한다.
도시된 바와 같이, 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작(Late Write)을 수행하는 도중에 칩 선택신호(/CS)는 '로우'로 계속 유지되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되었다가 다시 '로우'로 액티브되고, 또한 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태이다. 이때, 래이트 라이트 전 사이클에서 하위 바이트 및 상위 바이트의 유효 데이타(Valid Data)를 라이트하지 못하였으므로, 어드레스를 어드레스 레지스터부(132)에 저장하고 데이타를 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부((126)에 저장시키게 된다.
그 후 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작이 끝난 다음 어드레스 An에 대한 래이트 라이트 동작을 수행하여야 하는데, 도 25에 도시한 바와 같이, 래이트 라이트가 수행되기 전에 같은 어드레스로 라이트 명령이 들어온 경우는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태이기 때문에 DQ 패드를 통해 수신된 새로운 라이트 데이타는 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 각각 저장된다. 그리고나서, 래이트 라이트 동작(Late Write An)이 수행되어 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(144)에 저장하게 된다.
도 26은 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작중에 라이트 인에이블신호(/WE)가 한번 디스에이블되었다가 인에이블되고 하위 바이트 선택신호(/LB)가 '로우'에서 '하이'로 디스에이블되지만 상위 바이트 선택신호(/UB)는 액티브 상태를 그대로 유지하고 있는 경우를 나타낸 것이다.
도 26을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)가 모두 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An) 수행중에 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 요구가 들어와 있는 상태에서 카운터부(142)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(142)의 출력 신호(Timer)는 '하이'가 된다. 카운터부(142)의 출력 신호(Timer)에 의해 라이트 동작(write An)을 종료한 후 래이트 라이트 동작을 시작된다.
도시된 바와 같이, 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작을 수행하는 도중에 칩 선택신호(/CS)는 '로우'로 계속 유지되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되었다가 다시 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)가 '로우'에서 '하이'로 디스에이블되고, 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태이다. 이때, 래이트 라이트 전 사이클에서하위 바이트 및 상위 바이트의 유효 데이타(Valid Data)를 라이트하지 못하였으므로 어드레스를 어드레스 레지스터부(132)에 저장하고 데이타를 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부((126)에 새로이 저장시키게 된다.
그 후 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작이 끝난 다음 어드레스 An에 대한 래이트 라이트 동작을 수행하여야 하는데, 도 26에 도시한 바와 같이, 래이트 라이트가 수행되기 전에 같은 어드레스로 라이트 명령이 들어온 경우는 하위 바이트 선택신호(/LB)는 '하이'로 디스에이블된 상태이고, 상위 바이트 선택신호(/UB)가 '로우'로 액티브된 상태이기 때문에 DQ 패드를 통해 수신된 새로운 라이트 데이타는 상위 바이트 데이타 레지스터부(126)에 새로이 저장된다. 그리고나서, 래이트 라이트 동작(Late Write An)이 수행되어 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(144)에 저장하게 된다.
도 27은 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작 중에 라이트 인에이블신호(/WE)가 한번 디스에이블되었다가 인에이블되고 하위 바이트 선택신호(/LB)는 액티브 상태를 그대로 유지하고 상위 바이트 선택신호(/UB)가 '로우'에서 '하이'로 디스에이블된 경우를 나타낸 것이다.
도 27을 참조하면, 칩 선택신호(/CS1)가 '로우'로 액티브되고, 라이트 인에이블신호(/WE)가 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)와 상위 바이트선택신호(/UB)가 모두 '로우'로 액티브된 상태에서 수신된 어드레스 신호(An)에 의해 라이트 동작(Write An)이 수행된다.
그 후, 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)에 의해 라이트 동작(Write An) 수행중에 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 요구가 들어와 있는 상태에서, 카운터부(142)에 의해 일정 시간이 경과 한 후에도 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 또는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)의 변화가 없으면 카운터부(142)의 출력 신호(Timer)는 '하이'가 된다. 이때, 카운터부(142)의 출력 신호에 의해 라이트 동작(Write)을 중지하고 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작(Late Write)을 수행한다.
도시된 바와 같이, 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작을 수행하는 도중에 칩 선택신호(/CS)는 '로우'로 계속 유지되고, 라이트 인에이블신호(/WE)가 '하이'로 디스에이블되었다가 다시 '로우'로 액티브되고, 하위 바이트 선택신호(/LB)는 '로우'로 액티브된 상태이고, 상위 바이트 선택신호(/UB)는 '로우'에서 '하이'로 액티브된 상태이다. 이때, 래이트 라이트 전 사이클에서 하위 바이트 및 상위 바이트의 유효 데이타(Valid Data)를 라이트하지 못하였으므로 어드레스를 어드레스 레지스터부(132)에 저장하고 데이타를 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부((126)에 각각 저장하게 된다.
그 후 도13, 혹은 도 15와 같은 경우로 인해 발생된 래이트 라이트 동작이끝난 다음 다시 어드레스 An에 대한 래이트 라이트 동작을 수행하여야 하는데, 도 27에 도시한 바와 같이, 래이트 라이트(Late Write An)가 수행되기 전에 같은 어드레스로 라이트 명령이 들어온 경우는 하위 바이트 선택신호(/LB)는 '로우'로 인에이블된 상태이고, 상위 바이트 선택신호(/UB)는 '하이'로 디스에이블된 상태이기 때문에 DQ 패드를 통해 수신된 새로운 라이트 데이타는 하위 바이트 데이타 레지스터부(122)에 새로이 저장된다. 그리고나서, 래이트 라이트 동작(Late Write An)이 수행되어 하위 바이트 데이타 레지스터부(122)와 상위 바이트 데이타 레지스터부(126)에 저장된 데이타를 상기 어드레스 레지스터부(132)에 저장된 어드레스에 의해 상기 메모리 셀 어레이 블록(144)에 저장하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법에 의하면, DRAM 셀을 이용하여 SRAM을 구현할 수 있어 종래의 SRAM에 비해 훨씬 높은 집적도를 달성할 수 있으며, 이로 인해 생산 원가를 획기적으로 낮출 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (41)

  1. 다이나믹형 메모리셀을 구비한 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법에 있어서,
    제 1 커맨드 신호에 의한 리드 동작에서 수신된 어드레스에 의해 선택된 상기 메모리셀의 데이타를 데이타 출력 패드를 통해 출력시키는 도중에 제 2 커맨드 신호가 들어올 경우 출력 데이타를 출력 버퍼에 각각 저장해 놓고 출력시키면서 상기 제 2 커맨드 신호에 의한 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  2. 제 1 항에 있어서,
    상기 제 1 커맨드 신호는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB) 중 1개인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  3. 제 1 항에 있어서,
    상기 제 2 커맨드 신호는 리프레시 명령 신호인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  4. 제 3 항에 있어서,
    상기 리프레시 명령 신호에 의해 상기 메모리셀을 프리차지 및 리프레시 시킨 후 상기 리드 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  5. 제 4 항에 있어서,
    상기 리프레시 명령 신호에 의해 리프레시 동작이 완료된 후 어드레스 신호가 변화되면 새로 수신된 어드레스 신호에 의해 새로운 리드 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  6. 제 4 항에 있어서,
    상기 리프레시 명령 신호에 의해 리프레시 동작이 수행되는 도중에 어드레스 신호가 변화되면 상기 리프레시 동작이 수행되는 도중에 새로 수신된 어드레스 신호에 대한 리드 동작을 상기 리프레시 동작이 완료된 다음에 새로운 리드 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  7. 제 1 항에 있어서,
    상기 제 2 커맨드 신호는 래이트 라이트 명령 신호인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  8. 제 7 항에 있어서,
    상기 래이트 라이트 명령 신호에 의한 라이트 동작시 상기 메모리셀을 프리차지 시킨 다음 데이타 레지스터에 저장된 데이타를 상기 메모리셀에 저장하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  9. 제 8 항에 있어서,
    상기 래이트 라이트 명령 신호에 의해 라이트 동작이 완료된 후 어드레스 신호가 변화되면 새로 수신된 어드레스 신호에 의해 새로운 리드 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  10. 제 8 항에 있어서,
    상기 래이트 라이트 명령 신호에 의해 라이트 동작이 수행되는 도중에 어드레스 신호가 변화되면 상기 래이트 라이트 동작이 수행을 완료한후 새로 수신된 어드레스 신호에 의해 새로운 리드 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  11. 다이나믹형 메모리셀을 구비한 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법에 있어서,
    제 1 커맨드 신호에 의해 제 1 라이트 동작이 수행되는 도중에 제 2 커맨드 신호가 수신된 후 일정 시간이 경과 한 다음에도 상기 제 1 커맨드 신호가 종료되지 않으면 상기 제 1 라이트 동작시 사용하던 어드레스와 데이타를 레지스터에 각각 저장해 놓고 상기 제 2 커맨드 신호에 의한 동작을 먼저 실시한 후에 상기 레지스터에 저장된 어드레스와 데이타를 이용하여 제1 라이트 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  12. 제 11 항에 있어서,
    상기 제 1 커맨드 신호는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB) 중 1개인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  13. 제 11 항에 있어서,
    상기 제 1 커맨드의 종료신호는 칩 선택신호(/CS)인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  14. 제 11 항에 있어서,
    상기 제 1 커맨드 신호의 종료신호는 라이트 인에이블신호(/WE)인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  15. 제 11 항에 있어서,
    상기 제 1 커맨드 신호의 종료신호는 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB)인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  16. 제 11 항에 있어서,
    상기 제 1 커맨드 신호를 임의로 종료함에 있어 타이머를 사용하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  17. 제 11 항에 있어서,
    상기 제 2 커맨드 신호는 리프레시 명령 신호인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  18. 제 17 항에 있어서,
    상기 리프레시 명령 신호에 의해 상기 메모리셀을 프리차지 및 리프레시 시킨 후 상기 제 1 라이트 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  19. 제 18 항에 있어서,
    상기 리프레시 명령 신호에 의해 리프레시 동작이 수행되는 도중에 어드레스 신호가 변화되면 상기 리프레시 동작이 수행되는 동안 수신된 제 1 라이트 어드레스 신호와 데이타 신호를 레지스터에 각각 저장해 놓고 상기 리프레시 동작이 끝난 다음 상기 레지스터에 저장된 어드레스 신호와 데이타 신호에 의해 새로운 라이트동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  20. 제 18 항에 있어서,
    상기 리프레시 명령 신호에 의해 리프레시 동작이 수행된 다음에도 제 1 커맨드 신호가 변화되지 않으면 상기 제 1 라이트 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  21. 제 18 항에 있어서,
    상기 리프레시 동작이 수행된 다음 상기 제 1 라이트 동작이 수행되는 도중에 제 1 커맨드 신호가 변화되면 상기 제 2 커맨드를 수행중에 레지스터에 저장되어진 제 1 라이트 어드레스 신호와 데이타 신호를 이용하여 제 1 라이트 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  22. 제 11 항에 있어서,
    상기 제 2 커맨드 신호는 래이트 라이트 명령 신호인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  23. 제 22 항에 있어서,
    상기 래이트 라이트 명령 신호에 의한 제 2 라이트 동작시 상기 메모리셀을프리차지 시킨 다음 데이타 레지스터에 저장된 데이타를 상기 메모리셀에 저장하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  24. 제 22 항에 있어서,
    상기 제 2 라이트 동작이 수행되는 도중에 제 1 커맨드 신호가 변화되면 제 1 라이트 어드레스 신호와 데이타 신호를 레지스터에 각각 저장해 놓고 상기 제 2 라이트 동작이 끝난 다음 상기 레지스터에 저장된 어드레스 신호와 데이타 신호에 의해 제 1 라이트 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  25. 제 22 항에 있어서,
    상기 제 2 라이트 동작이 수행된 후에도 제 1 커맨드 신호가 변화되지 않으면 상기 제 1 라이트 동작을 다시 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  26. 제 22 항에 있어서,
    상기 제 2 라이트 동작이 수행된 다음 상기 제 1 라이트 동작이 수행되는 도중에 제 1 커맨드 신호가 변화되면 상기 제 1 라이트 동작이 수행되는 동안 수신된 제 1 라이트 어드레스 신호와 데이타 신호를 레지스터에 각각 저장해 놓고 상기 레지스터에 저장된 어드레스 신호와 데이타 신호에 의해 제 1 라이트 동작을 완료하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  27. 제 11 항에 있어서,
    상기 제 2 커맨드 신호에 의한 동작을 수행하는 도중에 상기 레지스터에 저장된 어드레스와 동일한 어드레스를 갖는 제3 커맨드 신호가 들어오면 상기 레지스터에 저장된 데이타를 이용하거나 또는 상기 제3 커맨드 신호에 의해 변경된 레지스터의 데이타를 이용하여 상기 제3 커맨드 신호에 의한 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  28. 제 27 항에 있어서,
    상기 제3 커맨드 신호가 리드 명령 신호이면 상기 레지스터에 저장된 데이터를 이용하여 리드 동작을 수행하고,
    상기 제3 커맨드 신호가 라이트 명령 신호이면 새로 수신된 데이타를 상기 레지스터에 저장하고 새로 저장된 레지스터의 데이타와 이미 저장되어져 있는 어드레스를 이용하여 라이트 동작을 수행하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  29. 제 28 항에 있어서,
    상기 레지스터에 저장되는 데이타 및 어드레스는 하위 바이트 선택신호와 상위 바이트 선택신호의 상태에 따라 레지스터에 저장된 데이타를 변경하는 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치의 구동방법.
  30. 다이나믹형 메모리셀을 구비한 가상형 스태틱 랜덤 억세스 메모리장치에 있어서,
    다이나믹형 메모리셀을 갖는 메모리 셀 어레이 블록과,
    디큐 패드를 통해 데이타를 입/출력하는 데이타 입/출력 버퍼부와,
    외부로부터 어드레스 신호를 수신하는 어드레스 버퍼부와,
    외부로부터 제 1 커맨드 신호를 수신하는 커맨드 버퍼부와,
    상기 데이타 입력 버퍼부로 부터의 데이타를 저장하고 저장된 데이타를 상기 메모리 셀 어레이 블록으로 출력하는 데이타 레지스터부와,
    상기 어드레스 버퍼부로 부터의 어드레스 신호를 저장하고 저장된 어드레스를 상기 메모리 셀 어레이 블록으로 출력하는 어드레스 레지스터부와,
    상기 메모리 셀 어레이 블록을 리프레시 시키는 리프레시 제어부와,
    상기 커맨드 버퍼부로 부터의 커맨드 신호와 상기 어드레스 버퍼부로 부터의 어드레스 신호와 상기 데이타 입력 버퍼부로 부터의 데이타 신호와 상기 메모리 셀 어레이 블록으로 부터의 데이타 신호를 수신하여, 상기 데이타 입/출력 버퍼부와 상기 데이타 레지스터부와 상기 어드레스 레지스터부와 상기 리프레시 제어부와 상기 메모리 셀 어레이 블록을 각각 제어하는 제어부를 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  31. 제 30 항에 있어서,
    상기 제 1 커맨드 신호는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB) 중 1개인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  32. 제 30 항에 있어서,
    상기 데이타 입력 버퍼부로부터 수신된 데이타를 일정시간 지연시켜 상기 데이타 레지스터부로 출력하는 신호 지연부를 추가로 구성한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  33. 제 30 항에 있어서,
    일정 주기의 펄스 신호를 발생하는 카운터부와,
    상기 카운터부로 부터의 펄스 신호와 상기 제어부로 부터의 제어 신호를 수신하여 상기 메모리 셀 어레이 블록을 프리차지시킨 후 리프레시 하는 리프레시 제어부를 추가로 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  34. 제 30 항에 있어서,
    상기 데이타 레지스터부에 저장된 데이타와 상기 어드레스 레지스터부에 저장된 어드레스 신호를 상기 제어부로 부터의 제어 신호에 의해 상기 메모리 셀 어레이 블록으로 전송하도록 상기 데이타 레지스터부와 상기 어드레스 레지스터부의동작을 각각 제어하는 래이트 라이트 제어부를 추가로 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  35. 제 30 항에 있어서,
    상기 제어부로 부터의 제어 신호에 의해 상기 데이타 입력 버퍼부로 부터의 데이타를 상기 메모리 셀 어레이 블록으로 전송하거나 또는 상기 메모리 셀 어레이 블록의 데이타를 상기 데이타 입력 버퍼부로 전송하는 노멀 동작 제어부를 추가로 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  36. 제 30 항에 있어서,
    상기 어드레스 버퍼부를 통해 현재 입력중인 어드레스 신호와 상기 어드레스 레지스터부에 저장된 어드레스 신호를 비교하여 동일여부를 검출한 신호를 상기 제어부로 발생하는 어드레스 비교부를 추가로 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  37. 다이나믹형 메모리셀을 구비한 가상형 스태틱 랜덤 억세스 메모리장치에 있어서,
    다이나믹형 메모리셀을 갖는 메모리 셀 어레이 블록과,
    제1 디큐 패드를 통해 하위 바이트 데이타를 입/출력하는 하위 바이트 입/출력 버퍼부와,
    하위 바이트 커맨드신호를 수신하는 하위 바이트 커맨드 버퍼부와,
    제2 디큐 패드를 통해 상위 바이트 데이타를 입/출력하는 상위 바이트 입/출력 버퍼부와,
    상위 바이트 커맨드신호를 수신하는 상위 바이트 커맨드 버퍼부와,
    상기 하위 바이트 입력 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제1 신호 지연부와,
    상기 하위 바이트 커맨드 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제2 신호 지연부와,
    상기 상위 바이트 입력 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제3 신호 지연부와,
    상기 상위 바이트 커맨드 버퍼부로 부터의 신호를 수신하여 지연된 신호를 출력하는 제4 신호 지연부와,
    상기 제1 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제1 레지스터부와,
    상기 제2 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제2 레지스터부와,
    상기 제3 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제3 레지스터부와,
    상기 제4 신호 지연부로부터 수신된 신호를 저장하고 저장된 신호를 상기 메모리 셀 어레이 블록으로 출력하는 제4 레지스터부와,
    외부로부터 어드레스 신호를 수신하는 어드레스 버퍼부와,
    상기 어드레스 버퍼부로 부터의 어드레스 신호를 저장하고 저장된 어드레스를 상기 메모리 셀 어레이 블록으로 출력하는 어드레스 레지스터부와,
    외부로부터 제 1 커맨드 신호를 수신하는 커맨드 버퍼부와,
    상기 커맨드 버퍼부로 부터의 커맨드 신호를 저장하고 저장된 커맨드 신호를 상기 메모리 셀 어레이 블록으로 출력하는 커맨드 레지스터부와,
    상기 메모리 셀 어레이 블록을 프리차지 한 후 리프레시 시키는 리프레시 제어부와,
    상기 어드레스 버퍼부를 통해 수신된 어드레스 신호와 상기 어드레스 레지스터부에 저장된 어드레스 신호를 비교하여 동일여부를 검출한 신호를 발생하는 어드레스 비교부와,
    일정 주기의 펄스 신호를 발생하는 카운터부와,
    상기 카운터부로 부터의 펄스 신호에 의해 상기 메모리 셀 어레이 블록을 프리차지시킨 후 리프레시 하는 리프레시 제어부와,
    상기 커맨드 버퍼부로 부터의 커맨드 신호와 상기 어드레스 버퍼부로 부터의 어드레스 신호와 상기 어드레스 비교부로 부터의 신호와 상기 메모리 셀 어레이 블록으로 부터의 데이타 신호를 수신하여, 상기 하위 바이트 입/출력 버퍼부와 상기 상위 바이트 입/출력 버퍼부와 상기 제1 내지 제4 레지스터부와 상기 어드레스 레지스터부와 상기 커맨드 레지스터부와 상기 카운터부와 상기 리프레시 제어부의 동작을 각각 제어하는 제어부를 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  38. 제 37 항에 있어서,
    상기 커맨드 신호는 칩 선택신호(/CS), 라이트 인에이블신호(/WE), 하위 바이트 선택신호(/LB)와 상위 바이트 선택신호(/UB) 중 1개인 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  39. 제 37 항에 있어서,
    상기 커맨드 버퍼부로부터 수신된 커맨드 신호를 일정시간 지연시켜 상기 커맨드 레지스터부로 출력하는 제5 신호 지연부를 추가로 구성한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  40. 제 37 항에 있어서,
    상기 제어부로 부터의 제어 신호를 수신하여 상기 제1 내지 제4 레지스터의 동작을 제어하는 신호를 발생하는 래이트 라이트 제어부를 추가로 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
  41. 제 37 항에 있어서,
    상기 제어부로 부터의 제어 신호에 의해 상기 하위 바이트 입/출력 버퍼부 또는 상기 상위 바이트 입/출력 버퍼부로 부터의 데이타를 상기 메모리 셀 어레이블록으로 전송하거나 또는 상기 메모리 셀 어레이 블록의 데이타를 상기 하위 바이트 입/출력 버퍼부 또는 상기 상위 바이트 입/출력 버퍼부로 전송하는 노멀 동작 제어부를 추가로 구비한 것을 특징으로 하는 가상형 스태틱 랜덤 억세스 메모리장치.
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