KR100438375B1 - 반도체메모리소자의 어드레스 입력 장치 및 방법 - Google Patents

반도체메모리소자의 어드레스 입력 장치 및 방법 Download PDF

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Abstract

하나의 억세스트랜지스터와 하나의 커패시터로 구성되는 셀(통상의 DRAM 셀)을 가지는 SRAM에서 외부적으로 다음번 어드레스가 빨리 입력되어도 내부적으로 충분한 시간동안 셀의 테이터 리스토어가 이루어지도록 하기 위한 어드레스 입력 장치가 개시되는 바, 본 발명의 어드레스 입력 장치는 일정주기마다 내부클럭신호을 생성하여 출력하는 내부클럭생성수단; 및 입력되는 어드레스를 버퍼링하고 상기 내부클럭신호에 응답하여 상기 일정주기로 상기 어드레스를 샘플링하는 버퍼/샘플링수단을 포함하여 이루어짐을 특징으로 한다.

Description

반도체메모리소자의 어드레스 입력 장치 및 방법{Address input circuit and method in semiconductor memory device}
본 발명은 단위 메모리 셀에 커패시터를 포함하는 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 상기 메모리 소자에서 데이터 리스토어(restore) 전에 어드레스가 변하므로써 셀 테이터가 파괴되는 현상을 방지하기 위한 어드레스 입력장치 및 방법 관한 것이다.
일반적으로, 커패시터를 포함하는 메모리 셀을 갖는 반도체 메모리 소자로서는 DRAM(Dynamic Random Access Memory)이 널리 알려져 있다. DRAM은 하나의 억세스트랜지스터와 하나의 커패시터로서 셀(cell)이 구성되므로 셀을 작게 구성할 수 있어 고집적화에 가장 유리하다. 그러나, DRAM은 셀에 저당된 데이터를 유지하기 위하여 일정 주기마다 리프레쉬(refresh) 동작이 필요시 된다. 반면에, SRAM(Static RAM)은 메모리 셀이 래치 타입이기 때문에 리프레쉬가 필요 없으나, 단위셀을 다수의 트랜지스터로 구성하여야 하기 때문에 직접도를 DRAM 만큼 높일 수 없다는 단점이 있다.
상기한 DRAM과 SRAM의 장점을 모두 사용하기 위한 소자로서, 즉, SRAM의 사용의 용이함과 DRAM의 고집적을 겨냥한 메모리 소자로서, 의사(Pseudo) SRAM 및 가상(Virtually) SRAM이 알려져 있다. 의사 SRAM 및 가상 SRAM은 모두 메모리 셀에 커패시터를 사용하되 리프레쉬 동작을 숨기므로써 사용의 용이함을 가져오는 것이다.
한편, 커패시터를 셀로 사용할 경우 한번 어드레스가 액티브되는 경우 셀 커패시터에 데이터가 리스토어 될 때까지 어드레스가 바뀌면 안되는 제약이 따르게 된다. 따라서, 일반적으로 DRAM은 이러한 제약을 위하여 tRAS라는 스펙을 두어, 셀에 데이터가 충분히 리스토어된 후 새로운 어드레스를 입력받도록 구성되어 있다. 그러나, SRAM은 이러한 tRAS 스펙이 없기 때문에, 커패시터를 포함하는 셀을 갖는 SRAM에서는 셀에 데이터가 충분히 리스토어된 후 새로운 어드레스를 인가받도록 하는 장치 및 방법이 필요시 된다.
본 발명은 상술한 제반 요구사항을 해결하기 위한 것으로, 칩외부에서 어드레스가 계속 버뀌어 인가되더라도 내부적으로 어드레스를 샘플링하여 입력받으므로써, 셀에 데이터가 충분히 리스토어된 후 새로운 어드레스를 입력받도록 구성된 커패시터를 포함하는 단위 셀을 갖는 반도체 메모리 소자의 어드레스 입력 장치 및 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 어드레스 입력 장치에 대한 블록 구성도.
도 2는 내부클럭생성기의 상세 블록 구성도.
도 3은 내부클럭생성기의 오실레이터 및 클럭생성부에 대한 상세 회로도.
도 4는 버퍼/샘플링기의 상세 회로도.
도 5는 본 발명의 동작을 보여주는 타이밍도
* 도면의 주요부분에 대한 부호의 설명
100 : 내부클럭생성기 200 : 어드레스 버퍼/샘플링부
상기 목적을 달성하기 위한 본 발명의 어드레스 입력 장치는, 일정주기마다 내부클럭신호을 생성하여 출력하는 내부클럭생성수단; 및 입력되는 어드레스를 버퍼링하고 상기 내부클럭신호에 응답하여 상기 일정주기로 상기 어드레스를 샘플링하는 버퍼/샘플링수단을 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 내부클럭생성수단은 칩선택신호에 응답하여 인에이블신호를 생성하는 인에이블신호생성수단; 상기 인에이블신호에 응답하여 상기 일정주기를 가지고 구동하는 오실레이터; 및 상기 오실레이터의 출력에 응답하여 상기 내부클럭신호를 생성하는 클럭생성부를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게, 상기 오실레이터는 상기 인에이블신호를 리셋신호로 입력받아 자신의 입력신호를 상기 일정주기 만큼 지연시켜 스트로브신호를 생성하는 딜레이체인부; 및 상기 스트로브신호에 응답하여 상기 인에이블신호를 래치하는 래치부를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게 상기 버퍼/샘플링수단은 상기 내부클럭신호의 클럭 에지에 동기되어 상기 입력어드레스를 래치하는 것을 특징으로 한다.
바람직하게, 상기 버퍼/샘플링수단은 칩의 패드로부터 인가되는 입력어드레스를 버퍼링하는 입력버퍼링부; 상기 내부클럭를 스트로브신호로하여 상기 버퍼링된 입력어드레스를 래치하는 래치부; 및 상기 래치부의 출력을 버퍼링하여 내부어드레스를 출력하는 출력버퍼링부를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 어드레스 입력방법은 칩의 패드로부터 인가되는 입력어드레스를 버퍼링하는 단계; 일정주기마다 내부클럭신호를 생성하는 단계; 및 상기 버퍼링된 입력어드레스를 상기 내부클럭신호를 사용하여 상기 일정주기로 샘플링하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게, 상기 샘플링하는 단계는, 상기 내부클럭신호를 스트로브신호로하여 상기 버퍼링된 입력어드레스를 래치하는 단계; 및 상기 래치된 입력어드레스를 버퍼링하여 출력하는 단계를 포함하여 이루어진 것을 특징으로 한다.
바람직하게, 본 발명의 상기 어드레스 입력방법에서 상기 내부클럭신호를 칩선택신호를 사용하여 생성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 어드레스 입력 장치에 대한 블록 구성도이다.
도 1을 참조하면, 본 발명의 어드레스 입력장치는 칩선택신호(/CS)에 응답하여 tRC 주기마다 내부클럭신호(iclk)을 생성하여 출력하는 내부클럭생성기(100)와, 입력어드레스(ext_add<0:n>)를 버퍼링하고 내부클럭신호(iclk)을 스트로브신호(strobe signal)로 하여 tRC 주기로 입력어드레스(ext_add<0:n>)를 샘플링하여 내부어드레스(int_add<0:n>)를 출력하는 버퍼/샘플링부(200)를 포함하여 구성된다. 여기서 tRC는 셀에 데이터가 충분히 리스토어 되는데 필요한 시간을 의미한다.
상기 버퍼/샘플링부(200)로부터 제공되는 어드레스신호(int_add<0:n>)는 컬럼/로우 디코더 및 어드레스천이검출기 등으로 출력되게 된다.
버퍼/샘플링부(200)는 각기 다른 패드를 통해 입력되는 n개의 입력어드레스(ext_add<0:n>)에 각 대응되는 n개의 버퍼/샘플링기(200a 내지 200n)로 구성되어 있다.
도 2는 내부클럭생성기(100)의 상세 블록 구성도로서, 칩선택신호(/CS)에 응답하여 인에이블신호(enable)를 생성하는 인에이블신호생성부(120)와, 상기 인에이블신호에 응답하여 tRC 주기를 가지고 구동하는 오실레이터(140)와, 오실레이터(160)의 출력에 응답하여 내부클럭신호(iclk)를 생성하여 출력하는 클럭생성부(230)를 포함하여 구성된다.
도 3은 내부클럭생성기(100)의 오실레이터(140) 및 클럭생성부(160)에 대한상세 회로를 도시하고 있다.
오실레이터(140)는 인에이블신호생성부(120)로부터 제공되는 인에이블신호(enable)를 리셋(reset) 신호로 입력받아 입력(in) 신호를 tRC 만큼 지연시켜 스트로브신호(strobe)를 생성하는 딜레이체인부(142)와, 상기 딜레이체인부(142)의 출력인 스트로브신호(strobe)에 응답하여 인에이블신호(enable)를 래치하는 래치부(144)로 구성된다. 도 3에서 래치부(144)는 통상의 크로스커플래치로 실시 구성되어 있다.
클럭생성부(160)는 상기 래치부(144)의 출력을 입력받는 통상의 펄스발생기를 구비한다.
도 4는 버퍼/샘플링기(200)의 상세 회로도이다. 제1 내지 제n 버퍼/샘플링기(200a 내지 200n)가 모두 이에 해당된다.
버퍼/샘플링부(200)는 패드로부터 인가되는 입력어드레스(ext_add)를 버퍼링하는 입력버퍼링부(220)와, 내부클럭(iclk)을 스트로브신호로하여 버퍼링된 입력어드레스(adrs, /adrs)를 래치하는 래치부(240)와, 상기 래치부(240)의 출력을 버퍼링하여 내부어드레스(int_add)를 출력하는 출력버퍼링부(260)를 포함한다. 래치부(240)은 통상의 크로스커플래치로 실시 구성되어 있고, 출력버퍼링부(260)는 풀업드라이버(242) 및 풀다운드라이버(244)를 포함한다.
도 5는 본 발명의 동작을 보여주는 타이밍도로서, 이를 참조하여 본 발명의 어드레스 입력장치의 동작을 살펴본다.
먼저, 칩선택신호(/CS)가 활성화되어 칩이 액티브 상태가되면 내부클럭생성기(100)의 인에이블신호생성부(120)에 의해 인에이블신호(enable)가 활성화되고, 인에이블신호(enable)에 의해 오실레이터(140)가 동작을 시작한다. 오실레이터(140)는 tRC 주기를 가지고 계속 동작하며, 클럭생성부(160)는 tRC 주기마다 내부클럭신호(iclk)를 생성하여, 각각의 버퍼/샘플링기(200a 내지 200n)로 출력한다. 따라서, 칩의 액티브시에만 내부클럭생성기(100)가 동작하므로 칩의 스탠바이(stan-by) 상태에서는 내부클럭생성기(100)가 오프(off)되어 스탠바이 전류를 줄일 수 있다.
버퍼/샘플링기(200a)의 래치부(240)는 내부클럭신호(iclk)가 논리 '하이'일때에만 버퍼링된 입력어드레스(addrs, /addrs)를 확인하여 래치한다. 즉 내부클럭신호(iclk)를 스트로브신호로하여 입력어드레스를 래치하므로써, 외부어드레스가 내부적으로 만든 내부클럭신호(iclk)의 tRC 주기로 샘플링된다.
이렇듯, 본 발명에서는 외부 입력 어드레스를 처리할 때, 일정한 주기를 가지는 내부신호를 만들고 이 내부신호를 이용하여 주기적으로 외부 입력어드레스를 샘플링하여 받아들이므로써, 너무 짧은 시간 동안 어드레스가 발생하여 셀 데이터가 파괴되는 것을 방지할 수 있다. 즉, 외부적으로 다음번 어드레스가 빨리 입력되어도 내부적으로 충분한 시간동안 셀의 테이터 리스토어가 이루어진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
하나의 억세스트랜지스터와 하나의 커패시터로 구성되는 셀(통상의 DRAM 셀)을 가지는 SRAM에서, 본 발명에서와 같이 외부 입력 어드레스를 처리하면 너무 짧은 시간 동안 어드레스가 발생하여 셀 데이터가 파괴되는 것을 방지할 수 있다.
또한 본 발명은 칩선택신호에 의해 내부클럭신호를 생성하므로 스탠바이 전류를 억제할 수 있다.

Claims (10)

  1. 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자에 있어서,
    일정주기마다 내부클럭신호을 생성하여 출력하는 내부클럭생성수단; 및
    입력되는 어드레스를 버퍼링하고 상기 내부클럭신호에 응답하여 상기 일정주기로 상기 어드레스를 샘플링하는 버퍼/샘플링수단
    을 포함하여 이루어진 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
  2. 제1항에 있어서,
    상기 버퍼/샘플링수단은 복수개의 입력 어드레스에 각 대응되는 복수개의 버퍼/샘플링기로 구성되는 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
  3. 제1항에 있어서,
    상기 내부클럭생성수단은 칩선택신호에 응답하여 구동하는 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
  4. 제1항 내지 제3항중 어느한 항에 있어서,
    상기 내부클럭생성수단은,
    칩선택신호에 응답하여 인에이블신호를 생성하는 인에이블신호생성수단;
    상기 인에이블신호에 응답하여 상기 일정주기를 가지고 구동하는 오실레이터; 및
    상기 오실레이터의 출력에 응답하여 상기 내부클럭신호를 생성하는 클럭생성부를 포함하여 이루어지는 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
  5. 제4항에 있어서,
    상기 오실레이터는,
    상기 인에이블신호를 리셋신호로 입력받아 자신의 입력신호를 상기 일정주기 만큼 지연시켜 스트로브신호를 생성하는 딜레이체인부; 및
    상기 스트로브신호에 응답하여 상기 인에이블신호를 래치하는 래치부를 포함하여 이루어지는 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
  6. 제1항 내지 제3항 중 어느한 항에 있어서,
    상기 버퍼/샘플링수단은,
    상기 내부클럭신호의 클럭 에지에 동기되어 상기 입력어드레스를 래치하는 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
  7. 제1항 내지 제3항 중 어느한 항에 있어서,
    상기 버퍼/샘플링수단은,
    칩의 패드로부터 인가되는 입력어드레스를 버퍼링하는 입력버퍼링부;
    상기 내부클럭를 스트로브신호로하여 상기 버퍼링된 입력어드레스를 래치하는 래치부; 및
    상기 래치부의 출력을 버퍼링하여 내부어드레스를 출력하는 출력버퍼링부를 포함하여 이루어지는 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
  8. 칩의 패드로부터 인가되는 입력어드레스를 버퍼링하는 단계;
    일정주기마다 내부클럭신호를 생성하는 단계; 및
    상기 버퍼링된 입력어드레스를 상기 내부클럭신호를 사용하여 상기 일정주기로 샘플링하는 단계
    를 포함하여 이루어진 커패시터를 포함하는 단위셀을 갖는 반도체메모리소자의 어드레스 입력 방법.
  9. 제8항에 있어서,
    상기 샘플링하는 단계는,
    상기 내부클럭신호를 스트로브신호로하여 상기 버퍼링된 입력어드레스를 래치하는 단계; 및
    상기 래치된 입력어드레스를 버퍼링하여 출력하는 단계를 포함하여 이루어진 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체메모리소자의 어드레스 입력 방법.
  10. 제8항에 있어서,
    상기 내부클럭신호를 칩선택신호를 사용하여 생성하는 것을 특징으로 하는 커패시터를 포함하는 단위셀을 갖는 반도체 메모리 소자의 어드레스입력장치.
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