JP2003317471A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 書込または読出動作の安定性を確保すること
が可能な半導体記憶装置を提供する。 【解決手段】 書込または読出動作時、半導体記憶装置
内のフリーズ解除回路６０において、チップイネーブル
信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ
１０にて決定される所定期間中にロウアクト信号／ＲＯ
ＷＡＣＴが活性化されない場合、所定期間経過後に論理
ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲ
ＳＴが出力される。その結果、半導体記憶装置は書込ま
たは読出動作を終了する。
が可能な半導体記憶装置を提供する。 【解決手段】 書込または読出動作時、半導体記憶装置
内のフリーズ解除回路６０において、チップイネーブル
信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ
１０にて決定される所定期間中にロウアクト信号／ＲＯ
ＷＡＣＴが活性化されない場合、所定期間経過後に論理
ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲ
ＳＴが出力される。その結果、半導体記憶装置は書込ま
たは読出動作を終了する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、外部からの入力信号に依存せ
ずリフレッシュ動作を行なうことが可能なダイナミック
型半導体記憶装置（以下、完全ヒドゥンリフレッシュ機
能付ＤＲＡＭと称する）に関する。
に関し、さらに詳しくは、外部からの入力信号に依存せ
ずリフレッシュ動作を行なうことが可能なダイナミック
型半導体記憶装置（以下、完全ヒドゥンリフレッシュ機
能付ＤＲＡＭと称する）に関する。
【０００２】
【従来の技術】携帯電話等の携帯端末においては、外部
クロックの供給の必要のない非同期の汎用スタティック
型半導体記憶装置（以下、ＳＲＡＭと称する）が広く採
用されている。ＳＲＡＭはリフレッシュ動作が不要であ
る。そのため、リフレッシュ中のメモリへのアクセスを
リフレッシュサイクルが終了するまで待つ必要がなく、
そのための制御等の複雑なコントロールは不要である。
よってＳＲＡＭを用いれば、システム構成の簡略化が可
能である。以上の理由により、ＳＲＡＭは携帯端末での
使用に適していた。
クロックの供給の必要のない非同期の汎用スタティック
型半導体記憶装置（以下、ＳＲＡＭと称する）が広く採
用されている。ＳＲＡＭはリフレッシュ動作が不要であ
る。そのため、リフレッシュ中のメモリへのアクセスを
リフレッシュサイクルが終了するまで待つ必要がなく、
そのための制御等の複雑なコントロールは不要である。
よってＳＲＡＭを用いれば、システム構成の簡略化が可
能である。以上の理由により、ＳＲＡＭは携帯端末での
使用に適していた。
【０００３】しかしながら、近年では携帯端末の機能が
大幅に向上してきており、携帯端末でも大容量のメモリ
機能が必要になってきている。ＳＲＡＭのメモリセルサ
イズはダイナミック型半導体記憶装置（以下、ＤＲＡＭ
と称する）のメモリセルサイズと比較して１０倍程度あ
る。そのため、ＳＲＡＭでは、大容量メモリになるとチ
ップの価格が大幅に上昇する。したがって、メモリの単
位ビット当りのコストが低いＤＲＡＭをＳＲＡＭの代わ
りに携帯端末に使用する考えが生まれてきた。
大幅に向上してきており、携帯端末でも大容量のメモリ
機能が必要になってきている。ＳＲＡＭのメモリセルサ
イズはダイナミック型半導体記憶装置（以下、ＤＲＡＭ
と称する）のメモリセルサイズと比較して１０倍程度あ
る。そのため、ＳＲＡＭでは、大容量メモリになるとチ
ップの価格が大幅に上昇する。したがって、メモリの単
位ビット当りのコストが低いＤＲＡＭをＳＲＡＭの代わ
りに携帯端末に使用する考えが生まれてきた。
【０００４】しかしながら、ＤＲＡＭには、リフレッシ
ュ動作を行なうための複雑なメモリコントロールが必要
である。よって、今までＳＲＡＭをメモリとしてシステ
ムを設計してきた携帯端末メーカにとって、ＤＲＡＭを
ＳＲＡＭの代替メモリとして採用することは容易ではな
い。
ュ動作を行なうための複雑なメモリコントロールが必要
である。よって、今までＳＲＡＭをメモリとしてシステ
ムを設計してきた携帯端末メーカにとって、ＤＲＡＭを
ＳＲＡＭの代替メモリとして採用することは容易ではな
い。
【０００５】以上のことから、メモリ自体はＤＲＡＭだ
が外部的にはＳＲＡＭとして動作する新しい半導体記憶
装置の開発が各半導体メーカで盛んに行われ始めた。こ
の新しい半導体記憶装置に関しては、KAZUHIRO SAWADA,
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.23,NO1,FE
BRUARY1998,P12-19にて報告されている。
が外部的にはＳＲＡＭとして動作する新しい半導体記憶
装置の開発が各半導体メーカで盛んに行われ始めた。こ
の新しい半導体記憶装置に関しては、KAZUHIRO SAWADA,
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.23,NO1,FE
BRUARY1998,P12-19にて報告されている。
【０００６】この新しい半導体記憶装置は、内部のメモ
リセルはＤＲＡＭにおけるメモリセルと同じものを使用
する。一方、この半導体記憶装置に入力される制御信号
やアドレス信号等の外部インターフェースはＳＲＡＭと
同じである。また、この新しい半導体記憶装置のリフレ
ッシュ動作は、従来のＤＲＡＭのリフレッシュ動作また
はセルフリフレッシュ動作のように外部からの信号によ
り制御されるものではなく、半導体記憶装置内部のリフ
レッシュ回路から周期的に出力されるリフレッシュ指令
信号／ＲＥＦＥに基づき行われる。リフレッシュ回路は
リング発振器であるタイマ回路を含み、リフレッシュ回
路はタイマ回路により周期的に出力されるサイクル信号
に応答してリフレッシュ指令信号／ＲＥＦＥを出力す
る。タイマ回路は常時サイクル信号を出力する。
リセルはＤＲＡＭにおけるメモリセルと同じものを使用
する。一方、この半導体記憶装置に入力される制御信号
やアドレス信号等の外部インターフェースはＳＲＡＭと
同じである。また、この新しい半導体記憶装置のリフレ
ッシュ動作は、従来のＤＲＡＭのリフレッシュ動作また
はセルフリフレッシュ動作のように外部からの信号によ
り制御されるものではなく、半導体記憶装置内部のリフ
レッシュ回路から周期的に出力されるリフレッシュ指令
信号／ＲＥＦＥに基づき行われる。リフレッシュ回路は
リング発振器であるタイマ回路を含み、リフレッシュ回
路はタイマ回路により周期的に出力されるサイクル信号
に応答してリフレッシュ指令信号／ＲＥＦＥを出力す
る。タイマ回路は常時サイクル信号を出力する。
【０００７】以上に説明したこの新しい半導体記憶装置
をその機能に基づき、完全ヒドゥンリフレッシュ機能付
ＤＲＡＭと称する。この完全ヒドゥンリフレッシュ機能
付ＤＲＡＭの開発により、携帯端末の高機能化への対応
が可能となっている。
をその機能に基づき、完全ヒドゥンリフレッシュ機能付
ＤＲＡＭと称する。この完全ヒドゥンリフレッシュ機能
付ＤＲＡＭの開発により、携帯端末の高機能化への対応
が可能となっている。
【０００８】
【発明が解決しようとする課題】完全ヒドゥンリフレッ
シュ機能付ＤＲＡＭでは、外部信号により動作状態とス
タンバイ状態を選択する。動作状態とは書込または読出
動作を行ない得る状態である。また、スタンバイ状態と
は、書込または読出動作を行なわない状態である。な
お、リフレッシュ動作はスタンバイ状態、動作状態に関
わらず、実行される。
シュ機能付ＤＲＡＭでは、外部信号により動作状態とス
タンバイ状態を選択する。動作状態とは書込または読出
動作を行ない得る状態である。また、スタンバイ状態と
は、書込または読出動作を行なわない状態である。な
お、リフレッシュ動作はスタンバイ状態、動作状態に関
わらず、実行される。
【０００９】通常の動作では、動作状態中に書込または
読出動作が行なわれる。しかしながら、外部からの信号
により、動作状態が終了した場合でも、書込または読出
動作中である場合も発生し得る。この場合に動作状態が
終了したからといって、書込または読出動作が終了して
しまうと、正確な書込または読出動作ができない。
読出動作が行なわれる。しかしながら、外部からの信号
により、動作状態が終了した場合でも、書込または読出
動作中である場合も発生し得る。この場合に動作状態が
終了したからといって、書込または読出動作が終了して
しまうと、正確な書込または読出動作ができない。
【００１０】この発明の目的は、データの読出および書
込を実行することが可能な動作状態と、データを保持す
るスタンバイ状態とを有する半導体記憶装置において、
書込または読出動作の安定性を確保することが可能な半
導体記憶装置を提供することである。
込を実行することが可能な動作状態と、データを保持す
るスタンバイ状態とを有する半導体記憶装置において、
書込または読出動作の安定性を確保することが可能な半
導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】この発明による半導体記
憶装置は、データの読出動作および書込動作を実行する
ことが可能な動作状態と、データを保持するスタンバイ
状態とを有する半導体記憶装置であって、メモリセルア
レイと、完全ヒドゥンリフレッシュ手段とを含む。メモ
リセルアレイは行列状に配置される複数のメモリセルを
含む。完全ヒドゥンリフレッシュ手段は、複数のメモリ
セルが保持するデータを、所定のタイミングでリフレッ
シュする。完全ヒドゥンリフレッシュ手段は、リフレッ
シュ回路と制御回路とを含む。リフレッシュ回路は、リ
フレッシュ動作の実行を指令するリフレッシュ指令信号
を出力する。制御回路は、リフレッシュ指令信号に応答
してリフレッシュ動作を実行し、動作状態時は、データ
の読出動作または書込動作を実行する。制御回路は、動
作状態となった後、所定時間経過時にその動作を停止す
る。
憶装置は、データの読出動作および書込動作を実行する
ことが可能な動作状態と、データを保持するスタンバイ
状態とを有する半導体記憶装置であって、メモリセルア
レイと、完全ヒドゥンリフレッシュ手段とを含む。メモ
リセルアレイは行列状に配置される複数のメモリセルを
含む。完全ヒドゥンリフレッシュ手段は、複数のメモリ
セルが保持するデータを、所定のタイミングでリフレッ
シュする。完全ヒドゥンリフレッシュ手段は、リフレッ
シュ回路と制御回路とを含む。リフレッシュ回路は、リ
フレッシュ動作の実行を指令するリフレッシュ指令信号
を出力する。制御回路は、リフレッシュ指令信号に応答
してリフレッシュ動作を実行し、動作状態時は、データ
の読出動作または書込動作を実行する。制御回路は、動
作状態となった後、所定時間経過時にその動作を停止す
る。
【００１２】これにより、この発明による半導体記憶装
置は、ノイズ等の影響を受けても、読出動作または書込
動作を継続して実施することなく、所定時間経過後に書
込または読出動作を終了できる。よって、書込または読
出動作の安定性を確保できる。
置は、ノイズ等の影響を受けても、読出動作または書込
動作を継続して実施することなく、所定時間経過後に書
込または読出動作を終了できる。よって、書込または読
出動作の安定性を確保できる。
【００１３】好ましくは、制御回路は、検知回路を含
む。検知回路は動作状態となった後、所定時間経過まで
に書込または読出動作が終了しているか否かを検知す
る。
む。検知回路は動作状態となった後、所定時間経過まで
に書込または読出動作が終了しているか否かを検知す
る。
【００１４】これにより、この発明による半導体記憶装
置は、所定時間経過時に半導体記憶装置が書込または読
出動作を実行してるか否かを検知し、半導体記憶装置が
書込または読出動作を実行していれば、その動作を停止
できる。よって、書込または読出動作の安定性を確保で
きる。
置は、所定時間経過時に半導体記憶装置が書込または読
出動作を実行してるか否かを検知し、半導体記憶装置が
書込または読出動作を実行していれば、その動作を停止
できる。よって、書込または読出動作の安定性を確保で
きる。
【００１５】好ましくは、所定時間は、書込または読出
動作に必要な時間以上とする。これにより、この発明に
よる半導体記憶装置は、書込または読出動作に必要な時
間が経過する前に、その書込または読出動作を停止しな
い。よって、書込または読出動作の安定性を確保でき
る。
動作に必要な時間以上とする。これにより、この発明に
よる半導体記憶装置は、書込または読出動作に必要な時
間が経過する前に、その書込または読出動作を停止しな
い。よって、書込または読出動作の安定性を確保でき
る。
【００１６】好ましくは、所定時間は、リフレッシュ動
作に必要な時間と書込動作または読出動作に必要な時間
との和よりも長い。
作に必要な時間と書込動作または読出動作に必要な時間
との和よりも長い。
【００１７】これにより、この発明による半導体記憶装
置は、動作状態時においてもリフレッシュ動作をする場
合、リフレッシュ動作に必要な時間と書込動作または読
出動作に必要な時間とが経過しない限り、書込または読
出動作を停止しない。よって、書込または読出動作の安
定性を確保できる。
置は、動作状態時においてもリフレッシュ動作をする場
合、リフレッシュ動作に必要な時間と書込動作または読
出動作に必要な時間とが経過しない限り、書込または読
出動作を停止しない。よって、書込または読出動作の安
定性を確保できる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。
【００１９】［実施の形態１］図１はこの発明の実施の
形態１における完全ヒドゥンリフレッシュ機能付ＤＲＡ
Ｍの全体構成図である。
形態１における完全ヒドゥンリフレッシュ機能付ＤＲＡ
Ｍの全体構成図である。
【００２０】図１を参照して、完全ヒドゥンリフレッシ
ュ機能付ＤＲＡＭ１は、制御信号であるチップイネーブ
ル信号／ＣＥとアウトプットイネーブル信号／ＯＥとラ
イトイネーブル信号／ＷＥと制御信号／ＬＢと制御信号
／ＵＢとを受ける入力端子群１０と、データ信号ＤＱ０
〜ＤＱ７が入出力される端子群１１と、データ信号ＤＱ
８〜ＤＱ１５が入出力される端子群１２と、アドレス信
号Ａ０〜Ａm（ｍは１以上の自然数である）が入力され
る端子群１５と、アドレス信号Ａm+1〜Ａn（ｎは１以上
の自然数である）が入力される端子群１６と、電源電圧
ＶＣＣが与えられる電源端子１３と、接地電圧ＧＮＤが
与えられる接地端子１４とを含む。
ュ機能付ＤＲＡＭ１は、制御信号であるチップイネーブ
ル信号／ＣＥとアウトプットイネーブル信号／ＯＥとラ
イトイネーブル信号／ＷＥと制御信号／ＬＢと制御信号
／ＵＢとを受ける入力端子群１０と、データ信号ＤＱ０
〜ＤＱ７が入出力される端子群１１と、データ信号ＤＱ
８〜ＤＱ１５が入出力される端子群１２と、アドレス信
号Ａ０〜Ａm（ｍは１以上の自然数である）が入力され
る端子群１５と、アドレス信号Ａm+1〜Ａn（ｎは１以上
の自然数である）が入力される端子群１６と、電源電圧
ＶＣＣが与えられる電源端子１３と、接地電圧ＧＮＤが
与えられる接地端子１４とを含む。
【００２１】チップイネーブル信号／ＣＥは、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭを動作状態とするため
の信号である。アウトプットイネーブル信号／ＯＥは、
完全ヒドゥンリフレッシュ機能付ＤＲＡＭを読出動作モ
ードに設定するとともに出力バッファを活性化させる信
号である。ライトイネーブル信号／ＷＥは、完全ヒドゥ
ンリフレッシュ機能付ＤＲＡＭを書込動作モードに設定
する信号である。制御信号／ＬＢは、下位（Lower bi
t）側のデータ端子群１１からデータの入出力を行なう
ことを選択するための信号である。制御信号／ＵＢは、
上位（Upper bit）側のデータ端子群１２からデータの
入出力を行なうことを選択するための信号である。
ゥンリフレッシュ機能付ＤＲＡＭを動作状態とするため
の信号である。アウトプットイネーブル信号／ＯＥは、
完全ヒドゥンリフレッシュ機能付ＤＲＡＭを読出動作モ
ードに設定するとともに出力バッファを活性化させる信
号である。ライトイネーブル信号／ＷＥは、完全ヒドゥ
ンリフレッシュ機能付ＤＲＡＭを書込動作モードに設定
する信号である。制御信号／ＬＢは、下位（Lower bi
t）側のデータ端子群１１からデータの入出力を行なう
ことを選択するための信号である。制御信号／ＵＢは、
上位（Upper bit）側のデータ端子群１２からデータの
入出力を行なうことを選択するための信号である。
【００２２】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、データ端子群１１から入力される制御信号に
応答して、書込動作モードや読出動作モードといった完
全ヒドゥンリフレッシュ機能付ＤＲＡＭの所定の動作モ
ードに相当する制御クロックを各ブロックに対して出力
する制御回路２０と、制御回路２０の出力に応じてアド
レス信号Ａ０〜Ａmを受けて内部に伝達する列アドレス
バッファ２１と、制御回路２０の出力に応じてアドレス
信号Ａm+1〜Ａnを受けて内部に伝達する行アドレスバッ
ファ２２とを含む。
はさらに、データ端子群１１から入力される制御信号に
応答して、書込動作モードや読出動作モードといった完
全ヒドゥンリフレッシュ機能付ＤＲＡＭの所定の動作モ
ードに相当する制御クロックを各ブロックに対して出力
する制御回路２０と、制御回路２０の出力に応じてアド
レス信号Ａ０〜Ａmを受けて内部に伝達する列アドレス
バッファ２１と、制御回路２０の出力に応じてアドレス
信号Ａm+1〜Ａnを受けて内部に伝達する行アドレスバッ
ファ２２とを含む。
【００２３】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、列デコーダ２３と、行デコーダ２４と、マト
リックス上に配置される複数のメモリセルを含むメモリ
セルアレイと、センスアンプおよび入出力制御回路２５
とを含む。
はさらに、列デコーダ２３と、行デコーダ２４と、マト
リックス上に配置される複数のメモリセルを含むメモリ
セルアレイと、センスアンプおよび入出力制御回路２５
とを含む。
【００２４】列デコーダ２３は、列アドレスバッファ２
１が出力する内部アドレス信号を制御回路２０の出力に
応じて受け、列アドレスの指定を行なう。行デコーダ２
４は、行アドレスバッファ２２が出力する内部アドレス
信号を制御回路２０の出力に応じて受け、行アドレスの
指定を行なう。センスアンプおよび入出力回路２５は、
メモリセルアレイ２６からの出力を増幅し、読出動作を
行なう。
１が出力する内部アドレス信号を制御回路２０の出力に
応じて受け、列アドレスの指定を行なう。行デコーダ２
４は、行アドレスバッファ２２が出力する内部アドレス
信号を制御回路２０の出力に応じて受け、行アドレスの
指定を行なう。センスアンプおよび入出力回路２５は、
メモリセルアレイ２６からの出力を増幅し、読出動作を
行なう。
【００２５】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、下位入力バッファ２７と、下位出力バッファ
２８と、上位入力バッファ２９と、上位出力バッファ３
０とを含む。
はさらに、下位入力バッファ２７と、下位出力バッファ
２８と、上位入力バッファ２９と、上位出力バッファ３
０とを含む。
【００２６】下位入力バッファ２７は、制御回路２０の
出力に応じて端子群１１からデータ信号ＤＱ０〜ＤＱ７
を受けて、センスアンプおよび入出力制御回路２５に伝
達する。下位出力バッファ２８は、制御回路２０の出力
に応じてセンスアンプおよび入出力制御回路２５からの
信号を受けて端子群１１にデータ信号を出力する。上位
入力バッファ２９は、制御回路２０の出力に応じて端子
群１２からデータ信号ＤＱ８〜ＤＱ１５を受けて、セン
スアンプおよび入出力制御回路２５に伝達する。上位入
力バッファ３０は、制御回路２０の出力に応じてセンス
アンプおよび入出力制御回路２５からの信号を受けて端
子群１２にデータ信号を出力する。
出力に応じて端子群１１からデータ信号ＤＱ０〜ＤＱ７
を受けて、センスアンプおよび入出力制御回路２５に伝
達する。下位出力バッファ２８は、制御回路２０の出力
に応じてセンスアンプおよび入出力制御回路２５からの
信号を受けて端子群１１にデータ信号を出力する。上位
入力バッファ２９は、制御回路２０の出力に応じて端子
群１２からデータ信号ＤＱ８〜ＤＱ１５を受けて、セン
スアンプおよび入出力制御回路２５に伝達する。上位入
力バッファ３０は、制御回路２０の出力に応じてセンス
アンプおよび入出力制御回路２５からの信号を受けて端
子群１２にデータ信号を出力する。
【００２７】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、リフレッシュ回路４０を含む。リフレッシュ
回路４０は周期的に活性化される信号であるリフレッシ
ュ指令信号／ＲＥＦＥを制御回路２０へ出力する。制御
回路２０はリフレッシュ指令信号／ＲＥＦＥを受け、リ
フレッシュ動作を実施するために各ブロックへ動作指示
信号を出力する。
はさらに、リフレッシュ回路４０を含む。リフレッシュ
回路４０は周期的に活性化される信号であるリフレッシ
ュ指令信号／ＲＥＦＥを制御回路２０へ出力する。制御
回路２０はリフレッシュ指令信号／ＲＥＦＥを受け、リ
フレッシュ動作を実施するために各ブロックへ動作指示
信号を出力する。
【００２８】制御回路２０は、外部から入力されるチッ
プイネーブル信号／ＣＥおよびリフレッシュ指令信号／
ＲＥＦＥに基づいて、半導体記憶装置１にリフレッシュ
動作を実行させ、書込または読出動作を実行させる。制
御回路２０は外部からチップイネーブル信号／ＣＥを受
け、内部チップイネーブル信号／ｉｎｔＣＥをリフレッ
シュ回路４０に出力する。ここで、制御回路２０から出
力される内部チップイネーブル信号／ｉｎｔＣＥがＨレ
ベルのときは、半導体記憶装置１はスタンバイ状態とな
る。一方、内部チップイネーブル信号／ｉｎｔＣＥがＬ
レベルのときは、半導体記憶装置１は動作状態となる。
なお、動作状態とは、読出動作または書込動作を実行可
能な状態をいう。
プイネーブル信号／ＣＥおよびリフレッシュ指令信号／
ＲＥＦＥに基づいて、半導体記憶装置１にリフレッシュ
動作を実行させ、書込または読出動作を実行させる。制
御回路２０は外部からチップイネーブル信号／ＣＥを受
け、内部チップイネーブル信号／ｉｎｔＣＥをリフレッ
シュ回路４０に出力する。ここで、制御回路２０から出
力される内部チップイネーブル信号／ｉｎｔＣＥがＨレ
ベルのときは、半導体記憶装置１はスタンバイ状態とな
る。一方、内部チップイネーブル信号／ｉｎｔＣＥがＬ
レベルのときは、半導体記憶装置１は動作状態となる。
なお、動作状態とは、読出動作または書込動作を実行可
能な状態をいう。
【００２９】制御回路２０は状態制御回路５０を含む。
状態制御回路は、外部からチップイネーブル信号／ＣＥ
と、リフレッシュ回路４０から出力されるリフレッシュ
指令信号／ＲＥＦＥとを受け、ロウイネーブル信号／Ｒ
ＯＷＥとコラムイネーブル信号／ＣＯＬＥとロウアクト
信号／ＲＯＷＡＣＴとを出力する。ロウイネーブル信号
／ＲＯＷＥおよびロウアクト信号／ＲＯＷＡＣＴは行デ
コーダ２４に入力される。ロウイネーブル信号／ＲＯＷ
Ｅの活性期間中はロウ系動作が行なわれる。ここで、ロ
ウ系動作とは、ロウアドレス信号が行デコーダ２４に入
力されて、対応するメモリセルの情報電荷がセンスアン
プにより増幅されるまでの動作をいう。また、コラムイ
ネーブル信号／ＣＯＬＥは列デコーダ２３に入力され
る。コラムイネーブル信号／ＣＯＬＥの活性期間中はコ
ラム系動作が行なわれる。ここで、コラム系動作とは、
コラムアドレス信号が列デコーダ２３に入力された後、
対応するビット線対とデータ入出力線とが接続され、メ
モリセルからデータが読み出される、または、メモリセ
ルへデータを書込むまでの動作をいう。
状態制御回路は、外部からチップイネーブル信号／ＣＥ
と、リフレッシュ回路４０から出力されるリフレッシュ
指令信号／ＲＥＦＥとを受け、ロウイネーブル信号／Ｒ
ＯＷＥとコラムイネーブル信号／ＣＯＬＥとロウアクト
信号／ＲＯＷＡＣＴとを出力する。ロウイネーブル信号
／ＲＯＷＥおよびロウアクト信号／ＲＯＷＡＣＴは行デ
コーダ２４に入力される。ロウイネーブル信号／ＲＯＷ
Ｅの活性期間中はロウ系動作が行なわれる。ここで、ロ
ウ系動作とは、ロウアドレス信号が行デコーダ２４に入
力されて、対応するメモリセルの情報電荷がセンスアン
プにより増幅されるまでの動作をいう。また、コラムイ
ネーブル信号／ＣＯＬＥは列デコーダ２３に入力され
る。コラムイネーブル信号／ＣＯＬＥの活性期間中はコ
ラム系動作が行なわれる。ここで、コラム系動作とは、
コラムアドレス信号が列デコーダ２３に入力された後、
対応するビット線対とデータ入出力線とが接続され、メ
モリセルからデータが読み出される、または、メモリセ
ルへデータを書込むまでの動作をいう。
【００３０】なお、ロウアクト信号／ＲＯＷＡＣＴの活
性化中に、書込または読出動作が行なわれる。
性化中に、書込または読出動作が行なわれる。
【００３１】図２は図１中の状態制御回路５０の構成に
ついて示す回路図である。図２を参照して、制御回路２
０は、インバータＩＶ１と、遅延回路ＤＬ１〜ＤＬ３
と、ワンショットパルス発生回路ＯＳ１〜ＯＳ３と、フ
リップフロップＦＦ１〜ＦＦ３とを含む。
ついて示す回路図である。図２を参照して、制御回路２
０は、インバータＩＶ１と、遅延回路ＤＬ１〜ＤＬ３
と、ワンショットパルス発生回路ＯＳ１〜ＯＳ３と、フ
リップフロップＦＦ１〜ＦＦ３とを含む。
【００３２】インバータＩＶ１はチップイネーブル信号
／ＣＥを受け、反転して出力する。論理ゲートＬ１は、
インバータＩＶ１の出力信号とリフレッシュ指令信号／
ＲＥＦＥとを受け、ＮＡＮＤ論理演算結果を内部ロウア
ドレスストローブ信号／ｉｎｔＲＡＳとして出力する。
／ＣＥを受け、反転して出力する。論理ゲートＬ１は、
インバータＩＶ１の出力信号とリフレッシュ指令信号／
ＲＥＦＥとを受け、ＮＡＮＤ論理演算結果を内部ロウア
ドレスストローブ信号／ｉｎｔＲＡＳとして出力する。
【００３３】ワンショットパルス発生回路ＯＳ１は活性
化された内部ロウアドレスストローブ信号ｉｎｔ／ＲＡ
Ｓを受けたとき、Ｌレベルのワンショットパルス信号／
ＲＯＷＳをフリップフロップＦＦ１およびＦＦ２に出力
する。
化された内部ロウアドレスストローブ信号ｉｎｔ／ＲＡ
Ｓを受けたとき、Ｌレベルのワンショットパルス信号／
ＲＯＷＳをフリップフロップＦＦ１およびＦＦ２に出力
する。
【００３４】フリップフロップＦＦ１は論理ゲートＬ５
およびＬ６を含む。論理ゲートＬ５はワンショットパル
ス信号／ＲＯＷＳと、論理ゲートＬ６の出力信号とを受
け、ＮＡＮＤ論理演算結果を出力する。また、論理ゲー
トＬ６は論理ゲートＬ５の出力信号と遅延回路ＤＬ１の
出力信号とを受け、ＮＡＮＤ論理演算結果をロウイネー
ブル信号／ＲＯＷＥとして出力する。遅延回路ＤＬ１は
ロウイネーブル信号／ＲＯＷＥを受け、所定時間△Ｔ１
遅延させて論理ゲートＬ６に出力する。
およびＬ６を含む。論理ゲートＬ５はワンショットパル
ス信号／ＲＯＷＳと、論理ゲートＬ６の出力信号とを受
け、ＮＡＮＤ論理演算結果を出力する。また、論理ゲー
トＬ６は論理ゲートＬ５の出力信号と遅延回路ＤＬ１の
出力信号とを受け、ＮＡＮＤ論理演算結果をロウイネー
ブル信号／ＲＯＷＥとして出力する。遅延回路ＤＬ１は
ロウイネーブル信号／ＲＯＷＥを受け、所定時間△Ｔ１
遅延させて論理ゲートＬ６に出力する。
【００３５】遅延回路ＤＬ２はロウイネーブル信号／Ｒ
ＯＷＥを受け、所定時間△Ｔ２遅延させる。ワンショッ
トパルス発生回路ＯＳ３は遅延回路ＤＬ２の出力信号を
受け、ワンショットパルス信号をフリップフロップＦＦ
３に出力する。
ＯＷＥを受け、所定時間△Ｔ２遅延させる。ワンショッ
トパルス発生回路ＯＳ３は遅延回路ＤＬ２の出力信号を
受け、ワンショットパルス信号をフリップフロップＦＦ
３に出力する。
【００３６】フリップフロップＦＦ３は論理ゲートＬ７
およびＬ８を含む。論理ゲートＬ７はワンショットパル
ス発生回路ＯＳ３から出力されるＬレベルのワンショッ
トパルス信号と、論理ゲートＬ８の出力信号とを受け、
ＮＡＮＤ論理演算結果を出力する。また、論理ゲートＬ
８は論理ゲートＬ７の出力信号と遅延回路ＤＬ３の出力
信号とを受け、ＮＡＮＤ論理演算結果をコラムイネーブ
ル信号／ＣＯＬＥとして出力する。遅延回路ＤＬ３はコ
ラムイネーブル信号／ＣＯＬＥを受け、所定時間△Ｔ３
遅延させ論理ゲートＬ８に出力する。
およびＬ８を含む。論理ゲートＬ７はワンショットパル
ス発生回路ＯＳ３から出力されるＬレベルのワンショッ
トパルス信号と、論理ゲートＬ８の出力信号とを受け、
ＮＡＮＤ論理演算結果を出力する。また、論理ゲートＬ
８は論理ゲートＬ７の出力信号と遅延回路ＤＬ３の出力
信号とを受け、ＮＡＮＤ論理演算結果をコラムイネーブ
ル信号／ＣＯＬＥとして出力する。遅延回路ＤＬ３はコ
ラムイネーブル信号／ＣＯＬＥを受け、所定時間△Ｔ３
遅延させ論理ゲートＬ８に出力する。
【００３７】フリップフロップＦＦ２は論理ゲートＬ３
およびＬ４を含む。論理ゲートＬ３はワンショットパル
ス発生回路ＯＳ１から出力されるワンショットパルス信
号／ＲＯＷＳと、論理ゲートＬ４の出力信号とを受け、
ＮＡＮＤ論理演算結果を出力する。また、論理ゲートＬ
４は論理ゲートＬ３の出力信号とワンショットパルス発
生回路ＯＳ２の出力信号とを受け、ＮＡＮＤ論理演算結
果をロウアクト信号／ＲＯＷＡＣＴとして出力する。ワ
ンショットパルス発生回路ＯＳ２は論理ゲートＬ２の出
力信号を受け、Ｌレベルのワンショットパルス信号をフ
リップフロップＦＦ２に出力する。
およびＬ４を含む。論理ゲートＬ３はワンショットパル
ス発生回路ＯＳ１から出力されるワンショットパルス信
号／ＲＯＷＳと、論理ゲートＬ４の出力信号とを受け、
ＮＡＮＤ論理演算結果を出力する。また、論理ゲートＬ
４は論理ゲートＬ３の出力信号とワンショットパルス発
生回路ＯＳ２の出力信号とを受け、ＮＡＮＤ論理演算結
果をロウアクト信号／ＲＯＷＡＣＴとして出力する。ワ
ンショットパルス発生回路ＯＳ２は論理ゲートＬ２の出
力信号を受け、Ｌレベルのワンショットパルス信号をフ
リップフロップＦＦ２に出力する。
【００３８】論理ゲートＬ２は内部ロウアドレスストロ
ーブ信号ｉｎｔ／ＲＡＳと、ロウイネーブル信号／ＲＯ
ＷＥと、コラムイネーブル信号／ＣＯＬＥとを受け、Ａ
ＮＤ論理演算結果を出力する。
ーブ信号ｉｎｔ／ＲＡＳと、ロウイネーブル信号／ＲＯ
ＷＥと、コラムイネーブル信号／ＣＯＬＥとを受け、Ａ
ＮＤ論理演算結果を出力する。
【００３９】以上の回路構成を有する状態制御回路５０
の動作について説明する。図３は図２に示した状態制御
回路５０の読出または書込動作を示すタイミングチャー
トである。
の動作について説明する。図３は図２に示した状態制御
回路５０の読出または書込動作を示すタイミングチャー
トである。
【００４０】図３を参照して、時刻ｔ１において、チッ
プイネーブル信号／ＣＥがＨレベルからＬレベルへと活
性化する。このとき、半導体記憶装置１はスタンバイ状
態から動作状態へ変化する。
プイネーブル信号／ＣＥがＨレベルからＬレベルへと活
性化する。このとき、半導体記憶装置１はスタンバイ状
態から動作状態へ変化する。
【００４１】ここで、リフレッシュ指令信号／ＲＥＦＥ
はＨレベルであるとする。このとき、半導体記憶装置１
ではリフレッシュ動作を行なわない。よって、時刻ｔ１
において、状態制御回路５０内の論理ゲートＬ１から出
力される内部ロウアドレスストローブ信号ｉｎｔ／ＲＡ
ＳはＬレベルに活性化される。ワンショットパルス発生
回路ＯＳ１は、活性化された内部ロウアドレスストロー
ブ信号ｉｎｔ／ＲＡＳを受け、Ｌレベルのワンショット
パルス信号／ＲＯＷＳを出力する。その結果、フリップ
フロップＦＦ１は時刻ｔ１でＬレベルのロウイネーブル
信号／ＲＯＷＥを出力する。よって、半導体記憶装置１
内において、時刻ｔ１でロウ系動作が開始される。ま
た、時刻ｔ１にてロウイネーブル信号／ＲＯＷＥは遅延
回路ＤＬ１およびＤＬ２に入力される。
はＨレベルであるとする。このとき、半導体記憶装置１
ではリフレッシュ動作を行なわない。よって、時刻ｔ１
において、状態制御回路５０内の論理ゲートＬ１から出
力される内部ロウアドレスストローブ信号ｉｎｔ／ＲＡ
ＳはＬレベルに活性化される。ワンショットパルス発生
回路ＯＳ１は、活性化された内部ロウアドレスストロー
ブ信号ｉｎｔ／ＲＡＳを受け、Ｌレベルのワンショット
パルス信号／ＲＯＷＳを出力する。その結果、フリップ
フロップＦＦ１は時刻ｔ１でＬレベルのロウイネーブル
信号／ＲＯＷＥを出力する。よって、半導体記憶装置１
内において、時刻ｔ１でロウ系動作が開始される。ま
た、時刻ｔ１にてロウイネーブル信号／ＲＯＷＥは遅延
回路ＤＬ１およびＤＬ２に入力される。
【００４２】同じく時刻ｔ１に、ワンショットパルス信
号／ＲＯＷＳはフリップフロップＦＦ２に入力される。
その結果、フリップフロップＦＦ２は時刻ｔ１にＬレベ
ルの信号／ＲＯＷＡＣＴを出力する。このとき、書込ま
たは読出動作が開始される。
号／ＲＯＷＳはフリップフロップＦＦ２に入力される。
その結果、フリップフロップＦＦ２は時刻ｔ１にＬレベ
ルの信号／ＲＯＷＡＣＴを出力する。このとき、書込ま
たは読出動作が開始される。
【００４３】ロウ系動作が開始されてから所定期間△Ｔ
２経過後の時刻ｔ２に、遅延回路ＤＬ２は活性化された
ロウイネーブル信号／ＲＯＷＥを出力する。その結果、
ワンショットパルス発生回路ＯＳ３はＬレベルのワンシ
ョットパルス信号を出力する。よって、フリップフロッ
プＦＦ３は時刻ｔ２に活性化されたコラムイネーブル信
号／ＣＯＬＥを出力する。よって、このとき、コラム系
動作も開始される。
２経過後の時刻ｔ２に、遅延回路ＤＬ２は活性化された
ロウイネーブル信号／ＲＯＷＥを出力する。その結果、
ワンショットパルス発生回路ＯＳ３はＬレベルのワンシ
ョットパルス信号を出力する。よって、フリップフロッ
プＦＦ３は時刻ｔ２に活性化されたコラムイネーブル信
号／ＣＯＬＥを出力する。よって、このとき、コラム系
動作も開始される。
【００４４】時刻ｔ１から所定期間△Ｔ１経過後の時刻
ｔ３で、遅延回路ＤＬ１はロウイネーブル信号／ＲＯＷ
Ｅを出力する。その結果、フリップフロップＦＦ１はリ
セットされる。よって、フリップフロップＦＦ１から出
力されるロウイネーブル信号／ＲＯＷＥは時刻ｔ３でＨ
レベルとなる。
ｔ３で、遅延回路ＤＬ１はロウイネーブル信号／ＲＯＷ
Ｅを出力する。その結果、フリップフロップＦＦ１はリ
セットされる。よって、フリップフロップＦＦ１から出
力されるロウイネーブル信号／ＲＯＷＥは時刻ｔ３でＨ
レベルとなる。
【００４５】同様に、時刻ｔ２から所定期間△Ｔ３経過
後の時刻ｔ４で、遅延回路ＤＬ３はＬレベルのコラムイ
ネーブル信号／ＣＯＬＥを出力する。よって、フリップ
フロップＦＦ３はリセットされる。その結果、フリップ
フロップＦＦ３から出力されるコラムイネーブル信号／
ＣＯＬＥは時刻ｔ４でＨレベルとなる。
後の時刻ｔ４で、遅延回路ＤＬ３はＬレベルのコラムイ
ネーブル信号／ＣＯＬＥを出力する。よって、フリップ
フロップＦＦ３はリセットされる。その結果、フリップ
フロップＦＦ３から出力されるコラムイネーブル信号／
ＣＯＬＥは時刻ｔ４でＨレベルとなる。
【００４６】続いて、時刻ｔ５において、チップイネー
ブル信号／ＣＥがＨレベルとなる。よって、半導体記憶
装置１は動作状態からスタンバイ状態へと変化する。こ
のとき、状態制御回路５０内の論理ゲートＬ２はＨレベ
ルの信号を出力する。よって、ワンショットパルス発生
回路ＯＳ２はＬレベルのワンショットパルス信号を出力
する。その結果、フリップフロップＦＦ２はリセットさ
れる。よって、フリップフロップＦＦ２から出力される
信号／ＲＯＷＡＣＴはＨレベルとなる。
ブル信号／ＣＥがＨレベルとなる。よって、半導体記憶
装置１は動作状態からスタンバイ状態へと変化する。こ
のとき、状態制御回路５０内の論理ゲートＬ２はＨレベ
ルの信号を出力する。よって、ワンショットパルス発生
回路ＯＳ２はＬレベルのワンショットパルス信号を出力
する。その結果、フリップフロップＦＦ２はリセットさ
れる。よって、フリップフロップＦＦ２から出力される
信号／ＲＯＷＡＣＴはＨレベルとなる。
【００４７】よって、時刻ｔ５において、半導体記憶装
置１は書込動作または読出動作を終了する。
置１は書込動作または読出動作を終了する。
【００４８】以上の動作により、半導体記憶装置１はチ
ップイネーブル信号／ＣＥの活性期間中に書込または読
出動作を行なう。
ップイネーブル信号／ＣＥの活性期間中に書込または読
出動作を行なう。
【００４９】しかしながら、書込または読出動作の途中
でチップイネーブル信号／ＣＥがＬレベルとなる場合も
発生する可能性がある。よって、このような場合でも、
半導体記憶装置１は正常に書込または読出動作を行なう
必要がある。
でチップイネーブル信号／ＣＥがＬレベルとなる場合も
発生する可能性がある。よって、このような場合でも、
半導体記憶装置１は正常に書込または読出動作を行なう
必要がある。
【００５０】図４は書込または読出動作の途中でチップ
イネーブル信号が非活性状態となった場合の状態制御回
路の動作を示すタイミングチャートである。
イネーブル信号が非活性状態となった場合の状態制御回
路の動作を示すタイミングチャートである。
【００５１】図４を参照して、時刻ｔ２までの動作につ
いては図３と同じであるため、その説明は繰り返さな
い。
いては図３と同じであるため、その説明は繰り返さな
い。
【００５２】ここで、時刻ｔ２以降の時刻ｔ２０におい
て、チップイネーブル信号／ＣＥがＨレベルとなる。こ
のため、半導体記憶装置１はスタンバイ状態となる。し
かしながら、時刻ｔ２０においては、ロウイネーブル信
号／ＲＯＷＥおよびコラムイネーブル信号／ＣＯＬＥが
共に活性化されており、書込または読出動作が行なわれ
ている。よって、時刻ｔ２０以降も書込または読出動作
が継続される必要がある。
て、チップイネーブル信号／ＣＥがＨレベルとなる。こ
のため、半導体記憶装置１はスタンバイ状態となる。し
かしながら、時刻ｔ２０においては、ロウイネーブル信
号／ＲＯＷＥおよびコラムイネーブル信号／ＣＯＬＥが
共に活性化されており、書込または読出動作が行なわれ
ている。よって、時刻ｔ２０以降も書込または読出動作
が継続される必要がある。
【００５３】時刻ｔ２０において、チップイネーブル信
号／ＣＥがＨレベルとなると、論理ゲートＬ１から出力
される内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳ
もＨレベルとなる。しかしながら、ワンショットパルス
発生回路ＯＳ１はＨレベルからＬレベルに変化した信号
を受けたときに、Ｌレベルのワンショットパルス信号を
発生するため、時刻ｔ２０では、ワンショットパルス発
生回路ＯＳ１はワンショットパルス信号／ＲＯＷＳを出
力しない。
号／ＣＥがＨレベルとなると、論理ゲートＬ１から出力
される内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳ
もＨレベルとなる。しかしながら、ワンショットパルス
発生回路ＯＳ１はＨレベルからＬレベルに変化した信号
を受けたときに、Ｌレベルのワンショットパルス信号を
発生するため、時刻ｔ２０では、ワンショットパルス発
生回路ＯＳ１はワンショットパルス信号／ＲＯＷＳを出
力しない。
【００５４】よって、図３と同様に、時刻ｔ３でフリッ
プフロップＦＦ１はリセットされ、ロウイネーブル信号
／ＲＯＷＥがＨレベルとなる。また、時刻ｔ４でフリッ
プフロップＦＦ３がリセットされ、コラムイネーブル信
号／ＣＯＬＥがＨレベルとなる。このとき既に内部ロウ
アドレスストローブ信号ｉｎｔ／ＲＡＳはＨレベルとな
っているため、時刻ｔ４において論理ゲートＬ２の出力
信号はＨレベルとなる。よって、ワンショットパルス発
生回路ＯＳ２はＬレベルのワンショットパルス信号を出
力する。以上の結果、ロウアクト信号／ＲＯＷＡＣＴは
Ｈレベルとなり、書込または読出動作が終了する。
プフロップＦＦ１はリセットされ、ロウイネーブル信号
／ＲＯＷＥがＨレベルとなる。また、時刻ｔ４でフリッ
プフロップＦＦ３がリセットされ、コラムイネーブル信
号／ＣＯＬＥがＨレベルとなる。このとき既に内部ロウ
アドレスストローブ信号ｉｎｔ／ＲＡＳはＨレベルとな
っているため、時刻ｔ４において論理ゲートＬ２の出力
信号はＨレベルとなる。よって、ワンショットパルス発
生回路ＯＳ２はＬレベルのワンショットパルス信号を出
力する。以上の結果、ロウアクト信号／ＲＯＷＡＣＴは
Ｈレベルとなり、書込または読出動作が終了する。
【００５５】以上より、半導体記憶装置１は書込または
読出動作中にチップイネーブル信号／ＣＥが非活性状態
となった場合でも、書込または読出動作を継続できる。
その結果、半導体記憶装置１は書込または読出動作中に
リフレッシュ動作を行なうといった誤動作を起こさな
い。
読出動作中にチップイネーブル信号／ＣＥが非活性状態
となった場合でも、書込または読出動作を継続できる。
その結果、半導体記憶装置１は書込または読出動作中に
リフレッシュ動作を行なうといった誤動作を起こさな
い。
【００５６】外部からの書込または読出動作指示は、チ
ップイネーブル信号／ＣＥによりなされる。また、チッ
プイネーブル信号／ＣＥが非活性のときに、内部からの
リフレッシュ要求があると、半導体記憶装置１はリフレ
ッシュ動作を行なう。
ップイネーブル信号／ＣＥによりなされる。また、チッ
プイネーブル信号／ＣＥが非活性のときに、内部からの
リフレッシュ要求があると、半導体記憶装置１はリフレ
ッシュ動作を行なう。
【００５７】上述のように、完全ヒドゥンリフレッシュ
機能付ＤＲＡＭの制御回路では、外部からの書込または
読出指示と内部からのリフレッシュ要求との仲裁を行な
う役割として、図２の状態制御回路５０に示すように、
フリップフロップに代表される順序回路を採用してい
る。
機能付ＤＲＡＭの制御回路では、外部からの書込または
読出指示と内部からのリフレッシュ要求との仲裁を行な
う役割として、図２の状態制御回路５０に示すように、
フリップフロップに代表される順序回路を採用してい
る。
【００５８】しかしながら、フリップフロップはリセッ
ト信号を受けなければリセットが行なわれない。よっ
て、ノイズ等の影響によりフリップフロップがリセット
されない状態（以下この状態をフリーズ状態と称する）
となる可能性がある。
ト信号を受けなければリセットが行なわれない。よっ
て、ノイズ等の影響によりフリップフロップがリセット
されない状態（以下この状態をフリーズ状態と称する）
となる可能性がある。
【００５９】図５は、半導体記憶装置１において書込ま
たは読出動作中にコラムイネーブル信号／ＣＯＬＥがノ
イズの影響を受けた場合のタイミングチャートである。
たは読出動作中にコラムイネーブル信号／ＣＯＬＥがノ
イズの影響を受けた場合のタイミングチャートである。
【００６０】図５を参照して、時刻ｔ１〜時刻ｔ４まで
の動作は図３と同じであるため、その説明は繰り返さな
い。
の動作は図３と同じであるため、その説明は繰り返さな
い。
【００６１】図３では、時刻ｔ２でフリップフロップＦ
Ｆ３がＬレベルのコラムイネーブル信号／ＣＯＬＥを出
力したのち、時刻ｔ４でコラムイネーブル信号／ＣＯＬ
ＥがＨレベルとなるが、図５においては、ノイズの影響
により、時刻ｔ４になってもコラムイネーブル信号／Ｃ
ＯＬＥがＬレベルを維持する。その結果、チップイネー
ブル信号／ＣＥがＨレベルとなる時刻ｔ５で内部ロウア
ドレスストローブ信号ｉｎｔ／ＲＡＳがＨレベルとなっ
ても、コラムイネーブル信号／ＣＯＬＥがＬレベルを維
持するため、論理ゲートＬ２の出力信号はＬレベルを維
持する。その結果、ワンショットパルス発生回路ＯＳ２
はワンショットパルス信号を出力しない。よって、フリ
ップフロップＦＦ２はリセットされず、ロウアクト信号
／ＲＯＷＡＣＴはＬレベルを維持する。
Ｆ３がＬレベルのコラムイネーブル信号／ＣＯＬＥを出
力したのち、時刻ｔ４でコラムイネーブル信号／ＣＯＬ
ＥがＨレベルとなるが、図５においては、ノイズの影響
により、時刻ｔ４になってもコラムイネーブル信号／Ｃ
ＯＬＥがＬレベルを維持する。その結果、チップイネー
ブル信号／ＣＥがＨレベルとなる時刻ｔ５で内部ロウア
ドレスストローブ信号ｉｎｔ／ＲＡＳがＨレベルとなっ
ても、コラムイネーブル信号／ＣＯＬＥがＬレベルを維
持するため、論理ゲートＬ２の出力信号はＬレベルを維
持する。その結果、ワンショットパルス発生回路ＯＳ２
はワンショットパルス信号を出力しない。よって、フリ
ップフロップＦＦ２はリセットされず、ロウアクト信号
／ＲＯＷＡＣＴはＬレベルを維持する。
【００６２】以上の結果、ノイズによりロウイネーブル
信号／ＲＯＷＥ、コラムイネーブル信号／ＣＯＬＥ、内
部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳ等が活性
状態を維持すると、フリップフロップＦＦ３がリセット
されないため、ロウアクト信号／ＲＯＷＡＣＴは活性状
態を維持する。そのため、書込または読出動作状態が終
わらず、書込または読出動作が維持され続ける。この状
態をフリーズ状態と称する。
信号／ＲＯＷＥ、コラムイネーブル信号／ＣＯＬＥ、内
部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳ等が活性
状態を維持すると、フリップフロップＦＦ３がリセット
されないため、ロウアクト信号／ＲＯＷＡＣＴは活性状
態を維持する。そのため、書込または読出動作状態が終
わらず、書込または読出動作が維持され続ける。この状
態をフリーズ状態と称する。
【００６３】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
においては、このフリーズ状態を解除し、動作安定性を
確立する必要がある。
においては、このフリーズ状態を解除し、動作安定性を
確立する必要がある。
【００６４】図６はこの発明の実施の形態における状態
制御回路の構成を示す図である。図６を参照して、図２
と比較して、新たにフリーズ解除回路６０が追加されて
いる。また、フリップフロップＦＦ１内の論理ゲートＬ
６の代わりに論理ゲートＬ１１が配置されている。同様
に、フリップフロップＦＦ２内の論理ゲートＬ４の代わ
りに論理ゲートＬ１２が配置されている。また、フリッ
プフロップＦＦ３内の論理ゲートＬ８の代わりに論理ゲ
ートＬ１０が配置されている。
制御回路の構成を示す図である。図６を参照して、図２
と比較して、新たにフリーズ解除回路６０が追加されて
いる。また、フリップフロップＦＦ１内の論理ゲートＬ
６の代わりに論理ゲートＬ１１が配置されている。同様
に、フリップフロップＦＦ２内の論理ゲートＬ４の代わ
りに論理ゲートＬ１２が配置されている。また、フリッ
プフロップＦＦ３内の論理ゲートＬ８の代わりに論理ゲ
ートＬ１０が配置されている。
【００６５】フリーズ解除回路６０はチップイネーブル
信号／ＣＥとロウアクト信号／ＲＯＷＡＣＴとを受け、
フリーズリセット信号／ＦＲＥＥＺＲＳＴを出力する。
フリップフロップＦＦ１内の論理ゲートＬ１１は論理ゲ
ートＬ５の出力信号と、遅延回路ＤＬ１の出力信号と、
フリーズリセット信号／ＦＲＥＥＺＲＳＴとを受け、Ｎ
ＡＮＤ論理演算結果をロウイネーブル信号／ＲＯＷＥと
して出力する。フリップフロップＦＦ２内の論理ゲート
Ｌ１２は論理ゲートＬ３の出力信号と、ワンショットパ
ルス発生回路ＯＳ２の出力信号と、フリーズリセット信
号／ＦＲＥＥＺＲＳＴとを受け、ＮＡＮＤ論理演算結果
をロウアクト信号／ＲＯＷＡＣＴとして出力する。フリ
ップフロップＦＦ３内の論理ゲートＬ１０は論理ゲート
Ｌ７の出力信号と、遅延回路ＤＬ３の出力信号と、フリ
ーズリセット信号／ＦＲＥＥＺＲＳＴとを受け、ＮＡＮ
Ｄ論理演算結果をコラムイネーブル信号／ＣＯＬＥとし
て出力する。
信号／ＣＥとロウアクト信号／ＲＯＷＡＣＴとを受け、
フリーズリセット信号／ＦＲＥＥＺＲＳＴを出力する。
フリップフロップＦＦ１内の論理ゲートＬ１１は論理ゲ
ートＬ５の出力信号と、遅延回路ＤＬ１の出力信号と、
フリーズリセット信号／ＦＲＥＥＺＲＳＴとを受け、Ｎ
ＡＮＤ論理演算結果をロウイネーブル信号／ＲＯＷＥと
して出力する。フリップフロップＦＦ２内の論理ゲート
Ｌ１２は論理ゲートＬ３の出力信号と、ワンショットパ
ルス発生回路ＯＳ２の出力信号と、フリーズリセット信
号／ＦＲＥＥＺＲＳＴとを受け、ＮＡＮＤ論理演算結果
をロウアクト信号／ＲＯＷＡＣＴとして出力する。フリ
ップフロップＦＦ３内の論理ゲートＬ１０は論理ゲート
Ｌ７の出力信号と、遅延回路ＤＬ３の出力信号と、フリ
ーズリセット信号／ＦＲＥＥＺＲＳＴとを受け、ＮＡＮ
Ｄ論理演算結果をコラムイネーブル信号／ＣＯＬＥとし
て出力する。
【００６６】その他の回路構成については図２と同じで
あるため、その説明は繰り返さない。
あるため、その説明は繰り返さない。
【００６７】図７は図６中のフリーズ解除回路６０の構
成を示す回路図である。図７を参照して、フリーズ解除
回路６０は、ワンショットパルス発生回路ＯＳ４〜ＯＳ
６と、後縁遅延回路ＤＬ１０，ＤＬ１１と、論理ゲート
Ｌ１３，Ｌ１４と、フリップフロップＦＦ４とインバー
タＩＶ２とを含む。
成を示す回路図である。図７を参照して、フリーズ解除
回路６０は、ワンショットパルス発生回路ＯＳ４〜ＯＳ
６と、後縁遅延回路ＤＬ１０，ＤＬ１１と、論理ゲート
Ｌ１３，Ｌ１４と、フリップフロップＦＦ４とインバー
タＩＶ２とを含む。
【００６８】ワンショットパルス発生回路ＯＳ４はチッ
プイネーブル信号／ＣＥを受ける。チップイネーブル信
号／ＣＥがＬレベルからＨレベルとなったとき、ワンシ
ョットパルス発生回路ＯＳ４はＨレベルのワンショット
パルス信号／ＣＥＲＳＴを出力する。後縁遅延回路ＤＬ
１０は、ワンショットパルス信号／ＣＥＲＳＴを受けた
とき、Ｌレベルの信号／ＣＥＲＳＴＤを出力し、ワンシ
ョットパルス信号／ＣＥＲＳＴがＨレベルとなった後、
所定時間△Ｔ１０経過後、信号／ＣＥＲＳＴＤをＨレベ
ルとする。
プイネーブル信号／ＣＥを受ける。チップイネーブル信
号／ＣＥがＬレベルからＨレベルとなったとき、ワンシ
ョットパルス発生回路ＯＳ４はＨレベルのワンショット
パルス信号／ＣＥＲＳＴを出力する。後縁遅延回路ＤＬ
１０は、ワンショットパルス信号／ＣＥＲＳＴを受けた
とき、Ｌレベルの信号／ＣＥＲＳＴＤを出力し、ワンシ
ョットパルス信号／ＣＥＲＳＴがＨレベルとなった後、
所定時間△Ｔ１０経過後、信号／ＣＥＲＳＴＤをＨレベ
ルとする。
【００６９】ワンショットパルス発生回路ＯＳ５は活性
化されたロウアクト信号／ＲＯＷＡＣＴを受けたとき、
Ｈレベルのワンショットパルス信号／ＲＯＷＡＣＴＤを
出力する。論理ゲートＬ１３は信号／ＣＥＲＳＴＤとワ
ンショットパルス信号／ＲＯＷＡＣＴＤとを受け、ＯＲ
論理演算結果を信号／ＳＥＴＦとして出力する。ワンシ
ョットパルス発生回路ＯＳ６は活性化された信号／ＣＥ
ＲＳＴＤを受け、Ｈレベルのワンショットパルス信号Ｒ
ＳＴＦを出力する。
化されたロウアクト信号／ＲＯＷＡＣＴを受けたとき、
Ｈレベルのワンショットパルス信号／ＲＯＷＡＣＴＤを
出力する。論理ゲートＬ１３は信号／ＣＥＲＳＴＤとワ
ンショットパルス信号／ＲＯＷＡＣＴＤとを受け、ＯＲ
論理演算結果を信号／ＳＥＴＦとして出力する。ワンシ
ョットパルス発生回路ＯＳ６は活性化された信号／ＣＥ
ＲＳＴＤを受け、Ｈレベルのワンショットパルス信号Ｒ
ＳＴＦを出力する。
【００７０】フリップフロップＦＦ４は論理ゲートＬ１
１と論理ゲートＬ１２とを含む。論理ゲートＬ１１は論
理ゲートＬ１３の出力信号／ＳＥＴＦと、論理ゲートＬ
１２の出力信号とを受け、ＮＡＮＤ論理演算結果を出力
する。また、論理ゲートＬ１２は論理ゲートＬ１１の出
力信号とワンショットパルス信号ＲＳＴＦとを受け、Ｎ
ＡＮＤ論理演算結果を信号ＲＳＴＳＥＴとして出力す
る。
１と論理ゲートＬ１２とを含む。論理ゲートＬ１１は論
理ゲートＬ１３の出力信号／ＳＥＴＦと、論理ゲートＬ
１２の出力信号とを受け、ＮＡＮＤ論理演算結果を出力
する。また、論理ゲートＬ１２は論理ゲートＬ１１の出
力信号とワンショットパルス信号ＲＳＴＦとを受け、Ｎ
ＡＮＤ論理演算結果を信号ＲＳＴＳＥＴとして出力す
る。
【００７１】後縁遅延回路ＤＬ１１は、Ｌレベルの信号
ＲＳＴＳＥＴを受けたとき、Ｌレベルの信号ＲＳＴＳＥ
ＴＤを出力する。また、信号ＲＳＴＳＥＴがＬレベルか
らＨレベルになった後、所定時間△Ｔ１１経過後、信号
ＲＳＴＳＥＴＤをＨレベルとする。インバータＩＶ２は
ワンショットパルス信号ＲＳＴＦを受け、反転して出力
する。論理ゲートＬ１４は信号ＲＳＴＳＥＴＤとインバ
ータＩＶ２の出力信号とを受け、ＮＡＮＤ論理演算結果
を信号／ＦＲＥＥＺＲＳＴとして出力する。
ＲＳＴＳＥＴを受けたとき、Ｌレベルの信号ＲＳＴＳＥ
ＴＤを出力する。また、信号ＲＳＴＳＥＴがＬレベルか
らＨレベルになった後、所定時間△Ｔ１１経過後、信号
ＲＳＴＳＥＴＤをＨレベルとする。インバータＩＶ２は
ワンショットパルス信号ＲＳＴＦを受け、反転して出力
する。論理ゲートＬ１４は信号ＲＳＴＳＥＴＤとインバ
ータＩＶ２の出力信号とを受け、ＮＡＮＤ論理演算結果
を信号／ＦＲＥＥＺＲＳＴとして出力する。
【００７２】以上の回路構成を有する状態制御回路５０
を含む半導体記憶装置１の動作について説明する。
を含む半導体記憶装置１の動作について説明する。
【００７３】図８はこの発明の実施の形態における書込
または読出動作時の半導体記憶装置の動作を示すタイミ
ングチャートである。
または読出動作時の半導体記憶装置の動作を示すタイミ
ングチャートである。
【００７４】図８を参照して、時刻ｔ１〜時刻ｔ３まで
の動作については図２と同じであるため、その説明は繰
り返さない。
の動作については図２と同じであるため、その説明は繰
り返さない。
【００７５】時刻ｔ４で通常であればコラムイネーブル
信号／ＣＯＬＥがＬレベルからＨレベルとなるが、図８
ではノイズの影響により時刻ｔ４以降もコラムイネーブ
ル信号／ＣＯＬＥがＬレベルを維持する。このため、半
導体記憶装置１は書込または読出動作を継続する。
信号／ＣＯＬＥがＬレベルからＨレベルとなるが、図８
ではノイズの影響により時刻ｔ４以降もコラムイネーブ
ル信号／ＣＯＬＥがＬレベルを維持する。このため、半
導体記憶装置１は書込または読出動作を継続する。
【００７６】時刻ｔ５でチップイネーブル信号／ＣＥが
ＬレベルからＨレベルになった後、所定の時間経過後の
時刻ｔ６にフリーズリセット信号／ＦＲＥＥＺＲＳＴが
Ｌレベルのワンショットパルス信号として出力する。
ＬレベルからＨレベルになった後、所定の時間経過後の
時刻ｔ６にフリーズリセット信号／ＦＲＥＥＺＲＳＴが
Ｌレベルのワンショットパルス信号として出力する。
【００７７】その結果、フリップフロップＦＦ３はリセ
ットされ、時刻ｔ６でコラムイネーブル信号／ＣＯＬＥ
はＬレベルからＨレベルとなる。よって、論理ゲートＬ
２はＨレベルの信号を出力するため、フリップフロップ
ＦＦ２はリセットされる。
ットされ、時刻ｔ６でコラムイネーブル信号／ＣＯＬＥ
はＬレベルからＨレベルとなる。よって、論理ゲートＬ
２はＨレベルの信号を出力するため、フリップフロップ
ＦＦ２はリセットされる。
【００７８】以上の動作により、時刻ｔ６でロウアクト
信号／ＲＯＷＡＣＴはＨレベルとなり、半導体記憶装置
１は書込または読出動作を終了する。
信号／ＲＯＷＡＣＴはＨレベルとなり、半導体記憶装置
１は書込または読出動作を終了する。
【００７９】図９はフリーズ解除回路６０の動作を示す
タイミングチャートである。図９を参照して、時刻ｔ１
でチップイネーブル信号／ＣＥはＬレベルとなり、半導
体記憶装置１は動作状態となる。時刻ｔ５でチップイネ
ーブル信号／ＣＥがＨレベルとなり、半導体記憶装置１
はスタンバイ状態となる。
タイミングチャートである。図９を参照して、時刻ｔ１
でチップイネーブル信号／ＣＥはＬレベルとなり、半導
体記憶装置１は動作状態となる。時刻ｔ５でチップイネ
ーブル信号／ＣＥがＨレベルとなり、半導体記憶装置１
はスタンバイ状態となる。
【００８０】このとき、ワンショットパルス発生回路Ｏ
Ｓ４はＬレベルのワンショットパルス信号／ＣＥＲＳＴ
を出力する。後縁遅延回路ＤＬ１０はＬレベルのワンシ
ョットパルス信号／ＣＥＲＳＴを受けたとき、Ｌレベル
の信号／ＣＥＲＳＴＤを出力する。また、後縁遅延回路
ＤＬ１０は、ワンショットパルス信号／ＣＥＲＳＴがＨ
レベルになった後、所定時間△Ｔ１０経過後の時刻ｔ６
に信号／ＣＥＲＳＴＤをＨレベルにする。このとき、ワ
ンショットパルス発生回路ＯＳ６は、ワンショットパル
ス信号／ＣＥＲＳＴＤがＬレベルからＨレベルとなった
のを受け、Ｌレベルのワンショットパルス信号ＲＳＴＦ
を出力する。
Ｓ４はＬレベルのワンショットパルス信号／ＣＥＲＳＴ
を出力する。後縁遅延回路ＤＬ１０はＬレベルのワンシ
ョットパルス信号／ＣＥＲＳＴを受けたとき、Ｌレベル
の信号／ＣＥＲＳＴＤを出力する。また、後縁遅延回路
ＤＬ１０は、ワンショットパルス信号／ＣＥＲＳＴがＨ
レベルになった後、所定時間△Ｔ１０経過後の時刻ｔ６
に信号／ＣＥＲＳＴＤをＨレベルにする。このとき、ワ
ンショットパルス発生回路ＯＳ６は、ワンショットパル
ス信号／ＣＥＲＳＴＤがＬレベルからＨレベルとなった
のを受け、Ｌレベルのワンショットパルス信号ＲＳＴＦ
を出力する。
【００８１】なお、時刻ｔ１以降において、ロウアクト
信号／ＲＯＷＡＣＴはＬレベルであるため、論理ゲート
Ｌ１３から出力される信号／ＳＥＴＦは時刻ｔ１以降Ｈ
レベルを維持する。その結果、フリップフロップＦＦ４
から出力される信号ＲＳＴＳＥＴは時刻ｔ１以降Ｈレベ
ルを維持する。そのため、時刻ｔ６において、フリップ
フロップＦＦ４はＬレベルのワンショットパルス信号Ｒ
ＳＴＦを受けても、フリップフロップＦＦ４から出力さ
れる信号ＲＳＴＳＥＴはＨレベルを維持する。よって、
後縁遅延回路ＤＬ１１から出力される信号ＲＳＴＳＥＴ
Ｄは時刻ｔ１以降はＨレベルを維持する。
信号／ＲＯＷＡＣＴはＬレベルであるため、論理ゲート
Ｌ１３から出力される信号／ＳＥＴＦは時刻ｔ１以降Ｈ
レベルを維持する。その結果、フリップフロップＦＦ４
から出力される信号ＲＳＴＳＥＴは時刻ｔ１以降Ｈレベ
ルを維持する。そのため、時刻ｔ６において、フリップ
フロップＦＦ４はＬレベルのワンショットパルス信号Ｒ
ＳＴＦを受けても、フリップフロップＦＦ４から出力さ
れる信号ＲＳＴＳＥＴはＨレベルを維持する。よって、
後縁遅延回路ＤＬ１１から出力される信号ＲＳＴＳＥＴ
Ｄは時刻ｔ１以降はＨレベルを維持する。
【００８２】その結果、論理ゲートＬ１４は時刻ｔ６に
てＬレベルのワンショットパルス信号ＲＳＴＦを受け、
ワンショットパルス信号ＲＳＴＦと同じＬレベルのパル
ス幅を持つワンショットパルス信号としてフリーズリセ
ット信号／ＦＲＥＥＺＲＳＴを出力する。
てＬレベルのワンショットパルス信号ＲＳＴＦを受け、
ワンショットパルス信号ＲＳＴＦと同じＬレベルのパル
ス幅を持つワンショットパルス信号としてフリーズリセ
ット信号／ＦＲＥＥＺＲＳＴを出力する。
【００８３】以上の結果、時刻ｔ６で状態制御回路５０
内のフリップフロップＦＦ２はリセットされ、時刻ｔ６
でロウアクト信号／ＲＯＷＡＣＴは非活性状態（Ｈレベ
ル）となる。
内のフリップフロップＦＦ２はリセットされ、時刻ｔ６
でロウアクト信号／ＲＯＷＡＣＴは非活性状態（Ｈレベ
ル）となる。
【００８４】以上の動作により、フリーズ解除回路６０
は、ノイズ等の影響によりロウアクト信号／ＲＯＷＡＣ
Ｔが活性状態を維持するとき、遅延回路ＤＬ１０の遅延
時間△Ｔ１０に応答して、フリーズリセット信号／ＦＲ
ＥＥＺＲＳＴを出力する。その結果、本来非活性状態と
なる時刻経過後においてもロウアクト信号／ＲＯＷＡＣ
Ｔが活性状態を維持した場合でも、フリーズ解除回路６
０の動作によりロウアクト信号／ＲＯＷＡＣＴを非活性
状態にすることができる。その結果、半導体記憶装置１
は耐ノイズ性が向上し、書込または読出動作の安定性を
確保できる。
は、ノイズ等の影響によりロウアクト信号／ＲＯＷＡＣ
Ｔが活性状態を維持するとき、遅延回路ＤＬ１０の遅延
時間△Ｔ１０に応答して、フリーズリセット信号／ＦＲ
ＥＥＺＲＳＴを出力する。その結果、本来非活性状態と
なる時刻経過後においてもロウアクト信号／ＲＯＷＡＣ
Ｔが活性状態を維持した場合でも、フリーズ解除回路６
０の動作によりロウアクト信号／ＲＯＷＡＣＴを非活性
状態にすることができる。その結果、半導体記憶装置１
は耐ノイズ性が向上し、書込または読出動作の安定性を
確保できる。
【００８５】図１０は半導体記憶装置１がフリーズ状態
とならない場合のフリーズ解除回路６０の動作を示すタ
イミングチャートである。
とならない場合のフリーズ解除回路６０の動作を示すタ
イミングチャートである。
【００８６】図１０を参照して、時刻ｔ１でチップイネ
ーブル信号／ＣＥはＬレベルとなり、半導体記憶装置１
は動作状態となる。また、図８における時刻ｔ５以前の
時刻ｔ２５でチップイネーブル信号／ＣＥがＨレベルと
なり、半導体記憶装置１はスタンバイ状態となる。この
とき、ワンショットパルス発生回路ＯＳ４はＬレベルの
ワンショットパルス信号／ＣＥＲＳＴを出力する。ま
た、後縁遅延回路ＤＬ１０は、ワンショットパルス信号
／ＣＥＲＳＴがＨレベルになった後、所定時間△Ｔ１０
経過後の時刻ｔ２６に信号／ＣＥＲＳＴＤをＨレベルに
する。
ーブル信号／ＣＥはＬレベルとなり、半導体記憶装置１
は動作状態となる。また、図８における時刻ｔ５以前の
時刻ｔ２５でチップイネーブル信号／ＣＥがＨレベルと
なり、半導体記憶装置１はスタンバイ状態となる。この
とき、ワンショットパルス発生回路ＯＳ４はＬレベルの
ワンショットパルス信号／ＣＥＲＳＴを出力する。ま
た、後縁遅延回路ＤＬ１０は、ワンショットパルス信号
／ＣＥＲＳＴがＨレベルになった後、所定時間△Ｔ１０
経過後の時刻ｔ２６に信号／ＣＥＲＳＴＤをＨレベルに
する。
【００８７】しかしながら、時刻ｔ２６以前の時刻ｔ４
において、ロウアクト信号／ＲＯＷＡＣＴ信号がＨレベ
ルになったとする。このとき、ワンショットパルス発生
回路ＯＳ５はＨレベルのロウアクト信号／ＲＯＷＡＣＴ
を受け、Ｌレベルのワンショットパルス信号／ＲＯＷＡ
ＣＴＤを出力する。その結果、時刻ｔ４にて論理ゲート
Ｌ１３はＬレベルの信号／ＳＥＴＦを出力する。よって
フリップフロップＦＦ４はセットされ、時刻ｔ４にＬレ
ベルの信号ＲＳＴＳＥＴを出力する。
において、ロウアクト信号／ＲＯＷＡＣＴ信号がＨレベ
ルになったとする。このとき、ワンショットパルス発生
回路ＯＳ５はＨレベルのロウアクト信号／ＲＯＷＡＣＴ
を受け、Ｌレベルのワンショットパルス信号／ＲＯＷＡ
ＣＴＤを出力する。その結果、時刻ｔ４にて論理ゲート
Ｌ１３はＬレベルの信号／ＳＥＴＦを出力する。よって
フリップフロップＦＦ４はセットされ、時刻ｔ４にＬレ
ベルの信号ＲＳＴＳＥＴを出力する。
【００８８】一方、ワンショットパルス発生回路ＯＳ６
は、ワンショットパルス信号／ＣＥＲＳＴＤが時刻ｔ２
６にてＬレベルからＨレベルとなったのを受け、Ｌレベ
ルのワンショットパルス信号ＲＳＴＦを出力する。
は、ワンショットパルス信号／ＣＥＲＳＴＤが時刻ｔ２
６にてＬレベルからＨレベルとなったのを受け、Ｌレベ
ルのワンショットパルス信号ＲＳＴＦを出力する。
【００８９】ワンショットパルス信号ＲＳＴＦがフリッ
プフロップＦＦ４に入力されると、フリップフロップＦ
Ｆ４はリセットされる。よって、信号ＲＳＴＳＥＴは時
刻ｔ２６でＨレベルとなる。信号ＲＳＴＳＥＴがＨレベ
ルとなってから所定期間△Ｔ１１経過後の時刻ｔ２７に
信号ＲＳＴＳＥＴＤがＨレベルとなる。
プフロップＦＦ４に入力されると、フリップフロップＦ
Ｆ４はリセットされる。よって、信号ＲＳＴＳＥＴは時
刻ｔ２６でＨレベルとなる。信号ＲＳＴＳＥＴがＨレベ
ルとなってから所定期間△Ｔ１１経過後の時刻ｔ２７に
信号ＲＳＴＳＥＴＤがＨレベルとなる。
【００９０】以上の結果、ワンショットパルス発生回路
ＯＳ６からワンショットパルス信号ＲＳＴＦが出力され
ても、論理ゲートＬ１４は常時Ｈレベルのフリーズリセ
ット信号／ＦＲＥＥＺＲＳＴを出力する。よって、ノイ
ズ等の影響がなく、各信号が正常である場合は、フリー
ズリセット信号／ＦＲＥＥＺＲＳＴは活性化されない。
ＯＳ６からワンショットパルス信号ＲＳＴＦが出力され
ても、論理ゲートＬ１４は常時Ｈレベルのフリーズリセ
ット信号／ＦＲＥＥＺＲＳＴを出力する。よって、ノイ
ズ等の影響がなく、各信号が正常である場合は、フリー
ズリセット信号／ＦＲＥＥＺＲＳＴは活性化されない。
【００９１】以上に示すように、フリーズ解除回路６０
は、チップイネーブル信号／ＣＥがＬレベルからＨレベ
ルとなった後、所定期間経過後にフリーズリセット信号
／ＦＲＥＥＺＲＳＴを活性化することで、半導体記憶装
置１が書込または読出動作を継続するのを防ぐ。よっ
て、半導体記憶装置１は書込または読出動作の安定性を
確保できる。
は、チップイネーブル信号／ＣＥがＬレベルからＨレベ
ルとなった後、所定期間経過後にフリーズリセット信号
／ＦＲＥＥＺＲＳＴを活性化することで、半導体記憶装
置１が書込または読出動作を継続するのを防ぐ。よっ
て、半導体記憶装置１は書込または読出動作の安定性を
確保できる。
【００９２】しかしながら、チップイネーブル信号／Ｃ
ＥがＨレベルとなってから、フリーズリセット信号／Ｆ
ＲＥＥＺＲＳＴがＬレベルとなるまでの所定期間が短い
場合、半導体記憶装置１の書込または読出動作中に、強
制的に書込または読出動作が終了される場合がある。
ＥがＨレベルとなってから、フリーズリセット信号／Ｆ
ＲＥＥＺＲＳＴがＬレベルとなるまでの所定期間が短い
場合、半導体記憶装置１の書込または読出動作中に、強
制的に書込または読出動作が終了される場合がある。
【００９３】図１１は、半導体記憶装置１の書込または
読出動作中にフリーズリセット信号／ＦＲＥＥＺＲＳＴ
により書込または読出動作が終了される場合の動作を示
すタイミングチャートである。
読出動作中にフリーズリセット信号／ＦＲＥＥＺＲＳＴ
により書込または読出動作が終了される場合の動作を示
すタイミングチャートである。
【００９４】図１１を参照して、時刻ｔ２までの動作は
図４と同じであるため、その説明は繰り返さない。
図４と同じであるため、その説明は繰り返さない。
【００９５】ここで、チップイネーブル信号／ＣＥは時
刻ｔ２５でＨレベルとなり、通常よりもチップイネーブ
ル信号／ＣＥの活性期間が短いとする。なお、同じく時
刻ｔ２５で内部ロウアドレスストローブ信号ｉｎｔ／Ｒ
ＡＳがＨレベルとなる。
刻ｔ２５でＨレベルとなり、通常よりもチップイネーブ
ル信号／ＣＥの活性期間が短いとする。なお、同じく時
刻ｔ２５で内部ロウアドレスストローブ信号ｉｎｔ／Ｒ
ＡＳがＨレベルとなる。
【００９６】時刻ｔ２５でチップイネーブル信号／ＣＥ
がＨレベルとなったとき、フリーズ解除回路６０内のワ
ンショットパルス発生回路ＯＳ４はＬレベルのワンショ
ットパルス信号／ＣＥＲＳＴを出力する。ここで、後縁
遅延回路ＤＬ１０ので決定される所定時間△Ｔ１０が短
いため、時刻ｔ２６でワンショットパルス発生回路ＯＳ
６からＬレベルのワンショットパルス信号ＲＳＴＦが出
力されたとすると、時刻ｔ２６にて論理ゲートＬ１４か
らフリーズリセット信号／ＦＲＥＥＺＲＳＴがワンショ
ットパルス信号として出力される。その結果、時刻ｔ２
６でフリップフロップＦＦ１，ＦＦ２，ＦＦ３は全てリ
セットされる。よって、時刻ｔ２６でロウイネーブル信
号／ＲＯＷＥ，コラムイネーブル信号／ＣＯＬＥ，ロウ
アクト信号／ＲＯＷＡＣＴは全てＨレベルとなる。
がＨレベルとなったとき、フリーズ解除回路６０内のワ
ンショットパルス発生回路ＯＳ４はＬレベルのワンショ
ットパルス信号／ＣＥＲＳＴを出力する。ここで、後縁
遅延回路ＤＬ１０ので決定される所定時間△Ｔ１０が短
いため、時刻ｔ２６でワンショットパルス発生回路ＯＳ
６からＬレベルのワンショットパルス信号ＲＳＴＦが出
力されたとすると、時刻ｔ２６にて論理ゲートＬ１４か
らフリーズリセット信号／ＦＲＥＥＺＲＳＴがワンショ
ットパルス信号として出力される。その結果、時刻ｔ２
６でフリップフロップＦＦ１，ＦＦ２，ＦＦ３は全てリ
セットされる。よって、時刻ｔ２６でロウイネーブル信
号／ＲＯＷＥ，コラムイネーブル信号／ＣＯＬＥ，ロウ
アクト信号／ＲＯＷＡＣＴは全てＨレベルとなる。
【００９７】以上の結果、通常であれば、読出または書
込動作に必要な期間、すなわち、ロウアクト信号／ＲＯ
ＷＡＣＴが活性状態である期間が、時刻ｔ１から時刻ｔ
５０までであるにも関わらず、フリーズリセット信号／
ＦＲＥＥＺＲＳＴが活性化された結果、書込または読出
動作途中の時刻ｔ２６で書込または読出動作が強制的に
終了してしまう。
込動作に必要な期間、すなわち、ロウアクト信号／ＲＯ
ＷＡＣＴが活性状態である期間が、時刻ｔ１から時刻ｔ
５０までであるにも関わらず、フリーズリセット信号／
ＦＲＥＥＺＲＳＴが活性化された結果、書込または読出
動作途中の時刻ｔ２６で書込または読出動作が強制的に
終了してしまう。
【００９８】以上のように、書込または読出動作の途中
で強制的に書込または読出動作を終了させないように、
フリーズ解除回路６０内の後縁遅延回路ＤＬ１０の後縁
遅延時間△Ｔ１０を設定する必要である。
で強制的に書込または読出動作を終了させないように、
フリーズ解除回路６０内の後縁遅延回路ＤＬ１０の後縁
遅延時間△Ｔ１０を設定する必要である。
【００９９】図１２はフリーズ解除回路６０内の後縁遅
延回路ＤＬ１０の後縁遅延時間△Ｔ１０を適切な時間に
調整した場合の半導体記憶装置１の書込または読出動作
を示すタイミングチャートである。
延回路ＤＬ１０の後縁遅延時間△Ｔ１０を適切な時間に
調整した場合の半導体記憶装置１の書込または読出動作
を示すタイミングチャートである。
【０１００】図１２を参照して、時刻ｔ２５までの動作
は図１１と同じであるため、その説明は繰り返さない。
は図１１と同じであるため、その説明は繰り返さない。
【０１０１】時刻ｔ２５でチップイネーブル信号／ＣＥ
がＨレベルとなるため、フリーズ解除回路６０内のワン
ショットパルス発生回路ＯＳ４はＬレベルのワンショッ
トパルス信号／ＣＥＲＳＴを出力する。よって、後縁遅
延回路ＤＬ１０から出力される信号／ＣＥＲＳＴＤは時
刻ｔ２５でＬレベルとなる。また、信号／ＣＥＲＳＴＤ
はワンショットパルス信号／ＣＥＲＳＴがＨレベルとな
ってから、後縁遅延時間△Ｔ１０経過後の時刻ｔ４０に
Ｈレベルとなる。このとき、信号／ＣＥＲＳＴＤの活性
期間が半導体記憶装置１が書込または読出動作を実行す
るのに必要な時間以上となるように後縁遅延時間△Ｔ１
０を設定する。その結果、時刻ｔ４０以前の時刻ｔ３で
ロウイネーブル信号／ＲＯＷＥがＨレベルとなり、時刻
ｔ４でコラムイネーブル信号／ＣＯＬＥがＨレベルとな
る。よって、時刻ｔ４でロウアクト信号／ＲＯＷＡＣＴ
がＨレベルとなり、時刻ｔ４０以前に半導体記憶装置１
は書込または読出動作を終了する。
がＨレベルとなるため、フリーズ解除回路６０内のワン
ショットパルス発生回路ＯＳ４はＬレベルのワンショッ
トパルス信号／ＣＥＲＳＴを出力する。よって、後縁遅
延回路ＤＬ１０から出力される信号／ＣＥＲＳＴＤは時
刻ｔ２５でＬレベルとなる。また、信号／ＣＥＲＳＴＤ
はワンショットパルス信号／ＣＥＲＳＴがＨレベルとな
ってから、後縁遅延時間△Ｔ１０経過後の時刻ｔ４０に
Ｈレベルとなる。このとき、信号／ＣＥＲＳＴＤの活性
期間が半導体記憶装置１が書込または読出動作を実行す
るのに必要な時間以上となるように後縁遅延時間△Ｔ１
０を設定する。その結果、時刻ｔ４０以前の時刻ｔ３で
ロウイネーブル信号／ＲＯＷＥがＨレベルとなり、時刻
ｔ４でコラムイネーブル信号／ＣＯＬＥがＨレベルとな
る。よって、時刻ｔ４でロウアクト信号／ＲＯＷＡＣＴ
がＨレベルとなり、時刻ｔ４０以前に半導体記憶装置１
は書込または読出動作を終了する。
【０１０２】以上の結果、信号／ＣＥＲＳＴＤの活性期
間を半導体記憶装置１が書込または読出動作を実行する
のに必要な時間以上となるように後縁遅延時間△Ｔ１０
を設定すれば、書込または読出動作中にフリーズリセッ
ト信号／ＦＲＥＥＺＲＳＴが活性化されることはない。
その結果、半導体記憶装置１の書込または読出動作は安
定する。
間を半導体記憶装置１が書込または読出動作を実行する
のに必要な時間以上となるように後縁遅延時間△Ｔ１０
を設定すれば、書込または読出動作中にフリーズリセッ
ト信号／ＦＲＥＥＺＲＳＴが活性化されることはない。
その結果、半導体記憶装置１の書込または読出動作は安
定する。
【０１０３】次に、信号／ＣＥＲＳＴＤの活性期間を半
導体記憶装置１が書込または読出動作を実行するのに必
要な時間以上となるように後縁遅延時間△Ｔ１０を設定
したときに、書込または読出動作中にノイズの影響を受
けた場合の半導体記憶装置の動作について説明する。
導体記憶装置１が書込または読出動作を実行するのに必
要な時間以上となるように後縁遅延時間△Ｔ１０を設定
したときに、書込または読出動作中にノイズの影響を受
けた場合の半導体記憶装置の動作について説明する。
【０１０４】図１３は書込または読出動作中にノイズの
影響を受けた場合の半導体記憶装置の動作について示す
タイミングチャートである。
影響を受けた場合の半導体記憶装置の動作について示す
タイミングチャートである。
【０１０５】図１３を参照して、時刻ｔ３までの動作は
図１２と同じであるため、その説明は繰り返さない。
図１２と同じであるため、その説明は繰り返さない。
【０１０６】時刻ｔ３においてロウイネーブル信号／Ｒ
ＯＷＥがＨレベルになる。また、時刻ｔ４において、コ
ラムイネーブル信号／ＣＯＬＥがＨレベルになる。通常
であれば、時刻ｔ４において、ロウアクト信号／ＲＯＷ
ＡＣＴがＨレベルとなるはずであるが、図１３では、ノ
イズの影響により、時刻ｔ４においてもロウアクト信号
／ＲＯＷＡＣＴがＨレベルとならない。
ＯＷＥがＨレベルになる。また、時刻ｔ４において、コ
ラムイネーブル信号／ＣＯＬＥがＨレベルになる。通常
であれば、時刻ｔ４において、ロウアクト信号／ＲＯＷ
ＡＣＴがＨレベルとなるはずであるが、図１３では、ノ
イズの影響により、時刻ｔ４においてもロウアクト信号
／ＲＯＷＡＣＴがＨレベルとならない。
【０１０７】この結果、半導体記憶装置１は時刻ｔ４以
降においても書込または読出動作を継続する。
降においても書込または読出動作を継続する。
【０１０８】しかしながら、図１２と同様に、時刻ｔ２
５でワンショットパルス信号／ＣＥＲＳＴが活性化され
るため、時刻ｔ２５において信号／ＣＥＲＳＴＤはＬレ
ベルとなる。また、図１２と同様に後縁遅延時間△Ｔ１
０経過した後の時刻ｔ４０で信号／ＣＥＲＳＴはＨレベ
ルとなる。その結果時刻ｔ４０で論理ゲートＬ４はＬレ
ベルのフリーズリセット信号／ＦＲＥＥＺＲＳＴを出力
する。
５でワンショットパルス信号／ＣＥＲＳＴが活性化され
るため、時刻ｔ２５において信号／ＣＥＲＳＴＤはＬレ
ベルとなる。また、図１２と同様に後縁遅延時間△Ｔ１
０経過した後の時刻ｔ４０で信号／ＣＥＲＳＴはＨレベ
ルとなる。その結果時刻ｔ４０で論理ゲートＬ４はＬレ
ベルのフリーズリセット信号／ＦＲＥＥＺＲＳＴを出力
する。
【０１０９】フリーズリセット信号／ＦＲＥＥＺＲＳＴ
が活性化されるため、状態制御回路５０中のフリップフ
ロップＦＦ１，ＦＦ２，ＦＦ３は全てリセットされる。
その結果、時刻ｔ４０においてロウアクト信号／ＲＯＷ
ＡＣＴがＨレベルとなる。
が活性化されるため、状態制御回路５０中のフリップフ
ロップＦＦ１，ＦＦ２，ＦＦ３は全てリセットされる。
その結果、時刻ｔ４０においてロウアクト信号／ＲＯＷ
ＡＣＴがＨレベルとなる。
【０１１０】図１３において、信号／ＣＥＲＳＴＤが活
性化している時刻ｔ２５〜時刻ｔ４０の期間は、半導体
記憶装置１が書込または読出動作を実行するのに必要な
時間以上となるように後縁遅延時間△Ｔ１０を設定して
いる。よって、フリーズリセット信号／ＦＲＥＥＺＲＳ
Ｔが活性化されたときに、半導体記憶装置１が書込また
は読出動作中であることはない。
性化している時刻ｔ２５〜時刻ｔ４０の期間は、半導体
記憶装置１が書込または読出動作を実行するのに必要な
時間以上となるように後縁遅延時間△Ｔ１０を設定して
いる。よって、フリーズリセット信号／ＦＲＥＥＺＲＳ
Ｔが活性化されたときに、半導体記憶装置１が書込また
は読出動作中であることはない。
【０１１１】以上の動作により、フリーズ解除回路６０
内の後縁遅延回路ＤＬ１０の後縁遅延時間△Ｔ１０を適
正な時間とすることで、半導体記憶装置１は書込または
読出動作の安定性を確保できる。
内の後縁遅延回路ＤＬ１０の後縁遅延時間△Ｔ１０を適
正な時間とすることで、半導体記憶装置１は書込または
読出動作の安定性を確保できる。
【０１１２】以上に説明した半導体記憶装置の動作で
は、半導体記憶装置が動作状態のときにはリフレッシュ
回路４０から出力されるリフレッシュ指令信号／ＲＥＦ
Ｅが必ずＨレベルを維持していた。しかしながら、リフ
レッシュ動作はスタンバイ状態時も動作状態時も行なわ
れる。そのため、半導体記憶装置１の動作によっては、
リフレッシュ指令信号／ＲＥＦＥが活性状態（Ｌレベ
ル）のときに、チップイネーブル信号／ＣＥが活性状態
（Ｌレベル）となり、半導体記憶装置１が動作状態とな
る場合もある。
は、半導体記憶装置が動作状態のときにはリフレッシュ
回路４０から出力されるリフレッシュ指令信号／ＲＥＦ
Ｅが必ずＨレベルを維持していた。しかしながら、リフ
レッシュ動作はスタンバイ状態時も動作状態時も行なわ
れる。そのため、半導体記憶装置１の動作によっては、
リフレッシュ指令信号／ＲＥＦＥが活性状態（Ｌレベ
ル）のときに、チップイネーブル信号／ＣＥが活性状態
（Ｌレベル）となり、半導体記憶装置１が動作状態とな
る場合もある。
【０１１３】図１４は、半導体記憶装置１がスタンバイ
状態から動作状態へと移行したときに、リフレッシュ指
令信号／ＲＥＦＥがＬレベルを維持している場合の半導
体記憶装置１の書込または読出動作について示すタイミ
ングチャートである。
状態から動作状態へと移行したときに、リフレッシュ指
令信号／ＲＥＦＥがＬレベルを維持している場合の半導
体記憶装置１の書込または読出動作について示すタイミ
ングチャートである。
【０１１４】図１４を参照して、チップイネーブル信号
／ＣＥがＨレベルの期間中、すなわちスタンバイ状態中
の時刻ｔ０において、リフレッシュ指令信号／ＲＥＦＥ
がＬレベルに活性化される。よって、時刻ｔ０以降にお
いて、半導体記憶装置１はリフレッシュ動作を実行す
る。
／ＣＥがＨレベルの期間中、すなわちスタンバイ状態中
の時刻ｔ０において、リフレッシュ指令信号／ＲＥＦＥ
がＬレベルに活性化される。よって、時刻ｔ０以降にお
いて、半導体記憶装置１はリフレッシュ動作を実行す
る。
【０１１５】ここで、時刻ｔ１にてチップイネーブル信
号／ＣＥがＬレベルとなり、半導体記憶装置１は動作状
態となる。しかしながら、時刻ｔ１以降においてもリフ
レッシュ指令信号／ＲＥＦＥはＬレベルを維持する。そ
の結果、状態制御回路５０内の論理ゲートＬ１から出力
される内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳ
はＨレベルを維持する。以上の動作により、時刻ｔ１以
降において、半導体記憶装置１は動作状態であるが、リ
フレッシュ動作はそのまま継続される。
号／ＣＥがＬレベルとなり、半導体記憶装置１は動作状
態となる。しかしながら、時刻ｔ１以降においてもリフ
レッシュ指令信号／ＲＥＦＥはＬレベルを維持する。そ
の結果、状態制御回路５０内の論理ゲートＬ１から出力
される内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳ
はＨレベルを維持する。以上の動作により、時刻ｔ１以
降において、半導体記憶装置１は動作状態であるが、リ
フレッシュ動作はそのまま継続される。
【０１１６】時刻ｔ３０にてリフレッシュ指令信号／Ｒ
ＥＦＥがＨレベルとなり、リフレッシュ動作が終了す
る。このとき、チップイネーブル信号／ＣＥはＬレベル
を維持していることから、状態制御回路５０内の論理ゲ
ートＬ１から出力される内部ロウアドレスストローブ信
号ｉｎｔ／ＲＡＳはＬレベルとなる。よって、時刻ｔ３
０でワンショットパルス発生回路ＯＳ１はＬレベルのワ
ンショットパルス信号／ＲＯＷＳを出力する。以上の結
果、フリップフロップＦＦ１およびフリップフロップＦ
Ｆ２はセットされ、ロウイネーブル信号／ＲＯＷＥおよ
びロウアクト信号／ＲＯＷＡＣＴがＬレベルに活性化さ
れる。
ＥＦＥがＨレベルとなり、リフレッシュ動作が終了す
る。このとき、チップイネーブル信号／ＣＥはＬレベル
を維持していることから、状態制御回路５０内の論理ゲ
ートＬ１から出力される内部ロウアドレスストローブ信
号ｉｎｔ／ＲＡＳはＬレベルとなる。よって、時刻ｔ３
０でワンショットパルス発生回路ＯＳ１はＬレベルのワ
ンショットパルス信号／ＲＯＷＳを出力する。以上の結
果、フリップフロップＦＦ１およびフリップフロップＦ
Ｆ２はセットされ、ロウイネーブル信号／ＲＯＷＥおよ
びロウアクト信号／ＲＯＷＡＣＴがＬレベルに活性化さ
れる。
【０１１７】続いて、ロウイネーブル信号／ＲＯＷＥが
Ｌレベルとなる時刻ｔ３０から所定時間△Ｔ２経過後の
時刻ｔ３１でコラムイネーブル信号／ＣＯＬＥがＬレベ
ルとなる。
Ｌレベルとなる時刻ｔ３０から所定時間△Ｔ２経過後の
時刻ｔ３１でコラムイネーブル信号／ＣＯＬＥがＬレベ
ルとなる。
【０１１８】続いて、時刻ｔ３２でチップイネーブル信
号／ＣＥがＨレベルとなる。その結果、フリーズ解除回
路６０内のワンショットパルス発生回路ＯＳ４はＬレベ
ルのワンショットパルス信号／ＣＥＲＳＴを出力する。
号／ＣＥがＨレベルとなる。その結果、フリーズ解除回
路６０内のワンショットパルス発生回路ＯＳ４はＬレベ
ルのワンショットパルス信号／ＣＥＲＳＴを出力する。
【０１１９】遅延回路ＤＬ１０は時刻ｔ３２でＬレベル
のワンショットパルス信号／ＣＥＲＳＴを受け、Ｌレベ
ルの信号／ＣＥＲＳＴＤを出力する。また、ワンショッ
トパルス信号／ＣＥＲＳＴがＨレベルとなってから後縁
遅延時間△Ｔ１０経過後の時刻ｔ３３で信号／ＣＥＲＳ
ＴＤはＨレベルとなる。なお、図１４においては、信号
／ＣＥＲＳＴＤがＨレベルとなる時刻ｔ３３以前にロウ
イネーブル信号／ＲＯＷＥ，コラムイネーブル信号／Ｃ
ＯＬＥ，ロウアクト信号／ＲＯＷＡＣＴがともにＨレベ
ルとなっている。そのため、図示しないフリーズリセッ
ト信号／ＦＲＥＥＺＲＳＴは常時Ｈレベルを維持する。
のワンショットパルス信号／ＣＥＲＳＴを受け、Ｌレベ
ルの信号／ＣＥＲＳＴＤを出力する。また、ワンショッ
トパルス信号／ＣＥＲＳＴがＨレベルとなってから後縁
遅延時間△Ｔ１０経過後の時刻ｔ３３で信号／ＣＥＲＳ
ＴＤはＨレベルとなる。なお、図１４においては、信号
／ＣＥＲＳＴＤがＨレベルとなる時刻ｔ３３以前にロウ
イネーブル信号／ＲＯＷＥ，コラムイネーブル信号／Ｃ
ＯＬＥ，ロウアクト信号／ＲＯＷＡＣＴがともにＨレベ
ルとなっている。そのため、図示しないフリーズリセッ
ト信号／ＦＲＥＥＺＲＳＴは常時Ｈレベルを維持する。
【０１２０】図１４に示すように、半導体記憶装置１で
は、動作状態となったときにリフレッシュ指令信号／Ｒ
ＥＦＥが活性状態を維持し、リフレッシュが継続して行
なわれている場合もあり得る。よって、フリーズ解除回
路６０内の遅延回路ＤＬ１０により決定される信号／Ｃ
ＥＲＳＴＤの活性期間を適正に決めなければ、図１２で
示したように、書込または読出動作中にフリーズリセッ
ト信号／ＦＲＥＥＺＲＳＴが活性化してしまう。
は、動作状態となったときにリフレッシュ指令信号／Ｒ
ＥＦＥが活性状態を維持し、リフレッシュが継続して行
なわれている場合もあり得る。よって、フリーズ解除回
路６０内の遅延回路ＤＬ１０により決定される信号／Ｃ
ＥＲＳＴＤの活性期間を適正に決めなければ、図１２で
示したように、書込または読出動作中にフリーズリセッ
ト信号／ＦＲＥＥＺＲＳＴが活性化してしまう。
【０１２１】よって、遅延回路ＤＬ１０から出力される
信号／ＣＥＲＳＴＤの活性期間はリフレッシュ動作に必
要な時間と書込または読出動作に必要な時間との和より
も大きくすればよい。
信号／ＣＥＲＳＴＤの活性期間はリフレッシュ動作に必
要な時間と書込または読出動作に必要な時間との和より
も大きくすればよい。
【０１２２】この結果、半導体記憶装置１は書込または
読出動作の安定性を確保することができる。
読出動作の安定性を確保することができる。
【０１２３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【０１２４】
【発明の効果】この発明により、完全ヒドゥンリフレッ
シュ機能を有する半導体記憶装置において、書込または
読出動作の安定性を確保できる。また、ノイズの影響で
書込または読出動作が継続するのを防止できる。
シュ機能を有する半導体記憶装置において、書込または
読出動作の安定性を確保できる。また、ノイズの影響で
書込または読出動作が継続するのを防止できる。
【図１】 この発明の実施の形態１における完全ヒドゥ
ンリフレッシュ機能付ＤＲＡＭの全体構成図である。
ンリフレッシュ機能付ＤＲＡＭの全体構成図である。
【図２】 図１中の状態制御回路５０の構成について示
す回路図である。
す回路図である。
【図３】 図２に示した状態制御回路５０の読出または
書込動作を示すタイミングチャートである。
書込動作を示すタイミングチャートである。
【図４】 書込または読出動作の途中でチップイネーブ
ル信号が非活性状態となった場合の状態制御回路の動作
を示すタイミングチャートである。
ル信号が非活性状態となった場合の状態制御回路の動作
を示すタイミングチャートである。
【図５】 半導体記憶装置１において書込または読出動
作中にコラムイネーブル信号／ＣＯＬＥがノイズの影響
を受けた場合のタイミングチャートである。
作中にコラムイネーブル信号／ＣＯＬＥがノイズの影響
を受けた場合のタイミングチャートである。
【図６】 この発明の実施の形態における状態制御回路
の構成を示す図である。
の構成を示す図である。
【図７】 図６中のフリーズ解除回路６０の構成を示す
回路図である。
回路図である。
【図８】 この発明の実施の形態における書込または読
出動作時の半導体記憶装置の動作を示すタイミングチャ
ートである。
出動作時の半導体記憶装置の動作を示すタイミングチャ
ートである。
【図９】 フリーズ解除回路６０の動作を示すタイミン
グチャートである。
グチャートである。
【図１０】 半導体記憶装置１がフリーズ状態とならな
い場合のフリーズ解除回路６０の動作を示すタイミング
チャートである。
い場合のフリーズ解除回路６０の動作を示すタイミング
チャートである。
【図１１】 半導体記憶装置１の書込または読出動作中
にフリーズリセット信号／ＦＲＥＥＺＲＳＴにより書込
または読出動作が終了される場合の動作を示すタイミン
グチャートである。
にフリーズリセット信号／ＦＲＥＥＺＲＳＴにより書込
または読出動作が終了される場合の動作を示すタイミン
グチャートである。
【図１２】 フリーズ解除回路６０内の後縁遅延回路Ｄ
Ｌ１０の後縁遅延時間△Ｔ１０を適切な時間に調整した
場合の半導体記憶装置１の書込または読出動作を示すタ
イミングチャートである。
Ｌ１０の後縁遅延時間△Ｔ１０を適切な時間に調整した
場合の半導体記憶装置１の書込または読出動作を示すタ
イミングチャートである。
【図１３】 書込または読出動作中にノイズの影響を受
けた場合の半導体記憶装置の動作について示すタイミン
グチャートである。
けた場合の半導体記憶装置の動作について示すタイミン
グチャートである。
【図１４】 半導体記憶装置１がスタンバイ状態から動
作状態へと移行したときに、リフレッシュ指令信号／Ｒ
ＥＦＥがＬレベルを維持している場合の半導体記憶装置
１の書込または読出動作について示すタイミングチャー
トである。
作状態へと移行したときに、リフレッシュ指令信号／Ｒ
ＥＦＥがＬレベルを維持している場合の半導体記憶装置
１の書込または読出動作について示すタイミングチャー
トである。
１ 半導体記憶装置、１０ 入力端子群、１１，１２
データ端子群、１３電源端子、１４ 接地端子、２０
制御回路、２１ 列アドレスバッファ、２２行アドレス
バッファ、２３ 列デコーダ、２４ 行デコーダ、２５
入出力制御回路、２６ メモリセルアレイ、２７ 下
位入力バッファ、２８ 下位出力バッファ、２９ 上位
入力バッファ、３０ 上位出力バッファ、４０ リフレ
ッシュ回路、５０ 状態制御回路、６０ フリーズ解除
回路。
データ端子群、１３電源端子、１４ 接地端子、２０
制御回路、２１ 列アドレスバッファ、２２行アドレス
バッファ、２３ 列デコーダ、２４ 行デコーダ、２５
入出力制御回路、２６ メモリセルアレイ、２７ 下
位入力バッファ、２８ 下位出力バッファ、２９ 上位
入力バッファ、３０ 上位出力バッファ、４０ リフレ
ッシュ回路、５０ 状態制御回路、６０ フリーズ解除
回路。
Claims (4)
- 【請求項１】 データの読出動作および書込動作を実行
することが可能な動作状態と、前記データを保持するス
タンバイ状態とを有する半導体記憶装置であって、 行列状に配置される複数のメモリセルを含むメモリセル
アレイと、 前記複数のメモリセルが保持する前記データを、所定の
タイミングでリフレッシュする完全ヒドゥンリフレッシ
ュ手段とを含み、 前記完全ヒドゥンリフレッシュ手段は、 リフレッシュ動作の実行を指令するリフレッシュ指令信
号を出力するリフレッシュ回路と、 前記リフレッシュ指令信号に応答してリフレッシュ動作
を実行し、前記動作状態時は、データの読出動作または
書込動作を実行する制御回路とを含み、 前記制御回路は、前記動作状態となった後、所定時間経
過時にその動作を停止する、半導体記憶装置。 - 【請求項２】 前記制御回路は、前記動作状態となった
後、前記所定時間経過までに前記書込または読出動作が
終了しているか否かを検知する検知回路を含む、請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記所定時間は、前記書込または読出動
作に必要な時間以上とする、請求項２に記載の半導体記
憶装置。 - 【請求項４】 前記所定時間は、前記リフレッシュ動作
に必要な時間と前記書込動作または読出動作に必要な時
間との和よりも長い、請求項２に記載の半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002113788A JP2003317471A (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置 |
| US10/270,137 US7111112B2 (en) | 2002-04-16 | 2002-10-15 | Semiconductor memory device having control circuit |
| KR10-2002-0080183A KR100512546B1 (ko) | 2002-04-16 | 2002-12-16 | 제어 회로를 갖는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002113788A JP2003317471A (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003317471A true JP2003317471A (ja) | 2003-11-07 |
| JP2003317471A5 JP2003317471A5 (ja) | 2005-09-22 |
Family
ID=28786709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002113788A Pending JP2003317471A (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7111112B2 (ja) |
| JP (1) | JP2003317471A (ja) |
| KR (1) | KR100512546B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216099A (ja) * | 2005-02-01 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102034626B1 (ko) * | 2013-06-26 | 2019-10-21 | 삼성전자 주식회사 | 메모리 동작을 제어하는 방법 및 장치 |
| KR20200051318A (ko) | 2018-11-05 | 2020-05-13 | (주) 스마트웨어 | 경량 인스턴트 영상 데이터 기반의 일대일 학습 코칭 방법, 그리고 그 시스템 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223339B1 (ko) | 1996-12-31 | 1999-10-15 | 김영환 | 반도체 장치에서 리프레쉬 동작중 모드전환 방지방법 |
| JP2001118383A (ja) * | 1999-10-20 | 2001-04-27 | Fujitsu Ltd | リフレッシュを自動で行うダイナミックメモリ回路 |
| KR100390906B1 (ko) * | 2001-05-25 | 2003-07-12 | 주식회사 하이닉스반도체 | 가상형 스태틱 랜덤 억세스 메모리장치 및 그의 구동방법 |
| JP4743999B2 (ja) * | 2001-05-28 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6625077B2 (en) * | 2001-10-11 | 2003-09-23 | Cascade Semiconductor Corporation | Asynchronous hidden refresh of semiconductor memory |
| US6735139B2 (en) * | 2001-12-14 | 2004-05-11 | Silicon Storage Technology, Inc. | System and method for providing asynchronous SRAM functionality with a DRAM array |
-
2002
- 2002-04-16 JP JP2002113788A patent/JP2003317471A/ja active Pending
- 2002-10-15 US US10/270,137 patent/US7111112B2/en not_active Expired - Fee Related
- 2002-12-16 KR KR10-2002-0080183A patent/KR100512546B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216099A (ja) * | 2005-02-01 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4667888B2 (ja) * | 2005-02-01 | 2011-04-13 | パナソニック株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030082887A (ko) | 2003-10-23 |
| US20030196057A1 (en) | 2003-10-16 |
| KR100512546B1 (ko) | 2005-09-07 |
| US7111112B2 (en) | 2006-09-19 |
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