KR100512546B1 - 제어 회로를 갖는 반도체 기억 장치 - Google Patents

제어 회로를 갖는 반도체 기억 장치 Download PDF

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Abstract

기입 또는 판독 동작 시, 반도체 기억 장치 내의 프리즈 해제 회로에 있어서, 칩 인에이블 신호가 H 레벨로 된 후, 후속 지연 회로(trailing edge delay circuit)에서 결정되는 소정 기간 동안에 로우 액트 신호가 활성화되지 않을 경우, 소정 기간 경과 후에 논리 게이트로부터 프리즈 리셋 신호가 출력된다. 그 결과, 반도체 기억 장치는 기입 또는 판독 동작을 종료한다. 그 때문에, 이 반도체 기억 장치는 기입 또는 판독 동작의 안정성을 확보할 수 있다.

Description

제어 회로를 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING CONTROL CIRCUIT}
본 발명은 반도체 기억 장치에 관한 것으로, 더욱 상세하게는, 외부로부터의 입력 신호에 의존하지 않고 리프레시 동작을 행할 수 있는 다이내믹형 반도체 기억 장치(이하, 완전 히든 리프레시 기능 부가 DRAM이라고 함)에 관한 것이다.
휴대 전화 등의 휴대 단말에 있어서는, 외부 클럭의 공급이 필요 없는 비동기의 범용 스태틱형 반도체 기억 장치(이하, SRAM이라고 함)가 널리 채용되어 있다. SRAM은 리프레시 동작이 불필요하다. 그 때문에, 리프레시 중의 메모리로의 액세스를 리프레시 사이클이 종료할 때까지 가질 필요가 없고, 그것을 위한 제어 등의 복잡한 제어는 불필요하다. 따라서, SRAM을 이용하면, 시스템 구성의 간략화가 가능하다. 이상의 이유에 의해, SRAM은 휴대 단말에서의 사용에 적합하였다.
그렇지만, 최근에는 휴대 단말의 기능을 대폭 향상되어 오고 있고, 휴대 단말에서도 대용량의 메모리 기능이 필요하게 되고 있다. SRAM의 메모리셀 크기는 다이나믹형 반도체 기억 장치(이하, DRAM이라고 함)의 메모리셀 크기와 비교해서 10배 정도이다. 그 때문에, SRAM에서는, 대용량 메모리로 되면 칩의 가격이 대폭 상승한다. 따라서, 메모리의 단위 비트당 비용이 낮은 DRAM을 SRAM 대신 휴대 단말에 사용하는 것이 고려되어 오고 있었다.
그렇지만, DRAM에는, 리프레시 동작을 행하기 위한 복잡한 메모리 제어가 필요하다. 따라서, 이제까지 SRAM을 메모리로서 시스템을 설계해 온 휴대 단말 메이커로서, DRAM을 SRAM의 대체 메모리로써 채용하는 것은 용이하지 않다.
이상으로부터, 메모리 자체는 DRAM이 외부적으로는 SRAM으로서 동작하는 새로운 반도체 기억 장치의 개발이 각 반도체 메이커에서 활발히 행해지기 시작했다. 이 새로운 반도체 기억 장치에 대해서는, KAZUHIRO SAWADA, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.23, NO1, FEBRUARY 1998, P12-19에 보고되어 있다.
이 새로운 반도체 기억 장치는, 내부의 메모리셀은 DRAM에 있어서의 메모리셀과 같은 것을 사용한다. 한편, 이 반도체 기억 장치에 입력되는 제어 신호나 어드레스 신호 등의 외부 인터페이스는 SRAM과 같다. 또한, 이 새로운 반도체 기억 장치의 리프레시 동작은, 종래의 DRAM의 리프레시 동작 또는 셀프 리프레시 동작과 같이 외부로부터의 신호에 의해 제어되는 것은 아니고, 반도체 기억 장치 내부의 리프레시 회로로부터 주기적으로 출력되는 리프레시 지령 신호 /REFE에 근거해서 행해진다. 리프레시 회로는 링 발진기인 타이머 회로를 포함하고, 리프레시 회로는 타이머 회로에 의해 주기적으로 출력되는 사이클 신호에 응답해서 리프레시 지령 신호 /REFE를 출력한다. 타이머 회로는 항상 사이클 신호를 출력한다.
이상에 설명한 이 새로운 반도체 기억 장치를 그 기능에 근거해서, 완전 히든 리프레시 기능 부가 DRAM이라고 한다. 이 완전 히든 리프레시 기능 부가 DRAM의 개발에 의해, 휴대 단말의 고기능화에의 대응이 가능하게 되고 있다.
완전 히든 리프레시 기능 부가 DRAM에서는, 외부 신호에 의해 동작 상태와 스탠바이 상태를 선택한다. 동작 상태란, 기입 또는 판독 동작을 행할 수 있는 상태이다. 또한, 스탠바이 상태란, 기입 또는 판독 동작을 행할 수 없는 상태이다. 또, 리프레시 동작은 스탠바이 상태, 동작 상태에 관계없이, 실행된다.
통상의 동작에서는, 동작 상태 중에 기입 또는 판독 동작이 행해진다. 그렇지만, 외부로부터의 신호에 의해, 동작 상태가 종료한 경우에도, 기입 또는 판독 동작 중인 경우에도 발생할 수 있다. 이 경우에 동작 상태가 종료했기 때문이라고 해서, 기입 또는 판독 동작이 종료해 버리면, 정확한 기입 또는 판독 동작을 할 수 없다.
본 발명의 목적은 데이터의 판독 및 기입을 실행하는 것이 가능한 동작 상태와, 데이터를 유지하는 스탠바이 상태를 갖는 반도체 기억 장치에 있어서, 기입 또는 판독 동작의 안정성을 확보하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는 데이터의 판독 동작 및 기입 동작을 실행하는 것이 가능한 동작 상태와, 데이터를 유지하는 스탠바이 상태를 갖는 반도체 기억 장치에 있어서, 메모리셀 어레이와, 완전 히든 리프레시 회로를 포함한다. 메모리셀 어레이는 행렬 형상으로 배치되는 복수의 메모리셀을 포함한다. 완전 히든 리프레시 회로는, 복수의 메모리셀이 유지하는 데이터를 소정의 타이밍에서 리프레시한다. 완전 히든 리프레시 회로는 리프레시 회로와 제어 회로를 포함한다. 리프레시 회로는 리프레시 동작의 실행을 지령하는 리프레시 지령 신호를 출력한다. 제어 회로는 리프레시 지령 신호에 응답하여 리프레시 동작을 실행하고, 동작 상태 시에는, 데이터의 판독 동작 또는 기입 동작을 실행한다. 제어 회로는 동작 상태로 된 후, 소정 시간 경과 시에 그 동작을 정지한다.
이에 따라, 본 발명에 따른 반도체 기억 장치는 노이즈 등의 영향을 받아도, 판독 동작 또는 기입 동작을 계속해서 실시하지 않고, 소정 시간 경과 후에 기입 또는 판독 동작을 종료할 수 있다. 따라서, 기입 또는 판독 동작의 안정성을 확보할 수 있다.
본 발명에 의해, 완전 히든 리프레시 기능을 갖는 반도체 기억 장치에 있어서, 기입 또는 판독 동작의 안정성을 확보할 수 있다. 또한, 노이즈의 영향으로 기입 또는 판독 동작이 계속되는 것을 방지할 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다. 또 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하여 그 설명은 반복하지 않는다.
(실시예 1)
도 1은 본 발명의 실시예 1에 있어서의 완전 히든 리프레시 기능 부가 DRAM의 전체 구성도이다.
도 1을 참조하면, 완전 히든 리프레시 기능 부가 DRAM(1)은 제어 신호인 칩 인에이블 신호 /CE와 출력 인에이블 신호 /OE와 기록 인에이블 신호 /WE와 제어 신호 /LB와 제어 신호 /UB를 수신하는 입력 단자군(10)과, 데이터 신호 DQ0∼DQ7이 입출력되는 단자군(11)과, 데이터 신호 DQ8∼DQ15가 입출력되는 단자군(12)과, 어드레스 신호 A0∼Am(m은 1 이상의 자연수)가 입력되는 단자군(15)과, 어드레스 신호 Am+1∼An(n은 1 이상의 자연수)가 입력되는 단자군(16)과, 전원 전압 VCC가 인가되는 전원 단자(13)와, 접지 전압 GND가 인가되는 접지 단자(14)를 포함한다.
칩 인에이블 신호 /CE는, 완전 히든 리프레시 기능 부가 DRAM을 동작 상태로 하기 위한 신호이다. 출력 인에이블 신호 /OE는, 완전 히든 리프레시 기능 부가 DRAM을 판독 동작 모드로 설정하고, 또한 출력 버퍼를 활성화시키는 신호이다. 기록 인에이블 신호 /WE는, 완전 히든 리프레시 기능 부가 DRAM을 기입 동작 모드로 설정하는 신호이다. 제어 신호 /LB는, 하위(Lower bit) 측의 데이터 단자군(11)으로부터 데이터의 입출력을 실행하는 것을 선택하기 위한 신호이다. 제어 신호 /UB는, 상위(Upper bit) 측의 데이터 단자군(12)으로부터 데이터의 입출력을 실행하는 것을 선택하기 위한 신호이다.
완전 히든 리프레시 기능 부가 DRAM은, 또한 데이터 단자군(11)으로부터 입력되는 제어 신호에 응답하여, 기입 동작 모드나 판독 동작 모드와 같은 완전 히든 리프레시 기능 부가 DRAM의 소정 동작 모드에 상당하는 제어 클럭을 각 블럭에 대하여 출력하는 제어 회로(20)와, 제어 회로(20)의 출력에 따라 어드레스 신호 A0∼Am을 수신하여 내부에 전달하는 열어드레스 버퍼(21)와, 제어 회로(20)의 출력에 따라 어드레스 신호 Am+1∼An을 수신하여 내부로 전달하는 행어드레스 버퍼(22)를 포함한다.
완전 히든 리프레시 기능 부가 DRAM은, 또한 열디코더(23)와, 행디코더(24)와, 매트릭스 상에 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이와, 센스 앰프 및 입출력 제어 회로(25)를 포함한다.
열디코더(23)는 열어드레스 버퍼(21)가 출력하는 내부 어드레스 신호를 제어 회로(20)의 출력에 따라 수신하여, 열어드레스의 지정을 실행한다. 행디코더(24)는 행어드레스 버퍼(22)가 출력하는 내부 어드레스 신호를 제어 회로(20)의 출력에 따라 수신하여, 행어드레스의 지정을 실행한다. 센스 앰프 및 입출력 회로(25)는 메모리셀 어레이(26)로부터의 출력을 증폭하여, 판독 동작을 실행한다.
완전 히든 리프레시 기능 부가 DRAM은, 또한 하위 입력 버퍼(27)와, 하위 출력 버퍼(28)와, 상위 입력 버퍼(29)와, 상위 출력 버퍼(30)를 포함한다.
하위 입력 버퍼(27)는 제어 회로(20)의 출력에 따라 단자군(11)으로부터 데이터 신호 DQ0∼DQ7을 수신하여, 센스 앰프 및 입출력 제어 회로(25)로 전달한다. 하위 출력 버퍼(28)는 제어 회로(20)의 출력에 따라 센스 앰프 및 입출력 제어 회로(25)로부터의 신호를 수신하여 단자군(11)으로 데이터 신호를 출력한다. 상위 입력 버퍼(29)는 제어 회로(20)의 출력에 따라 단자군(12)으로부터 데이터 신호 DQ8∼DQ15를 수신하여, 센스 앰프 및 입출력 제어 회로(25)로 전달한다. 상위 입력 버퍼(30)는 제어 회로(20)의 출력에 따라 센스 앰프 및 입출력 제어 회로(25)로부터의 신호를 수신하여 단자군(12)으로 데이터 신호를 출력한다.
완전 히든 리프레시 기능 부가 DRAM은, 또한 리프레시 회로(40)를 포함한다. 리프레시 회로(40)는 주기적으로 활성화되는 신호인 리프레시 지령 신호 /REFE를 제어 회로(20)로 출력한다. 제어 회로(20)는 리프레시 지령 신호 /REFE를 수신하여, 리프레시 동작을 실시하기 위해서 각 블럭으로 동작 지시 신호를 출력한다.
제어 회로(20)는 외부로부터 입력되는 칩 인에이블 신호 /CE 및 리프레시 지령 신호 /REFE에 근거해서, 반도체 기억 장치(1)에 리프레시 동작을 실행시켜, 기입 또는 판독 동작을 실행시킨다. 제어 회로(20)는 외부로부터 칩 인에이블 신호 /CE를 수신하여, 내부 칩 인에이블 신호 /intCE를 리프레시 회로(40)로 출력한다. 여기서, 제어 회로(20)로부터 출력되는 내부 칩 인에이블 신호 /intCE가 H 레벨일 때에는, 반도체 기억 장치(1)는 스탠바이 상태가 된다. 한편, 내부 칩 인에이블 신호 /intCE가 L 레벨일 때에는, 반도체 기억 장치(1)는 동작 상태로 된다. 또, 동작 상태란, 판독 동작 또는 기입 동작을 실행할 수 있는 상태를 말한다.
제어 회로(20)는 상태 제어 회로(50)를 포함한다. 상태 제어 회로는 외부로부터 칩 인에이블 신호 /CE와, 리프레시 회로(40)로부터 출력되는 리프레시 지령 신호 /REFE를 수신하여, 로우 인에이블 신호 /ROWE와 컬럼 인에이블 신호 /COLE와 로우 액트 신호 /ROWACT를 출력한다. 로우 인에이블 신호 /ROWE 및 로우 액트 신호 /ROWACT는 행디코더(24)에 입력된다. 로우 인에이블 신호 /ROWE의 활성 기간 동안에는 로우계 동작이 행해진다. 여기서, 로우계 동작이란, 로우 어드레스 신호가 행디코더(24)에 입력되어, 대응하는 메모리셀의 정보 전하가 센스 앰프에 의해 증폭되기까지의 동작을 말한다. 또한, 컬럼 인에이블 신호 /COLE는 열디코더(23)에 입력된다. 컬럼 인에이블 신호 /COLE의 활성 기간 동안에는 컬럼계 동작이 행해진다. 여기서, 컬럼계 동작이란, 컬럼 어드레스 신호가 열디코더(23)에 입력된 후, 대응하는 비트선쌍과 데이터 입출력선이 접속되어, 메모리셀로부터 데이터가 판독되거나, 또는, 메모리셀로 데이터에 기입하기까지의 동작을 말한다.
또, 로우 액트 신호 /ROWACT의 활성화 중에, 기입 또는 판독 동작이 행해진다.
도 2는 도 1 중의 상태 제어 회로(50)의 구성에 대하여 나타내는 회로도이다.
도 2를 참조하면, 제어 회로(20)는 인버터 IV1과, 지연 회로 DL1∼DL3과, 원샷 펄스 발생 회로 OS1∼OS3과, 플립플롭 FF1∼FF3을 포함한다.
인버터 IV1은 칩 인에이블 신호 /CE를 수신해서, 반전하여 출력한다. 논리 게이트 L1은 인버터 IV1의 출력 신호와 리프레시 지령 신호 /REFE를 수신해서, NAND 논리 연산 결과를 내부 로우 어드레스 스트로브 신호 /intRAS로서 출력한다.
원샷 펄스 발생 회로 OS1은 활성화된 내부 로우 어드레스 스트로브 신호 int/RAS를 수신했을 때, L 레벨의 원샷 펄스 신호 /ROWS를 플립플롭 FF1, FF2로 출력한다.
플립플롭 FF1은 논리 게이트 L5, L6을 포함한다. 논리 게이트 L5는 원샷 펄스 신호 /ROWS와, 논리 게이트 L6의 출력 신호를 수신해서, NAND 논리 연산 결과를 출력한다. 또한, 논리 게이트 L6은 논리 게이트 L5의 출력 신호와 지연 회로 DL1의 출력 신호를 수신해서, NAND 논리 연산 결과를 로우 인에이블 신호 /ROWE로서 출력한다. 지연 회로 DL1은 로우 인에이블 신호 /ROWE를 수신해서, 소정 시간 ΔT1 지연시켜 논리 게이트 L6으로 출력한다.
지연 회로 DL2는 로우 인에이블 신호 /ROWE를 수신해서, 소정 시간 ΔT2 지연시킨다. 원샷 펄스 발생 회로 OS3은 지연 회로 DL2의 출력 신호를 수신하여, 원샷 펄스 신호를 플립플롭 FF3으로 출력한다.
플립플롭 FF3은 논리 게이트 L7, L8을 포함한다. 논리 게이트 L7은 원샷 펄스 발생 회로 OS3으로부터 출력되는 L 레벨의 원샷 펄스 신호와, 논리 게이트 L8의 출력 신호를 수신해서, NAND 논리 연산 결과를 출력한다. 또한, 논리 게이트 L8은 논리 게이트 L7의 출력 신호와 지연 회로 DL3의 출력 신호를 수신해서, NAND 논리 연산 결과를 컬럼 인에이블 신호 /COLE로서 출력한다. 지연 회로 DL3은 컬럼 인에이블 신호 /COLE를 수신하여, 소정 시간 ΔT3 지연시켜 논리 게이트 L8로 출력한다.
플립플롭 FF2는 논리 게이트 L3, L4를 포함한다. 논리 게이트 L3은 원샷 펄스 발생 회로 OS1로부터 출력되는 원샷 펄스 신호 /ROWS와, 논리 게이트 L4의 출력 신호를 수신해서, NAND 논리 연산 결과를 출력한다. 또한, 논리 게이트 L4는 논리 게이트 L3의 출력 신호와 원샷 펄스 발생 회로 OS2의 출력 신호를 수신해서, NAND 논리 연산 결과를 로우 액트 신호 /ROWACT로서 출력한다. 원샷 펄스 발생 회로 OS2는 논리 게이트 L2의 출력 신호를 수신해서, L 레벨의 원샷 펄스 신호를 플립플롭 FF2로 출력한다.
논리 게이트 L2는 내부 로우 어드레스 스트로브 신호 int/RAS와, 로우 인에이블 신호 /ROWE와, 컬럼 인에이블 신호 /COLE를 수신해서, AND 논리 연산 결과를 출력한다.
이상의 회로 구성을 갖는 상태 제어 회로(50)의 동작에 대하여 설명한다.
도 3은 도 2에 나타낸 상태 제어 회로(50)의 판독 또는 기입 동작을 나타내는 타이밍차트이다.
도 3을 참조하면, 시각 t1에 있어서, 칩 인에이블 신호 /CE가 H 레벨로부터 L 레벨로 활성화한다. 이 때, 반도체 기억 장치(1)는 스탠바이 상태로부터 동작 상태로 변화된다.
여기서, 리프레시 지령 신호 /REFE는 H 레벨이라고 한다. 이 때, 반도체 기억 장치(1)에서는 리프레시 동작을 실행하지 않는다. 따라서, 시각 t1에 있어서, 상태 제어 회로(50) 내의 논리 게이트 L1로부터 출력되는 내부 로우 어드레스 스트로브 신호 int/RAS는 L 레벨로 활성화된다. 원샷 펄스 발생 회로 OS1은 활성화된 내부 로우 어드레스 스트로브 신호 int/RAS를 수신해서, L 레벨의 원샷 펄스 신호 /ROWS를 출력한다. 그 결과, 플립플롭 FF1은 시각 t1에서 L 레벨의 로우 인에이블 신호 /ROWE를 출력한다. 따라서, 반도체 기억 장치(1) 내에서, 시각 t1에서 로우계 동작이 시작된다. 또한, 시각 t1에서 로우 인에이블 신호 /ROWE는 지연 회로 DL1, DL2에 입력된다.
동일하게 시각 t1에서, 원샷 펄스 신호 /ROWS는 플립플롭 FF2로 입력된다. 그 결과, 플립플롭 FF2는 시각 t1에서 L 레벨의 신호 /ROWACT를 출력한다. 이 때, 기입 또는 판독 동작이 개시된다.
로우계 동작이 개시되고 나서 소정 기간 ΔT2 경과 후의 시각 t2에서, 지연 회로 DL2는 활성화된 로우 인에이블 신호 /ROWE를 출력한다. 그 결과, 원샷 펄스 발생 회로 OS3은 L 레벨의 원샷 펄스 신호를 출력한다. 따라서, 플립플롭 FF3은 시각 t2에서 활성화된 컬럼 인에이블 신호 /COLE를 출력한다. 따라서, 이 때, 컬럼계 동작도 개시된다.
시각 t1로부터 소정 기간 ΔT1 경과 후의 시각 t3에서, 지연 회로 DL1은 로우 인에이블 신호 /ROWE를 출력한다. 그 결과, 플립플롭 FF1은 리셋된다. 따라서, 플립플롭 FF1로부터 출력되는 로우 인에이블 신호 /ROWE는 시각 t3에서 H 레벨로 된다.
마찬가지로, 시각 t2로부터 소정 기간 ΔT3 경과 후의 시각 t4에서, 지연 회로 DL3은 L 레벨의 컬럼 인에이블 신호 /COLE를 출력한다. 따라서, 플립플롭 FF3은 리셋된다. 그 결과, 플립플롭 FF3으로부터 출력되는 컬럼 인에이블 신호 /COLE는 시각 t4에서 H 레벨로 된다.
계속해서, 시각 t5에 있어서, 칩 인에이블 신호 /CE가 H 레벨로 된다. 따라서, 반도체 기억 장치(1)는 동작 상태로부터 스탠바이 상태로 변화된다. 이 때, 상태 제어 회로(50) 내의 논리 게이트 L2는 H 레벨의 신호를 출력한다. 따라서, 원샷 펄스 발생 회로 OS2는 L 레벨의 원샷 펄스 신호를 출력한다. 그 결과, 플립플롭 FF2는 리셋된다. 따라서, 플립플롭 FF2로부터 출력되는 신호 /ROWACT는 H 레벨로 된다.
따라서, 시각 t5에 있어서, 반도체 기억 장치(1)는 기입 동작 또는 판독 동작을 종료한다.
이상의 동작에 의해, 반도체 기억 장치(1)는 칩 인에이블 신호 /CE의 활성 기간 동안에 기입 또는 판독 동작을 실행한다.
그러나, 기입 또는 판독 동작의 도중에서 칩 인에이블 신호 /CE가 L 레벨로 되는 경우에도 발생할 가능성이 있다. 따라서, 이러한 경우에도, 반도체 기억 장치(1)는 정상으로 기입 또는 판독 동작을 해야 한다.
도 4는 기입 또는 판독 동작의 도중에서 칩 인에이블 신호가 비활성 상태로 된 경우의 상태 제어 회로의 동작을 나타내는 타이밍차트이다.
도 4를 참조하면, 시각 t2까지의 동작에 대해서는 도 3과 같기 때문에, 그 설명은 반복하지 않는다.
여기서, 시각 t2 이후의 시각 t20에 있어서, 칩 인에이블 신호 /CE가 H 레벨로 된다. 이 때문에, 반도체 기억 장치(1)는 스탠바이 상태로 된다. 그러나, 시각 t20에 있어서는, 로우 인에이블 신호 /ROWE 및 컬럼 인에이블 신호 /COLE가 모두 활성화되어 있고, 기입 또는 판독 동작이 행해지고 있다. 따라서, 시각 t20이후에도 기입 또는 판독 동작이 계속될 필요가 있다.
시각 t20에 있어서, 칩 인에이블 신호 /CE가 H 레벨로 되면, 논리 게이트 L1로부터 출력되는 내부 로우 어드레스 스트로브 신호 int/RAS도 H 레벨로 된다. 그러나, 원샷 펄스 발생 회로 OS1은 H 레벨로부터 L 레벨로 변화된 신호를 수신했을 때에, L 레벨의 원샷 펄스 신호를 발생시키기 때문에, 시각 t20에서는, 원샷 펄스 발생 회로 OS1은 원샷 펄스 신호 /ROWS를 출력하지 않는다.
따라서, 도 3과 마찬가지로, 시각 t3에서 플립플롭 FF1은 리셋되어, 로우 인에이블 신호 /ROWE가 H 레벨로 된다. 또한, 시각 t4에서 플립플롭 FF3이 리셋되어, 컬럼 인에이블 신호 /COLE가 H 레벨로 된다. 이 때, 이미 내부 로우 어드레스 스트로브 신호 int/RAS는 H 레벨로 되어있기 때문에, 시각 t4에 있어서 논리 게이트 L2의 출력 신호는 H 레벨로 된다. 따라서, 원샷 펄스 발생 회로 OS2는 L 레벨의 원샷 펄스 신호를 출력한다. 이상의 결과, 로우 액트 신호 /ROWACT는 H 레벨로 되어, 기입 또는 판독 동작이 종료한다.
이상으로부터, 반도체 기억 장치(1)는 기입 또는 판독 동작 중에 칩 인에이블 신호 /CE가 비활성 상태로 된 경우에도, 기입 또는 판독 동작을 계속할 수 있다. 그 결과, 반도체 기억 장치(1)는 기입 또는 판독 동작 중에 리프레시 동작을 실행하는 것과 같은 오동작을 일으키지 않는다.
외부로부터의 기입 또는 판독 동작 지시는, 칩 인에이블 신호 /CE에 의해 이루어진다. 또한, 칩 인에이블 신호 /CE가 비활성일 때에, 내부로부터의 리프레시 요구가 있으면, 반도체 기억 장치(1)는 리프레시 동작을 실행한다.
상술한 바와 같이, 완전 히든 리프레시 기능 부가 DRAM의 제어 회로에서는, 외부로부터의 기입 또는 판독 지시와 내부로부터의 리프레시 요구의 중재를 실행하는 역할로서, 도 2의 상태 제어 회로(50)로 나타내는 바와 같이, 플립플롭으로 대표되는 순서 회로를 채용하고 있다.
그러나, 플립플롭은 리셋 신호를 수신하지 않으면 리셋이 실행되지 않는다. 따라서, 노이즈 등의 영향에 의해 플립플롭이 리셋되지 않는 상태(이하, 이 상태를 프리즈 상태라고 함)로 될 가능성이 있다.
도 5는, 반도체 기억 장치(1)에 있어서 기입 또는 판독 동작 중에 컬럼 인에이블 신호 /COLE가 노이즈의 영향을 받은 경우의 타이밍차트이다.
도 5를 참조하면, 시각 t1 내지 시각 t4까지의 동작은 도 3과 같기 때문에, 그 설명은 반복하지 않는다.
도 3에서는, 시각 t2에서 플립플롭 FF3이 L 레벨의 컬럼 인에이블 신호 /COLE를 출력한 후, 시각 t4에서 컬럼 인에이블 신호 /COLE가 H 레벨로 되지만, 도 5에 있어서는, 노이즈의 영향에 의해, 시각 t4로 되어도 컬럼 인에이블 신호 /COLE가 L 레벨을 유지한다. 그 결과, 칩 인에이블 신호 /CE가 H 레벨로 되는 시각 t5에서 내부 로우 어드레스 스트로브 신호 int/RAS가 H 레벨로 되어도, 컬럼 인에이블 신호 /COLE가 L 레벨을 유지하기 때문에, 논리 게이트 L2의 출력 신호는 L 레벨을 유지한다. 그 결과, 원샷 펄스 발생 회로 OS2는 원샷 펄스 신호를 출력하지 않는다. 따라서, 플립플롭 FF2는 리셋되지 않고, 로우 액트 신호 /ROWACT는 L 레벨을 유지한다.
이상의 결과, 노이즈에 의해 로우 인에이블 신호 /ROWE, 컬럼 인에이블 신호 /COLE, 내부 로우 어드레스 스트로브 신호 int/RAS 등이 활성 상태를 유지하면, 플립플롭 FF3이 리셋되지 않기 때문에, 로우 액트 신호 /ROWACT는 활성 상태를 유지한다. 그 때문에, 기입 또는 판독 동작 상태가 끝나지 않고, 기입 또는 판독 동작이 계속 유지된다. 이 상태를 프리즈 상태라고 한다.
완전 히든 리프레시 기능 부가 DRAM에 있어서는, 이 프리즈 상태를 해제하고, 동작 안정성을 확립해야 한다.
도 6은 본 발명의 실시예에 있어서의 상태 제어 회로의 구성을 도시하는 도면이다.
도 6을 참조하면, 도 2와 비교하여, 새롭게 프리즈 해제 회로(60)가 추가되어 있다. 또한, 플립플롭 FF1 내의 논리 게이트 L6 대신에 논리 게이트 L11이 배치되어 있다. 마찬가지로, 플립플롭 FF2 내의 논리 게이트 L4 대신에 논리 게이트 L12가 배치되어 있다. 또한, 플립플롭 FF3 내의 논리 게이트 L8의 대신에 논리 게이트 L10이 배치되어 있다.
프리즈 해제 회로(60)는 칩 인에이블 신호 /CE와 로우 액트 신호 /ROWACT를 수신하여, 프리즈 리셋 신호 /FREEZRST를 출력한다. 플립플롭 FF1 내의 논리 게이트 L11은 논리 게이트 L5의 출력 신호와, 지연 회로 DL1의 출력 신호와, 프리즈 리셋 신호 /FREEZRST를 수신해서, NAND 논리 연산 결과를 로우 인에이블 신호 /ROWE로서 출력한다. 플립플롭 FF2 내의 논리 게이트 L12는 논리 게이트 L3의 출력 신호와, 원샷 펄스 발생 회로 OS2의 출력 신호와, 프리즈 리셋 신호 /FREEZRST를 수신해서, NAND 논리 연산 결과를 로우 액트 신호 /ROWACT로서 출력한다. 플립플롭 FF3 내의 논리 게이트 L10은 논리 게이트 L7의 출력 신호와, 지연 회로 DL3의 출력 신호와, 프리즈 리셋 신호 /FREEZRST를 수신해서, NAND 논리 연산 결과를 컬럼 인에이블 신호 /COLE로서 출력한다.
그 밖의 회로 구성에 대해서는 도 2와 같기 때문에, 그 설명은 반복하지 않는다.
도 7은 도 6 중 프리즈 해제 회로(60)의 구성을 나타내는 회로도이다.
도 7을 참조하면, 프리즈 해제 회로(60)는 원샷 펄스 발생 회로 OS4∼OS6과, 후속 지연 회로 DL10, DL11과, 논리 게이트 L13, L14와, 플립플롭 FF4와 인버터 IV2를 포함한다.
원샷 펄스 발생 회로 OS4는 칩 인에이블 신호 /CE를 수신한다. 칩 인에이블 신호 /CE가 L 레벨로부터 H 레벨로 되었을 때, 원샷 펄스 발생 회로 OS4는 H 레벨의 원샷 펄스 신호 /CERST를 출력한다. 후속 지연 회로 DL10은, 원샷 펄스 신호 /CERST를 수신했을 때, L 레벨의 신호 /CERSTD를 출력하고, 원샷 펄스 신호 /CERST가 H 레벨로 된 후, 소정 시간 ΔT10 경과 후, 신호 /CERSTD를 H 레벨로 한다.
원샷 펄스 발생 회로 OS5는 활성화된 로우 액트 신호 /ROWACT를 수신했을 때, H 레벨의 원샷 펄스 신호 /ROWACTD를 출력한다. 논리 게이트 L13은 신호 /CERSTD와 원샷 펄스 신호 /ROWACTD를 수신하여, OR 논리 연산 결과를 신호 /SETF로서 출력한다. 원샷 펄스 발생 회로 OS6은 활성화된 신호 /CERSTD를 수신해서, H 레벨의 원샷 펄스 신호 RSTF를 출력한다.
플립플롭 FF4는 논리 게이트 L11과 논리 게이트 L12를 포함한다. 논리 게이트 L11은 논리 게이트 L13의 출력 신호 /SETF와, 논리 게이트 L12의 출력 신호를 수신해서, NAND 논리 연산 결과를 출력한다. 또한, 논리 게이트 L12는 논리 게이트 L11의 출력 신호와 원샷 펄스 신호 RSTF를 수신해서, NAND 논리 연산 결과를 신호 RSTSET로서 출력한다.
후속 지연 회로 DL11은, L 레벨의 신호 RSTSET를 수신했을 때, L 레벨의 신호 RSTSETD를 출력한다. 또한, 신호 RSTSET가 L 레벨로부터 H 레벨이 된 후, 소정 시간 ΔT11 경과 후, 신호 RSTSETD를 H 레벨로 한다. 인버터 IV2는 원샷 펄스 신호 RSTF를 수신해서, 반전하여 출력한다. 논리 게이트 L14는 신호 RSTSETD와 인버터 IV2의 출력 신호를 수신해서, NAND 논리 연산 결과를 신호 /FREEZRST로서 출력한다.
이상의 회로 구성을 갖는 상태 제어 회로(50)를 포함하는 반도체 기억 장치(1)의 동작에 대하여 설명한다.
도 8은 본 발명의 실시예에 있어서의 기입 또는 판독 동작 시의 반도체 기억 장치의 동작을 나타내는 타이밍차트이다.
도 8을 참조하면 시각 t1 내지 시각 t3까지의 동작에 대해서는 도 2와 같기 때문에, 그 설명은 반복하지 않는다.
시각 t4에서 통상이면 컬럼 인에이블 신호 /COLE가 L 레벨로부터 H 레벨로 되지만, 도 8에서는 노이즈의 영향에 의해 시각 t4 이후에도 컬럼 인에이블 신호 /COLE가 L 레벨을 유지한다. 이 때문에, 반도체 기억 장치(1)는 기입 또는 판독 동작을 계속한다.
시각 t5에서 칩 인에이블 신호 /CE가 L 레벨로부터 H 레벨이 된 후, 소정의 시간 경과 후의 시각 t6에서 프리즈 리셋 신호 /FREEZRST가 L 레벨의 원샷 펄스 신호로서 출력된다.
그 결과, 플립플롭 FF3은 리셋되어, 시각 t6에서 컬럼 인에이블 신호 /COLE는 L 레벨로부터 H 레벨로 된다. 따라서, 논리 게이트 L2는 H 레벨의 신호를 출력하기 때문에, 플립플롭 FF2는 리셋된다.
이상의 동작에 의해, 시각 t6에서 로우 액트 신호 /ROWACT는 H 레벨로 되어, 반도체 기억 장치(1)는 기입 또는 판독 동작을 종료한다.
도 9는 프리즈 해제 회로(60)의 동작을 나타내는 타이밍차트이다.
도 9를 참조하면, 시각 t1에서 칩 인에이블 신호 /CE는 L 레벨로 되어, 반도체 기억 장치(1)는 동작 상태로 된다. 시각 t5에서 칩 인에이블 신호 /CE가 H 레벨로 되어, 반도체 기억 장치(1)는 스탠바이 상태로 된다.
이 때, 원샷 펄스 발생 회로 OS4는 L 레벨의 원샷 펄스 신호 /CERST를 출력한다. 후속 지연 회로 DL10은 L 레벨의 원샷 펄스 신호 /CERST를 수신했을 때, L 레벨의 신호 /CERSTD를 출력한다. 또한, 후속 지연 회로 DL10은, 원샷 펄스 신호 /CERST가 H 레벨이 된 후, 소정 시간 ΔT10 경과 후의 시각 t6에서 신호 /CERSTD를 H 레벨로 한다. 이 때, 원샷 펄스 발생 회로 OS6은, 원샷 펄스 신호 /CERSTD가 L 레벨로부터 H 레벨로 된 것을 수신하여, L 레벨의 원샷 펄스 신호 RSTF를 출력한다.
또, 시각 t1 이후에서, 로우 액트 신호 /ROWACT는 L 레벨이기 때문에, 논리 게이트 L13으로부터 출력되는 신호 /SETF는 시각 t1 이후 H 레벨을 유지한다. 그 결과, 플립플롭 FF4로부터 출력되는 신호 RSTSET는 시각 t1 이후 H 레벨을 유지한다. 그 때문에, 시각 t6에 있어서, 플립플롭 FF4는 L 레벨의 원샷 펄스 신호 RSTF를 수신하여도, 플립플롭 FF4로부터 출력되는 신호 RSTSET는 H 레벨을 유지한다. 따라서, 후속 지연 회로 DL11로부터 출력되는 신호 RSTSETD는 시각 t1 이후에는 H 레벨을 유지한다.
그 결과, 논리 게이트 L14는 시각 t6에서 L 레벨의 원샷 펄스 신호 RSTF를 수신하여, 원샷 펄스 신호 RSTF와 같은 L 레벨의 펄스 폭을 갖는 원샷 펄스 신호로서 프리즈 리셋 신호 /FREEZRST를 출력한다.
이상의 결과, 시각 t6에서 상태 제어 회로(50) 내의 플립플롭 FF2는 리셋되고, 시각 t6에서 로우 액트 신호 /ROWACT는 비활성 상태(H 레벨)로 된다.
이상의 동작에 의해, 프리즈 해제 회로(60)는, 노이즈 등의 영향에 의해 로우 액트 신호 /ROWACT가 활성 상태를 유지할 때, 지연 회로 DL10의 지연 시간 ΔT10에 응답하여, 프리즈 리셋 신호 /FREEZRST를 출력한다. 그 결과, 본래 비활성 상태로 되는 시간 경과 후에 있어서도 로우 액트 신호 /ROWACT가 활성 상태를 유지한 경우에도, 프리즈 해제 회로(60)의 동작에 의해 로우 액트 신호 /ROWACT를 비활성 상태로 할 수 있다. 그 결과, 반도체 기억 장치(1)는 내노이즈성이 향상하여, 기입 또는 판독 동작의 안정성을 확보할 수 있다.
도 10은 반도체 기억 장치(1)가 프리즈 상태로 되지 않는 경우의 프리즈 해제 회로(60)의 동작을 나타내는 타이밍차트이다.
도 10을 참조하면, 시각 t1에서 칩 인에이블 신호 /CE는 L 레벨로 되어, 반도체 기억 장치(1)는 동작 상태로 된다. 또한, 도 8에 있어서의 시각 t5 이전의 시각 t25에서 칩 인에이블 신호 /CE가 H 레벨로 되어, 반도체 기억 장치(1)는 스탠바이 상태로 된다. 이 때, 원샷 펄스 발생 회로 OS4는 L 레벨의 원샷 펄스 신호 /CERST를 출력한다. 또한, 후속 지연 회로 DL10은, 원샷 펄스 신호 /CERST가 H 레벨로 된 후, 소정 시간 ΔT10 경과 후의 시각 t26에서 신호 /CERSTD를 H 레벨로 한다.
그러나, 시각 t26 이전의 시각 t4에 있어서, 로우 액트 신호 /ROWACT 신호가 H 레벨로 되었다고 한다. 이 때, 원샷 펄스 발생 회로 OS5는 H 레벨의 로우 액트 신호 /ROWACT를 수신하여, L 레벨의 원샷 펄스 신호 /ROWACTD를 출력한다. 그 결과, 시각 t4에서 논리 게이트 L13은 L 레벨의 신호 /SETF를 출력한다. 따라서 플립플롭 FF4는 세팅되어, 시각 t4에서 L 레벨의 신호 RSTSET를 출력한다.
한편, 원샷 펄스 발생 회로 OS6은, 원샷 펄스 신호 /CERSTD가 시각 t26에서 L 레벨로부터 H 레벨로 된 것을 수신하여, L 레벨의 원샷 펄스 신호 RSTF를 출력한다.
원샷 펄스 신호 RSTF가 플립플롭 FF4에 입력되면, 플립플롭 FF4는 리셋된다. 따라서, 신호 RSTSET은 시각 t26에서 H 레벨로 된다. 신호 RSTSET가 H 레벨로 되고 나서 소정 기간 ΔT11 경과 후의 시각 t27에서 신호 RSTSETD가 H 레벨로 된다.
이상의 결과, 원샷 펄스 발생 회로 OS6으로부터 원샷 펄스 신호 RSTF가 출력되어도, 논리 게이트 L14는 항상 H 레벨의 프리즈 리셋 신호 /FREEZRST를 출력한다. 따라서, 노이즈 등의 영향이 없고, 각 신호가 정상인 경우에는, 프리즈 리셋 신호 /FREEZRST는 활성화되지 않는다.
이상에 나타내는 바와 같이, 프리즈 해제 회로(60)는, 칩 인에이블 신호 /CE가 L 레벨로부터 H 레벨로 된 후, 소정 기간 경과 후에 프리즈 리셋 신호 /FREEZRST를 활성화함으로써, 반도체 기억 장치(1)가 기입 또는 판독 동작을 계속하는 것을 방지한다. 따라서, 반도체 기억 장치(1)는 기입 또는 판독 동작의 안정성을 확보할 수 있다.
그러나, 칩 인에이블 신호 /CE가 H 레벨로 되고 나서, 프리즈 리셋 신호 /FREEZRST가 L 레벨로 되기까지의 소정 기간이 짧은 경우, 반도체 기억 장치(1)의 기입 또는 판독 동작 중에, 강제적으로 기입 또는 판독 동작이 종료되는 경우가 있다.
도 11은, 반도체 기억 장치(1)의 기입 또는 판독 동작 중에 프리즈 리셋 신호 /FREEZRST에 의해 기입 또는 판독 동작이 종료되는 경우의 동작을 나타내는 타이밍차트이다.
도 11을 참조하면, 시각 t2까지의 동작은 도 4와 같기 때문에, 그 설명은 반복하지 않는다.
여기서, 칩 인에이블 신호 /CE는 시각 t25에서 H 레벨로 되어, 통상보다도 칩 인에이블 신호 /CE의 활성 기간이 짧은 것으로 한다. 또, 동일하게 시각 t25에서 내부 로우 어드레스 스트로브 신호 int/RAS가 H 레벨로 된다.
시각 t25에서 칩 인에이블 신호 /CE가 H 레벨로 되었을 때, 프리즈 해제 회로(60) 내의 원샷 펄스 발생 회로 OS4는 L 레벨의 원샷 펄스 신호 /CERST를 출력한다. 여기서, 후속 지연 회로 DL10에서 결정되는 소정 시간 ΔT10이 짧기 때문에, 시각 t26에서 원샷 펄스 발생 회로 OS6으로부터 L 레벨의 원샷 펄스 신호 RSTF가 출력되었다고 하면, 시각 t26에서 논리 게이트 L14로부터 프리즈 리셋 신호 /FREEZRST가 원샷 펄스 신호로서 출력된다. 그 결과, 시각 t26에서 플립플롭 FF1, FF2, FF3은 모두 리셋된다. 따라서, 시각 t26에서 로우 인에이블 신호 /ROWE, 컬럼 인에이블 신호 /COLE, 로우 액트 신호 /ROWACT는 모두 H 레벨로 된다.
이상의 결과, 통상이라면, 판독 또는 기입 동작에 필요한 기간, 즉, 로우 액트 신호 /ROWACT가 활성 상태인 기간이, 시각 t1로부터 시각 t50까지 인 것에 관계 없이, 프리즈 리셋 신호 /FREEZRST가 활성화된 결과, 기입 또는 판독 동작 도중의 시각 t26에서 기입 또는 판독 동작이 강제적으로 종료되어 버린다.
이상과 같이, 기입 또는 판독 동작의 도중에서 강제적으로 기입 또는 판독 동작을 종료시키지 않도록, 프리즈 해제 회로(60) 내의 후속 지연 회로 DL10의 후속 지연 시간 ΔT10을 설정해야 한다.
도 12는 프리즈 해제 회로(60) 내의 후속 지연 회로 DL10의 후속 지연 시간 ΔT10을 적절한 시간으로 조정한 경우의 반도체 기억 장치(1)의 기입 또는 판독 동작을 나타내는 타이밍차트이다.
도 12를 참조하면, 시각 t25까지의 동작은 도 11과 같기 때문에, 그 설명은 반복하지 않는다.
시각 t25에서 칩 인에이블 신호 /CE가 H 레벨로 되기 때문에, 프리즈 해제 회로(60) 내의 원샷 펄스 발생 회로 OS4는 L 레벨의 원샷 펄스 신호 /CERST를 출력한다. 따라서, 후속 지연 회로 DL10으로부터 출력되는 신호 /CERSTD는 시각 t25에서 L 레벨로 된다. 또한, 신호 /CERSTD는 원샷 펄스 신호 /CERST가 H 레벨로 되고 나서, 후속 지연 시간 ΔT10 경과 후의 시각 t40에서 H 레벨로 된다. 이 때, 신호 /CERSTD의 활성 기간이 반도체 기억 장치(1)가 기입 또는 판독 동작을 실행하는 데 필요한 시간 이상이 되도록 후속 지연 시간 ΔT10을 설정한다. 그 결과, 시각 t40 이전의 시각 t3에서 로우 인에이블 신호 /ROWE가 H 레벨로 되어, 시각 t4에서 컬럼 인에이블 신호 /COLE가 H 레벨로 된다. 따라서, 시각 t4에서 로우 액트 신호 /ROWACT가 H 레벨로 되어, 시각 t40 이전에 반도체 기억 장치(1)는 기입 또는 판독 동작을 종료한다.
이상의 결과, 신호 /CERSTD의 활성 기간을 반도체 기억 장치(1)가 기입 또는 판독 동작을 실행하는 데 필요한 시간 이상이 되도록 후속 지연 시간 ΔT10을 설정하면, 기입 또는 판독 동작 중에 프리즈 리셋 신호 /FREEZRST가 활성화되는 일은 없다. 그 결과, 반도체 기억 장치(1)의 기입 또는 판독 동작은 안정하게 된다.
다음에, 신호 /CERSTD의 활성 기간을 반도체 기억 장치(1)가 기입 또는 판독 동작을 실행하는 데 필요한 시간 이상이 되도록 후속 지연 시간 ΔT10을 설정했을 때에, 기입 또는 판독 동작 중에 노이즈의 영향을 받은 경우의 반도체 기억 장치의 동작에 대하여 설명한다.
도 13은 기입 또는 판독 동작 중에 노이즈의 영향을 받은 경우의 반도체 기억 장치의 동작에 대하여 나타내는 타이밍차트이다.
도 13을 참조하면, 시각 t3까지의 동작은 도 12와 같기 때문에, 그 설명은 반복하지 않는다.
시각 t3에 있어서 로우 인에이블 신호 /ROWE가 H 레벨로 된다. 또한, 시각 t4에 있어서, 컬럼 인에이블 신호 /COLE가 H 레벨로 된다. 통상이라면, 시각 t4에 있어서, 로우 액트 신호 /ROWACT가 H 레벨로 되겠지만, 도 13에서는, 노이즈의 영향에 의해, 시각 t4에 있어서도 로우 액트 신호 /ROWACT가 H 레벨로 되지 않는다.
그 결과, 반도체 기억 장치(1)는 시각 t4 이후에도 기입 또는 판독 동작을 계속한다.
그러나, 도 12와 마찬가지로, 시각 t25에서 원샷 펄스 신호 /CERST가 활성화되기 때문에, 시각 t25에 있어서 신호 /CERSTD는 L 레벨로 된다. 또한, 도 12와 마찬가지로 후속 지연 시간 ΔT10 경과한 후의 시각 t40에서 신호 /CERST는 H 레벨로 된다. 그 결과, 시각 t40에서 논리 게이트 L4는 L 레벨의 프리즈 리셋 신호 /FREEZRST를 출력한다.
프리즈 리셋 신호 /FREEZRST가 활성화되기 때문에, 상태 제어 회로(50) 중의 플립플롭 FF1, FF2, FF3은 모두 리셋된다. 그 결과, 시각 t40에 있어서 로우 액트 신호 /ROWACT가 H 레벨로 된다.
도 13에 있어서, 신호 /CERSTD가 활성화하고 있는 시각 t25∼시각 t40의 기간은, 반도체 기억 장치(1)가 기입 또는 판독 동작을 실행하는 데 필요한 시간 이상으로 되도록 후속 지연 시간 ΔT10을 설정하고 있다. 따라서, 프리즈 리셋 신호 /FREEZRST가 활성화되었을 때에, 반도체 기억 장치(1)가 기입 또는 판독 동작 중에 있는 일은 없다.
이상의 동작에 의해, 프리즈 해제 회로(60) 내의 후속 지연 회로 DL10의 후속 지연 시간ΔT10을 적정한 시간으로 함으로써 반도체 기억 장치(1)는 기입 또는 판독 동작의 안정성을 확보할 수 있다.
이상에 설명한 반도체 기억 장치의 동작에서는, 반도체 기억 장치가 동작 상태일 때에는 리프레시 회로(40)로부터 출력되는 리프레시 지령 신호 /REFE가 반드시 H 레벨을 유지하고 있었다. 그러나, 리프레시 동작은 스탠바이 상태 시에도 동작 상태 시에도 실행된다. 그 때문에, 반도체 기억 장치(1)의 동작에 따라서는, 리프레시 지령 신호 /REFE가 활성 상태(L 레벨)일 때에, 칩 인에이블 신호 /CE가 활성 상태(L 레벨)로 되고, 반도체 기억 장치(1)가 동작 상태로 되는 경우도 있다.
도 14는, 반도체 기억 장치(1)가 스탠바이 상태로부터 동작 상태로 이행했을 때에, 리프레시 지령 신호 /REFE가 L 레벨을 유지하고 있는 경우의 반도체 기억 장치(1)의 기입 또는 판독 동작에 대하여 나타내는 타이밍차트이다.
도 14를 참조하면, 칩 인에이블 신호 /CE가 H 레벨일 기간 동안, 즉 스탠바이 상태 중인 시각 t0에 있어서, 리프레시 지령 신호 /REFE가 L 레벨로 활성화된다. 따라서, 시각 t0 이후에, 반도체 기억 장치(1)는 리프레시 동작을 실행한다.
여기서, 시각 t1에서 칩 인에이블 신호 /CE가 L 레벨로 되어, 반도체 기억 장치(1)는 동작 상태로 된다. 그러나, 시각 t1 이후에도 리프레시 지령 신호 /REFE는 L 레벨을 유지한다. 그 결과, 상태 제어 회로(50) 내의 논리 게이트 L1로부터 출력되는 내부 로우 어드레스 스트로브 신호 int/RAS는 H 레벨을 유지한다. 이상의 동작에 의해, 시각 t1 이후에서, 반도체 기억 장치(1)는 동작 상태이지만, 리프레시 동작은 그대로 계속된다.
시각 t30에서 리프레시 지령 신호 /REFE가 H 레벨로 되어, 리프레시 동작이 종료한다. 이 때, 칩 인에이블 신호 /CE는 L 레벨을 유지하고 있기 때문에, 상태 제어 회로(50) 내의 논리 게이트 L1로부터 출력되는 내부 로우 어드레스 스트로브 신호 int/RAS는 L 레벨로 된다. 따라서, 시각 t30에서 원샷 펄스 발생 회로 OS1은 L 레벨의 원샷 펄스 신호 /ROWS를 출력한다. 이상의 결과, 플립플롭 FF1 및 플립플롭 FF2는 세팅되어, 로우 인에이블 신호 /ROWE 및 로우 액트 신호 /ROWACT가 L 레벨로 활성화된다.
계속해서, 로우 인에이블 신호 /ROWE가 L 레벨로 되는 시각 t30으로부터 소정 시간 ΔT2 경과 후의 시각 t31에서 컬럼 인에이블 신호 /COLE가 L 레벨로 된다.
계속해서, 시각 t32에서 칩 인에이블 신호 /CE가 H 레벨로 된다. 그 결과, 프리즈 해제 회로(60) 내의 원샷 펄스 발생 회로 OS4는 L 레벨의 원샷 펄스 신호 /CERST를 출력한다.
지연 회로 DL10은 시각 t32에서 L 레벨의 원샷 펄스 신호 /CERST를 수신하여, L 레벨의 신호 /CERSTD를 출력한다. 또한, 원샷 펄스 신호 /CERST가 H 레벨로 되고 나서, 후속 지연 시간 ΔT10 경과 후의 시각 t33에서 신호 /CERSTD는 H 레벨로 된다. 또, 도 14에 있어서는, 신호 /CERSTD가 H 레벨로 되는 시각 t33 이전에 로우 인에이블 신호 /ROWE, 컬럼 인에이블 신호 /COLE, 로우 액트 신호 /ROWACT가 모두 H 레벨로 되어있다. 그 때문에, 도시하지 않는 프리즈 리셋 신호 /FREEZRST는 항상 H 레벨을 유지한다.
도 14에 나타내는 바와 같이, 반도체 기억 장치(1)에서는, 동작 상태로 되었을 때에 리프레시 지령 신호 /REFE가 활성 상태를 유지하고, 리프레시가 계속 실행되는 경우도 있을 수 있다. 따라서, 프리즈 해제 회로(60) 내의 지연 회로 DL10에 의해 결정되는 신호 /CERSTD의 활성 기간을 적정하게 정하지 않으면, 도 12에 나타낸 바와 같이, 기입 또는 판독 동작 중에 프리즈 리셋 신호 /FREEZRST가 활성화되어 버린다.
따라서, 지연 회로 DL10으로부터 출력되는 신호 /CERSTD의 활성 기간은 리프레시 동작에 필요한 시간과 기입 또는 판독 동작에 필요한 시간의 합보다도 크게 하면 좋다.
그 결과, 반도체 기억 장치(1)는 기입 또는 판독 동작의 안정성을 확보할 수 있다.
금번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 해석되어야 할 것이다. 본 발명의 범위는 상술한 실시예가 아니라 특허청구의 범위에 의해서 정해지고, 특허청구의 범위와 균등한 의미 및 그 범위 내에서의 모든 변경이 포함되는 것을 의도하는 것이다.
본 발명에 의해, 완전 히든 리프레시 기능을 갖는 반도체 기억 장치에 있어서, 기입 또는 판독 동작의 안정성을 확보할 수 있다. 또한, 노이즈의 영향으로 기입 또는 판독 동작이 계속되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예 1에 있어서의 완전 히든 리프레시 기능 부가 DRAM의 전체 구성도,
도 2는 도 1 중 상태 제어 회로의 구성에 대하여 나타내는 회로도,
도 3은 도 2에 나타낸 상태 제어 회로의 판독 또는 기입 동작을 나타내는 타이밍차트,
도 4는 기입 또는 판독 동작의 도중에서 칩 인에이블 신호가 비활성 상태로 된 경우의 상태 제어 회로의 동작을 나타내는 타이밍차트,
도 5는 반도체 기억 장치에 있어서 기입 또는 판독 동작 중에 컬럼 인에이블 신호가 노이즈의 영향을 받은 경우의 타이밍차트,
도 6은 본 발명의 실시예에 있어서의 상태 제어 회로의 구성을 나타내는 도면,
도 7은 도 6 중 프리즈 해제 회로(freeze reset circuit)의 구성을 나타내는 회로도,
도 8은 본 발명의 실시예에 있어서의 기입 또는 판독 동작 시의 반도체 기억 장치의 동작을 나타내는 타이밍차트,
도 9는 프리즈 해제 회로의 동작을 나타내는 타이밍차트,
도 10은 반도체 기억 장치가 프리즈 상태로 되지 않는 경우의 프리즈 해제 회로의 동작을 나타내는 타이밍차트,
도 11은 반도체 기억 장치의 기입 또는 판독 동작 중에 프리즈 리셋 신호에 의해 기입 또는 판독 동작이 종료되는 경우의 동작을 나타내는 타이밍차트,
도 12는 프리즈 해제 회로 내의 후속 지연 회로(trailing edge delay circuit)의 후속 지연 시간을 적절한 시간으로 조정한 경우의 반도체 기억 장치의 기입 또는 판독 동작을 나타내는 타이밍차트,
도 13은 기입 또는 판독 동작 중에 노이즈의 영향을 받은 경우의 반도체 기억 장치의 동작에 대하여 나타내는 타이밍차트,
도 14는 반도체 기억 장치가 스탠바이 상태로부터 동작 상태로 이행되었을 때에, 리프레시 지령 신호가 L 레벨을 유지하고 있는 경우의 반도체 기억 장치의 기입 또는 판독 동작에 대해서 나타내는 타이밍차트이다.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기억 장치 10 : 입력 단자군
11, 12 : 데이터 단자군 13 : 전원 단자
14 : 접지 단자 20 : 제어 회로
21 : 열어드레스 버퍼 22 : 행어드레스 버퍼
23 : 열디코더 24 : 행디코더
25 : 입출력 제어 회로 26 : 메모리셀 어레이
27 : 하위 입력 버퍼 28 : 하위 출력 버퍼
29 : 상위 입력 버퍼 30 : 상위 출력 버퍼
40 : 리프레시 회로 50 : 상태 제어 회로
60 : 프리즈 해제 회로

Claims (3)

  1. 데이터의 판독 동작 및 기입 동작을 실행하는 것이 가능한 동작 상태와, 상기 데이터를 유지하는 스탠바이 상태를 갖는 반도체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리셀을 포함하는 메모리셀 어레이와,
    상기 복수의 메모리셀이 유지하는 상기 데이터를, 소정의 타이밍에서 리프레시하는 완전 히든 리프레시 회로를 포함하고,
    상기 완전 히든 리프레시 회로는,
    리프레시 동작의 실행을 지령하는 리프레시 지령 신호를 출력하는 리프레시 회로와,
    상기 동작 상태 시에, 데이터의 판독 동작 또는 기입 동작의 실행을 지령하는 내부 동작 지시 신호를 출력하는 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 동작 상태를 지령하는 외부 신호에 근거하여, 상기 내부 동작 지시 신호를 활성화하여 출력하여, 상기 동작 상태를 개시시키고, 상기 동작 상태의 종료를 지령하는 외부 신호에 근거하여, 상기 동작 상태를 종료시키는 제 1 회로와,
    상기 동작 상태의 종료를 지령하는 외부 신호에 근거하여, 상기 제 1 회로와 상이한 신호 경로를 거쳐서, 상기 제 1 회로에 상기 내부 동작 지시 신호를 비활성화하여 출력시키도록 제어 신호를 출력하는 제 2 회로를 포함하는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 2 회로는, 상기 동작 상태로 된 후, 소정 시간 경과까지 상기 기입 또는 판독 동작이 종료되어 있는지 여부를 검지하는 검지 회로를 포함하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 제 1 회로의 상기 내부 동작 지시 신호의 상태를 유지하는 유지 회로를 포함하며, 상기 제어 신호는 상기 유지 회로를 리세트하는 반도체 기억 장치.
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