JP3123473B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 2
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に外部信号に同期して動作するシンクロナス・ラ
ンダム・アクセス・メモリのリード・ライト動作制御機
能を有する半導体記憶装置に関する。
り、特に外部信号に同期して動作するシンクロナス・ラ
ンダム・アクセス・メモリのリード・ライト動作制御機
能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】図７は従来の半導体記憶装置の一例の構
成図、図８は図７の動作説明図を示す。図７に示す従来
の半導体記憶装置は、シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（以後ＳＤＲＡＭという）の
リード・ライト動作制御を有する装置で、そのカラムア
クセスは、リード動作時にコマンドを入力してから、デ
ータが出力されるまでのクロック遅れ時間、ＣＡＳ（カ
ラム・アドレス・ストローブ）レイテンシが存在する。
成図、図８は図７の動作説明図を示す。図７に示す従来
の半導体記憶装置は、シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（以後ＳＤＲＡＭという）の
リード・ライト動作制御を有する装置で、そのカラムア
クセスは、リード動作時にコマンドを入力してから、デ
ータが出力されるまでのクロック遅れ時間、ＣＡＳ（カ
ラム・アドレス・ストローブ）レイテンシが存在する。
【０００３】すなわち、図７を参照して従来の半導体記
憶装置の動作について説明するに、クロック信号入力端
子１５より入力されるクロック信号は、クロック信号線
１５０１によってＳＤＲＡＭ１内部に分配される。ま
た、このＳＤＲＡＭ１はアドレスコマンド入力端子１１
を入力端に接続したクロック信号に同期して動作するア
ドレス、コマンド入力初段２と、ＳＤＲＡＭ１全体の動
作を司る制御論理回路３と、クロックに同期して動作す
るＹアドレスラッチ、Ｙデコーダ４と、Ｘデコーダ、Ｒ
ＯＷ制御回路５と、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）セル６と、データアンプ７と、デ
ータアウトラッチ８と、データ入力初段９と、ライトバ
ッファ１０と、データアウトバッファ１７とから構成さ
れている。
憶装置の動作について説明するに、クロック信号入力端
子１５より入力されるクロック信号は、クロック信号線
１５０１によってＳＤＲＡＭ１内部に分配される。ま
た、このＳＤＲＡＭ１はアドレスコマンド入力端子１１
を入力端に接続したクロック信号に同期して動作するア
ドレス、コマンド入力初段２と、ＳＤＲＡＭ１全体の動
作を司る制御論理回路３と、クロックに同期して動作す
るＹアドレスラッチ、Ｙデコーダ４と、Ｘデコーダ、Ｒ
ＯＷ制御回路５と、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）セル６と、データアンプ７と、デ
ータアウトラッチ８と、データ入力初段９と、ライトバ
ッファ１０と、データアウトバッファ１７とから構成さ
れている。
【０００４】上記のＸデコーダ、ＲＯＷ制御回路５は、
制御論理回路３より出力されるＸアドレスおよび制御信
号線群３０２によって動作し、ＤＲＡＭセル６のＲＯＷ
アドレスを決定する。ＤＲＡＭセル６は、Ｙアドレスラ
ッチ、Ｙデコーダ４によってアドレスを決定してデータ
の読み出し／書き込みを行う。データアンプ７は、読み
出されたデータを増幅する。データアウトラッチ８は、
データアンプ７によって増幅されたデータをクロック信
号に同期してデータアウトバッファ１７を介してデータ
入出力端子１２に出力する。データ入力初段９は、クロ
ック信号に同期に動作して、データ入出力端子１２より
入力するライトデータをラッチする。ライトバッファ１
０は、ライトデータをＤＲＡＭセル６に書き込む。ま
た、Ｙアドレスラッチ、Ｙデコーダ４やデータアウトラ
ッチ８は、ＣＡＳレイテンシが多い場合、複数台が直列
に配置されている。
制御論理回路３より出力されるＸアドレスおよび制御信
号線群３０２によって動作し、ＤＲＡＭセル６のＲＯＷ
アドレスを決定する。ＤＲＡＭセル６は、Ｙアドレスラ
ッチ、Ｙデコーダ４によってアドレスを決定してデータ
の読み出し／書き込みを行う。データアンプ７は、読み
出されたデータを増幅する。データアウトラッチ８は、
データアンプ７によって増幅されたデータをクロック信
号に同期してデータアウトバッファ１７を介してデータ
入出力端子１２に出力する。データ入力初段９は、クロ
ック信号に同期に動作して、データ入出力端子１２より
入力するライトデータをラッチする。ライトバッファ１
０は、ライトデータをＤＲＡＭセル６に書き込む。ま
た、Ｙアドレスラッチ、Ｙデコーダ４やデータアウトラ
ッチ８は、ＣＡＳレイテンシが多い場合、複数台が直列
に配置されている。
【０００５】次に、図８を参照して従来のＳＤＲＡＭの
動作について説明する。まず、読み出し動作の場合、読
み出しコマンド（例えばＲ１）をアドレスコマンド入力
端子１１に入力すると、クロック信号入力端子１５に同
期して、アドレス、コマンド入力初段２にラッチされ
る。
動作について説明する。まず、読み出し動作の場合、読
み出しコマンド（例えばＲ１）をアドレスコマンド入力
端子１１に入力すると、クロック信号入力端子１５に同
期して、アドレス、コマンド入力初段２にラッチされ
る。
【０００６】その後、クロックに同期してＹアドレスラ
ッチ、Ｙデコータ４にＹアドレスがラッチされることに
より、読み出しアドレス（カラムアドレス）が決定して
ＤＲＡＭセル６から読み出しデータが出力される。この
読み出しデータは、データアンプ７で増幅され、次のク
ロック信号に同期して、データアウトラッチ８にラッチ
された後、データアウトバッファ１７を介してデータ入
出力端子１２に出力される。
ッチ、Ｙデコータ４にＹアドレスがラッチされることに
より、読み出しアドレス（カラムアドレス）が決定して
ＤＲＡＭセル６から読み出しデータが出力される。この
読み出しデータは、データアンプ７で増幅され、次のク
ロック信号に同期して、データアウトラッチ８にラッチ
された後、データアウトバッファ１７を介してデータ入
出力端子１２に出力される。
【０００７】この従来装置では、アドレスおよびコマン
ドをラッチするクロックを含めて、３クロックで読み出
しデータがデータ入出力端子１２に出力開始され、実際
に読み出されるのは、図８に示すように４クロック目で
ある。
ドをラッチするクロックを含めて、３クロックで読み出
しデータがデータ入出力端子１２に出力開始され、実際
に読み出されるのは、図８に示すように４クロック目で
ある。
【０００８】一方、ライト動作は、書き込みコマンド
（例えばＷ１）をアドレスコマンド入力端子１１に入力
すると、クロック信号入力端子１５に同期して、アドレ
ス、コマンド入力初段２にラッチされる。その後、クロ
ックに同期してＹアドレスラッチ、Ｙデコータ４にＹア
ドレスがラッチされることにより、書き込みアドレス
（カラムアドレス）が決定する。
（例えばＷ１）をアドレスコマンド入力端子１１に入力
すると、クロック信号入力端子１５に同期して、アドレ
ス、コマンド入力初段２にラッチされる。その後、クロ
ックに同期してＹアドレスラッチ、Ｙデコータ４にＹア
ドレスがラッチされることにより、書き込みアドレス
（カラムアドレス）が決定する。
【０００９】一方、クロック信号に同期して、データ入
出力端子１２より入力するライトデーダが、データ入力
初段９によりラッチされた後、ライトバッファ１０を通
してＤＲＡＭセル６に入力されることによって、ライト
データがＤＲＡＭセル６に書き込まれる。このライトコ
マンド入力をラッチするクロックからライト完了まで
は、２クロックで完了する。
出力端子１２より入力するライトデーダが、データ入力
初段９によりラッチされた後、ライトバッファ１０を通
してＤＲＡＭセル６に入力されることによって、ライト
データがＤＲＡＭセル６に書き込まれる。このライトコ
マンド入力をラッチするクロックからライト完了まで
は、２クロックで完了する。
【００１０】図９は従来の半導体記憶装置の他の例の構
成図を示す。この従来の半導体記憶装置は、特開平７−
１８２８７０号公報記載のシンクロナス・スタティック
・ランダム・アクセス・メモリ（以後ＳＳＲＡＭとい
う）の例で、図１０に示す外部アドレス信号ＡＤＤが図
９のバッファ回路２１、ラッチ回路２３、２５、２６及
び２７を介して内部アドレス信号Ｗ２ＡＤＤとしてコン
パレータ３５に供給される。また、ラッチ回路２３の出
力アドレス信号は、ラッチ回路３１を介して図１０に示
すような内部アドレス信号ＲＡＤＤとしてマルチプレク
サ３４に供給される。更に、ラッチ回路２６の出力信号
は、ラッチ回路２８、２９及び３０を介して内部アドレ
ス信号Ｗ１ＡＤＤとしてマルチプレクサ３４とコンパレ
ータ３５にそれぞれ供給される。
成図を示す。この従来の半導体記憶装置は、特開平７−
１８２８７０号公報記載のシンクロナス・スタティック
・ランダム・アクセス・メモリ（以後ＳＳＲＡＭとい
う）の例で、図１０に示す外部アドレス信号ＡＤＤが図
９のバッファ回路２１、ラッチ回路２３、２５、２６及
び２７を介して内部アドレス信号Ｗ２ＡＤＤとしてコン
パレータ３５に供給される。また、ラッチ回路２３の出
力アドレス信号は、ラッチ回路３１を介して図１０に示
すような内部アドレス信号ＲＡＤＤとしてマルチプレク
サ３４に供給される。更に、ラッチ回路２６の出力信号
は、ラッチ回路２８、２９及び３０を介して内部アドレ
ス信号Ｗ１ＡＤＤとしてマルチプレクサ３４とコンパレ
ータ３５にそれぞれ供給される。
【００１１】図１０に示す外部ライトイネーブル信号Ｎ
ＷＥは、図９のバッファ回路２２、ラッチ回路２４を介
してラッチ回路３２に供給されてラッチされる。このラ
ッチ回路３２の出力信号は、図１０に示す如き内部ライ
トイネーブル信号ＮＷＥｉｎとしてマルチプレクサ３
４、メモリセルアレイ３６の読出回路３７、書込回路３
８及び論理ゲート３３にそれぞれ供給されると共に、ラ
ッチ回路４０及び４１を介して論理ゲート４２に供給さ
れる。
ＷＥは、図９のバッファ回路２２、ラッチ回路２４を介
してラッチ回路３２に供給されてラッチされる。このラ
ッチ回路３２の出力信号は、図１０に示す如き内部ライ
トイネーブル信号ＮＷＥｉｎとしてマルチプレクサ３
４、メモリセルアレイ３６の読出回路３７、書込回路３
８及び論理ゲート３３にそれぞれ供給されると共に、ラ
ッチ回路４０及び４１を介して論理ゲート４２に供給さ
れる。
【００１２】論理ゲート３３、４２の他方の入力端子に
は、図１０に示す外部クロック信号ＣＬＫをバッファ回
路５６を通して得られた内部クロック信号ＰＨ１が入力
される。論理ゲート３３の出力信号ＰＨ１・ＷＥは図１
０に示され、ラッチ回路２５及び２８にそれぞれラッチ
パルスとして印加され、論理ゲート４２の出力信号ＰＨ
１・ＷＥＤはラッチ回路５３及び５５にラッチパルスと
して印加される。
は、図１０に示す外部クロック信号ＣＬＫをバッファ回
路５６を通して得られた内部クロック信号ＰＨ１が入力
される。論理ゲート３３の出力信号ＰＨ１・ＷＥは図１
０に示され、ラッチ回路２５及び２８にそれぞれラッチ
パルスとして印加され、論理ゲート４２の出力信号ＰＨ
１・ＷＥＤはラッチ回路５３及び５５にラッチパルスと
して印加される。
【００１３】図１０のＩ／Ｏ中、ＤＷ０等の外部からの
書き込みデータは、バッファ回路５２を介してラッチ回
路５３でラッチされて書き込みデータＷＤ２とされ、更
にラッチ回路５４を介してラッチ回路５５でラッチされ
て書き込みデータＷＤ１とされる。書き込みデータＷＤ
１は書き込みデータＷＤ２と共にマルチプレクサ４５に
供給される一方、書込回路３８に供給される。
書き込みデータは、バッファ回路５２を介してラッチ回
路５３でラッチされて書き込みデータＷＤ２とされ、更
にラッチ回路５４を介してラッチ回路５５でラッチされ
て書き込みデータＷＤ１とされる。書き込みデータＷＤ
１は書き込みデータＷＤ２と共にマルチプレクサ４５に
供給される一方、書込回路３８に供給される。
【００１４】２つあるコンパレータ３５の一方は、内部
アドレス信号Ｗ１ＡＤＤとＲＡＤＤが一致したときにハ
イレベルの信号を出力する。コンパレータ３５のもう一
方は、内部アドレス信号Ｗ２ＡＤＤとＲＡＤＤが一致し
たときにハイレベルの信号を出力する。ＡＮＤ回路４
３、４４はコンパレータ３５の出力信号と内部ライトイ
ネーブル信号ＮＥＷｉｎとを受け、両入力信号が共にＨ
レベルのときにＨレベルの信号を出力する。マルチプレ
クサ４５はＡＮＤ回路４３の出力信号がＨレベルのとき
には書き込みデータＷＤ１を選択してマルチプレクサ４
７に入力し、ＡＮＤ回路４４の出力信号がＨレベルのと
きには書き込みデータＷＤ２を選択してマルチプレクサ
４７に入力する。
アドレス信号Ｗ１ＡＤＤとＲＡＤＤが一致したときにハ
イレベルの信号を出力する。コンパレータ３５のもう一
方は、内部アドレス信号Ｗ２ＡＤＤとＲＡＤＤが一致し
たときにハイレベルの信号を出力する。ＡＮＤ回路４
３、４４はコンパレータ３５の出力信号と内部ライトイ
ネーブル信号ＮＥＷｉｎとを受け、両入力信号が共にＨ
レベルのときにＨレベルの信号を出力する。マルチプレ
クサ４５はＡＮＤ回路４３の出力信号がＨレベルのとき
には書き込みデータＷＤ１を選択してマルチプレクサ４
７に入力し、ＡＮＤ回路４４の出力信号がＨレベルのと
きには書き込みデータＷＤ２を選択してマルチプレクサ
４７に入力する。
【００１５】マルチプレクサ４７はＡＮＤ回路４３及び
４４の出力信号をＯＲ回路４６により論理和演算して得
た信号がＨレベルのときにマルチプレクサ４５から入力
されたデータを出力し、Ｌレベルのときは読出し回路３
７からの読出しデータを出力する。このマルチプレクサ
４７の出力データは、ラッチ回路４８、４９及びトライ
ステートバッファ５０を介して外部へ出力される。
４４の出力信号をＯＲ回路４６により論理和演算して得
た信号がＨレベルのときにマルチプレクサ４５から入力
されたデータを出力し、Ｌレベルのときは読出し回路３
７からの読出しデータを出力する。このマルチプレクサ
４７の出力データは、ラッチ回路４８、４９及びトライ
ステートバッファ５０を介して外部へ出力される。
【００１６】また、マルチプレクサ３４は内部ライトイ
ネーブル信号ＮＷＥｉｎがＬレベルであるときは、内部
アドレス信号Ｗ１ＡＤＤを選択してデコーダ３９に図１
０に示す内部アドレス信号ＷＡＤＤとして入力し、ＮＷ
ＥｉｎがＨレベルであるときは、内部アドレス信号ＲＡ
ＤＤを選択してデコーダ３９に図１０に示す内部アドレ
ス信号ＡＡＤＤとして入力する。従って、読出し動作時
においては、内部アドレス信号ＲＡＤＤがデコーダ３９
に与えられてメモリセルアレイ３６から読出し回路３７
により読出されたデータが出力される。また、書き込み
動作時においては、内部アドレス信号Ｗ１ＡＤＤがデコ
ーダ３９に与えられてメモリセルアレイ３６に、書込回
路３８を通して入力されたライトデータＷＤ１又はＷＤ
２が書き込まれる。
ネーブル信号ＮＷＥｉｎがＬレベルであるときは、内部
アドレス信号Ｗ１ＡＤＤを選択してデコーダ３９に図１
０に示す内部アドレス信号ＷＡＤＤとして入力し、ＮＷ
ＥｉｎがＨレベルであるときは、内部アドレス信号ＲＡ
ＤＤを選択してデコーダ３９に図１０に示す内部アドレ
ス信号ＡＡＤＤとして入力する。従って、読出し動作時
においては、内部アドレス信号ＲＡＤＤがデコーダ３９
に与えられてメモリセルアレイ３６から読出し回路３７
により読出されたデータが出力される。また、書き込み
動作時においては、内部アドレス信号Ｗ１ＡＤＤがデコ
ーダ３９に与えられてメモリセルアレイ３６に、書込回
路３８を通して入力されたライトデータＷＤ１又はＷＤ
２が書き込まれる。
【００１７】かかる構成の従来の半導体記憶装置では、
ライトデータとライトアドレスをラッチ回路２７、３
０、５４、５５に格納し、クロックに同期して次のライ
トサイクルでラッチ回路に格納されたデータをメモリセ
ルアレイ３６に書き込むパイプライン処理を行うことに
より、リード動作時のレイテンシ（３クロック）とライ
ト動作時のレイテンシ（３クロック）を合わせ、これに
よってデータ入出力のバンド幅を改善しようとしてい
る。
ライトデータとライトアドレスをラッチ回路２７、３
０、５４、５５に格納し、クロックに同期して次のライ
トサイクルでラッチ回路に格納されたデータをメモリセ
ルアレイ３６に書き込むパイプライン処理を行うことに
より、リード動作時のレイテンシ（３クロック）とライ
ト動作時のレイテンシ（３クロック）を合わせ、これに
よってデータ入出力のバンド幅を改善しようとしてい
る。
【００１８】
【発明が解決しようとする課題】しかるに、上記の図７
に示した従来の半導体記憶装置では、リード動作時のレ
イテンシとライト動作時のレイテンシに差があることか
ら、リードデータが出力されるまでライトコマンドを入
力できず、そのため、ＳＤＲＡＭでリード動作、ライト
動作を繰り返すとデータ入出力端子の実効的なバンド幅
の低下が起きてしまう。
に示した従来の半導体記憶装置では、リード動作時のレ
イテンシとライト動作時のレイテンシに差があることか
ら、リードデータが出力されるまでライトコマンドを入
力できず、そのため、ＳＤＲＡＭでリード動作、ライト
動作を繰り返すとデータ入出力端子の実効的なバンド幅
の低下が起きてしまう。
【００１９】また、従来の半導体記憶装置では、リード
時と、ライト時のＣＡＳレイテンシの差が３．４と大き
く、これに対応する様にライトアドレス、ライトデータ
を格納するためには、レイテンシの差が、３の場合、Ｙ
アドレス格納レジスタはＹアドレス長×３ビット、デー
タ格納レジスタはデータ長×３ビットとレジスタ数が非
常に大きくなり、そのためＳＳＲＡＭの様に、ライトア
ドレス、ライトデータを格納して、次のライト動作時に
書き込む構成をＳＤＲＡＭに適応すると、チップサイズ
が大きくなる。
時と、ライト時のＣＡＳレイテンシの差が３．４と大き
く、これに対応する様にライトアドレス、ライトデータ
を格納するためには、レイテンシの差が、３の場合、Ｙ
アドレス格納レジスタはＹアドレス長×３ビット、デー
タ格納レジスタはデータ長×３ビットとレジスタ数が非
常に大きくなり、そのためＳＳＲＡＭの様に、ライトア
ドレス、ライトデータを格納して、次のライト動作時に
書き込む構成をＳＤＲＡＭに適応すると、チップサイズ
が大きくなる。
【００２０】本発明は、上記の点に鑑みなされたもの
で、追加するレジスタ、制御論理を最小限にして、デー
タ入出力端子の実効バンド幅を向上し得る半導体記憶装
置を提供することを目的とする。
で、追加するレジスタ、制御論理を最小限にして、デー
タ入出力端子の実効バンド幅を向上し得る半導体記憶装
置を提供することを目的とする。
【００２１】また、本発明の他の目的は、チップサイズ
の増大を最小限に抑えてライト動作を優先的に行う半導
体記憶装置を提供することにある。
の増大を最小限に抑えてライト動作を優先的に行う半導
体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】本発明は上記の目的を達
成するため、クロック信号入力端子より入力されたクロ
ック信号に同期して、アドレスおよびコマンド入力端子
より入力されたアドレスおよびコマンド信号をラッチし
て、アドレスおよびコマンド信号を出力するアドレス、
コマンド入力初段と、アドレスおよびコマンド信号を入
力として受け、Ｘアドレスおよび制御信号、Ｙアドレス
信号を出力する制御論理回路と、Ｘアドレスおよび制御
信号を入力として受け、Ｘアドレスを指定しロウアドレ
ス系を制御するＸアドレス制御手段と、Ｙアドレス信号
を入力として受け、クロック信号に同期してＹアドレス
をラッチして、Ｙアドレスを指定するＹアドレス制御手
段と、Ｘアドレス制御手段及びＹアドレス制御手段によ
って指定されたＸアドレス、Ｙアドレスが入力されて読
み出し、書き込み動作を行うメモリセルと、クロック信
号に同期して動作し、アドレス、コマンド入力初段にラ
イトコマンドが入力されたときに、読み出し途中のメモ
リセルの出力データをラッチして待避させる待避レジス
タと、ライト動作が終了すると待避レジスタに退避され
ているデータを選択し、それ以外の場合はメモリセルの
出力データを選択する待避データ選択回路と、退避デー
タ選択回路の出力データを、クロック信号に同期してラ
ッチした後データ入出力端子へ出力する出力手段と、デ
ータ入出力端子より入力されたライトデータを、クロッ
ク信号に同期してメモリセルに供給して書き込ませる入
力手段とを有する構成としたものである。
成するため、クロック信号入力端子より入力されたクロ
ック信号に同期して、アドレスおよびコマンド入力端子
より入力されたアドレスおよびコマンド信号をラッチし
て、アドレスおよびコマンド信号を出力するアドレス、
コマンド入力初段と、アドレスおよびコマンド信号を入
力として受け、Ｘアドレスおよび制御信号、Ｙアドレス
信号を出力する制御論理回路と、Ｘアドレスおよび制御
信号を入力として受け、Ｘアドレスを指定しロウアドレ
ス系を制御するＸアドレス制御手段と、Ｙアドレス信号
を入力として受け、クロック信号に同期してＹアドレス
をラッチして、Ｙアドレスを指定するＹアドレス制御手
段と、Ｘアドレス制御手段及びＹアドレス制御手段によ
って指定されたＸアドレス、Ｙアドレスが入力されて読
み出し、書き込み動作を行うメモリセルと、クロック信
号に同期して動作し、アドレス、コマンド入力初段にラ
イトコマンドが入力されたときに、読み出し途中のメモ
リセルの出力データをラッチして待避させる待避レジス
タと、ライト動作が終了すると待避レジスタに退避され
ているデータを選択し、それ以外の場合はメモリセルの
出力データを選択する待避データ選択回路と、退避デー
タ選択回路の出力データを、クロック信号に同期してラ
ッチした後データ入出力端子へ出力する出力手段と、デ
ータ入出力端子より入力されたライトデータを、クロッ
ク信号に同期してメモリセルに供給して書き込ませる入
力手段とを有する構成としたものである。
【００２３】本発明では、リード動作中にライトコマン
ドを入力すると、メモリセルの出力データを待避レジス
タにラッチして、メモリセルをライト可能な状態にし、
データ入出力端子よりライトデータを入力手段を介して
メモリセルに供給してライト動作を優先的に行い、ライ
ト動作終了後、待避レジスタに待避したデータを出力手
段を介して出力してリード動作を再開する。
ドを入力すると、メモリセルの出力データを待避レジス
タにラッチして、メモリセルをライト可能な状態にし、
データ入出力端子よりライトデータを入力手段を介して
メモリセルに供給してライト動作を優先的に行い、ライ
ト動作終了後、待避レジスタに待避したデータを出力手
段を介して出力してリード動作を再開する。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００２５】図１は本発明になる半導体記憶装置の第１
の実施の形態の構成図を示す。同図中、図７と同一構成
部分には同一符号を付してある。この実施の形態は、図
１に示すように、クロック信号入力端子１５より入力す
るクロック信号線１５０１に同期して動作し、アドレス
コマンド入力端子１１よりアドレスおよびコマンドを入
力し、制御論理回路３へアドレスおよびコマンドを出力
するアドレス、コマンド入力初段２と、ＳＤＲＡＭ１の
全ての制御を司る制御論理回路３と制御論理回路３から
出力されるＹアドレス信号線群３０１をクロック信号線
１５０１に同期してラッチしてＤＲＡＭセル６に出力す
るＹアドレスラッチ、Ｙデコーダ４と、制御論理回路３
から出力されるＸアドレスおよび制御信号線群３０２を
入力して、ＤＲＡＭセル６のＸアドレスを選択するＸデ
コーダ、ＲＯＷ系制御回路５と、Ｙアドレスラッチ、Ｙ
デコーダ４からＸアドレス、Ｙアドレスを入力して、デ
ータを書き込み、読み出しを行うＤＲＡＭセル６と、Ｄ
ＲＡＭセル６から読み出されるデータを増幅するデータ
アンプ７とデータアンプ出力信号線群７０１を入力して
クロック信号に同期して動作し、データアンプ７の出力
データをラッチする待避レジスタ１３と、データアンプ
出力信号線群７０１と待避レジスタ出力信号線群１３０
１とを選択し、一方をデータアウトラッチ８に出力する
待避データ選択回路１４と、クロック信号に同期して動
作し、セレクタ出力信号線群１４０１を入力し、クロッ
クに同期して出力するデータアウトラッチ８と、データ
アウト信号線群８０１を入力してデータ入出力端子１２
に出力するデータアウトバッファ１７と、データ入出力
端子１２より入力されたデータをクロック信号線１５０
１に同期して入力するデータ入力初段９と、データ入力
初段９によって入力されたデータをＤＲＡＭセル６に書
き込むライトバッファ１０とからなる構成である。
の実施の形態の構成図を示す。同図中、図７と同一構成
部分には同一符号を付してある。この実施の形態は、図
１に示すように、クロック信号入力端子１５より入力す
るクロック信号線１５０１に同期して動作し、アドレス
コマンド入力端子１１よりアドレスおよびコマンドを入
力し、制御論理回路３へアドレスおよびコマンドを出力
するアドレス、コマンド入力初段２と、ＳＤＲＡＭ１の
全ての制御を司る制御論理回路３と制御論理回路３から
出力されるＹアドレス信号線群３０１をクロック信号線
１５０１に同期してラッチしてＤＲＡＭセル６に出力す
るＹアドレスラッチ、Ｙデコーダ４と、制御論理回路３
から出力されるＸアドレスおよび制御信号線群３０２を
入力して、ＤＲＡＭセル６のＸアドレスを選択するＸデ
コーダ、ＲＯＷ系制御回路５と、Ｙアドレスラッチ、Ｙ
デコーダ４からＸアドレス、Ｙアドレスを入力して、デ
ータを書き込み、読み出しを行うＤＲＡＭセル６と、Ｄ
ＲＡＭセル６から読み出されるデータを増幅するデータ
アンプ７とデータアンプ出力信号線群７０１を入力して
クロック信号に同期して動作し、データアンプ７の出力
データをラッチする待避レジスタ１３と、データアンプ
出力信号線群７０１と待避レジスタ出力信号線群１３０
１とを選択し、一方をデータアウトラッチ８に出力する
待避データ選択回路１４と、クロック信号に同期して動
作し、セレクタ出力信号線群１４０１を入力し、クロッ
クに同期して出力するデータアウトラッチ８と、データ
アウト信号線群８０１を入力してデータ入出力端子１２
に出力するデータアウトバッファ１７と、データ入出力
端子１２より入力されたデータをクロック信号線１５０
１に同期して入力するデータ入力初段９と、データ入力
初段９によって入力されたデータをＤＲＡＭセル６に書
き込むライトバッファ１０とからなる構成である。
【００２６】次に、本実施の形態の動作について図２を
併せ参照して詳細に説明する。まず、リード動作の場
合、アドレスコマンド入力端子１１に入力されたリード
コマンド（例えば、図２の（１１）に示すＲ１）は、ク
ロック信号入力端子１５を介して入力されるクロック信
号に同期して、アドレス、コマンド入力初段２にてラッ
チされ、制御論理回路３を介してＹアドレス信号が図２
に示す如くＹアドレス信号線群３０１に出力される。入
力端子１５よりの次のクロック信号によって、このＹア
ドレスはＹアドレスラッチ、Ｙデコーダ４に取り込まれ
た後、図２に４０１で示すようにＤＲＡＭセル６にＹア
ドレスを指定する。
併せ参照して詳細に説明する。まず、リード動作の場
合、アドレスコマンド入力端子１１に入力されたリード
コマンド（例えば、図２の（１１）に示すＲ１）は、ク
ロック信号入力端子１５を介して入力されるクロック信
号に同期して、アドレス、コマンド入力初段２にてラッ
チされ、制御論理回路３を介してＹアドレス信号が図２
に示す如くＹアドレス信号線群３０１に出力される。入
力端子１５よりの次のクロック信号によって、このＹア
ドレスはＹアドレスラッチ、Ｙデコーダ４に取り込まれ
た後、図２に４０１で示すようにＤＲＡＭセル６にＹア
ドレスを指定する。
【００２７】Ｙアドレスを指定されたＤＲＡＭセル６
は、リードデータをデータアンプ７に出力する。このリ
ードデータはデータアンプ出力信号線群７０１及び退避
データ選択回路１４を介して次のクロックでデータアウ
トラッチ８にラッチされる。データアウトラッチ８にラ
ッチされたデータは、データアウトバッファ１７を介し
てデータ入出力端子１２に出力される。
は、リードデータをデータアンプ７に出力する。このリ
ードデータはデータアンプ出力信号線群７０１及び退避
データ選択回路１４を介して次のクロックでデータアウ
トラッチ８にラッチされる。データアウトラッチ８にラ
ッチされたデータは、データアウトバッファ１７を介し
てデータ入出力端子１２に出力される。
【００２８】一方、ライト動作では、アドレスコマンド
入力端子１１に入力されたライトコマンド（例えば、図
２の（１１）に示すＷ１）は、クロック信号入力端子１
５を介して入力されるクロック信号に同期して、アドレ
ス、コマンド入力初段２にてラッチされる。制御論理回
路３は、アドレス、コマンド入力初段２から入力された
ライトコマンドからＹアドレス信号をＹアドレス信号線
群３０１に出力する。Ｙアドレスラッチ、Ｙデコーダ４
は、このＹアドレス信号線群３０１に出力されたＹアド
レス信号を、次のクロックでラッチしてデコードし、得
られたＹアドレス（図２にＹ１で示す）をＹアドレス信
号線群４０１へ出力し、ＤＲＡＭセル６にＹアドレスを
指定する。
入力端子１１に入力されたライトコマンド（例えば、図
２の（１１）に示すＷ１）は、クロック信号入力端子１
５を介して入力されるクロック信号に同期して、アドレ
ス、コマンド入力初段２にてラッチされる。制御論理回
路３は、アドレス、コマンド入力初段２から入力された
ライトコマンドからＹアドレス信号をＹアドレス信号線
群３０１に出力する。Ｙアドレスラッチ、Ｙデコーダ４
は、このＹアドレス信号線群３０１に出力されたＹアド
レス信号を、次のクロックでラッチしてデコードし、得
られたＹアドレス（図２にＹ１で示す）をＹアドレス信
号線群４０１へ出力し、ＤＲＡＭセル６にＹアドレスを
指定する。
【００２９】この時、このライトコマンドの直前のコマ
ンドがリードコマンドの場合、このクロック信号で読み
出し途中のデータアンプ７の出力信号は、待避レジスタ
１３に格納され、ＤＲＡＭセル６はリード動作を中断す
る。従って、ＹアドレスＹ１指定時は、図２にＬＡＴＣ
Ｈ（１３０１）で示すように、待避レジスタ１３にはデ
ータアンプ７の読み出し途中データ「ＤＲ４」が格納さ
れ、データアウトラッチ８には、図２にＢＵＦ（８０
１）で示すように、読み出しデータ「ＤＲ３」が引き続
き格納される。
ンドがリードコマンドの場合、このクロック信号で読み
出し途中のデータアンプ７の出力信号は、待避レジスタ
１３に格納され、ＤＲＡＭセル６はリード動作を中断す
る。従って、ＹアドレスＹ１指定時は、図２にＬＡＴＣ
Ｈ（１３０１）で示すように、待避レジスタ１３にはデ
ータアンプ７の読み出し途中データ「ＤＲ４」が格納さ
れ、データアウトラッチ８には、図２にＢＵＦ（８０
１）で示すように、読み出しデータ「ＤＲ３」が引き続
き格納される。
【００３０】更に、図２にｔ１で示すこのクロックエッ
ジでは、データ入出力端子１２には図２にＩ／Ｏ（１
２）で示すように入力データ「ＤＷ１」が入力されるた
め、ＤＲＡＭセル６には図２のＤＲＡＭ ＣＥＬＬ中に
ＣＷ１で示すように入力データ「ＤＷ１」が書き込まれ
る。
ジでは、データ入出力端子１２には図２にＩ／Ｏ（１
２）で示すように入力データ「ＤＷ１」が入力されるた
め、ＤＲＡＭセル６には図２のＤＲＡＭ ＣＥＬＬ中に
ＣＷ１で示すように入力データ「ＤＷ１」が書き込まれ
る。
【００３１】一方、ライトコマンドに続いてリードコマ
ンドがアドレスコマンド入力端子１１に入力された場合
（例えば図２の（１１）に示すＲ５）、このリードコマ
ンドはアドレス、コマンド入力初段２によりラッチさ
れ、制御論理回路３を介してＹアドレス信号がＹアドレ
ス信号線群３０１に出力され、更に次のクロック信号に
よって、このＹアドレスはＹアドレスラッチ、Ｙデコー
ダ４に取り込まれた後、ＤＲＡＭセル６に入力される。
ンドがアドレスコマンド入力端子１１に入力された場合
（例えば図２の（１１）に示すＲ５）、このリードコマ
ンドはアドレス、コマンド入力初段２によりラッチさ
れ、制御論理回路３を介してＹアドレス信号がＹアドレ
ス信号線群３０１に出力され、更に次のクロック信号に
よって、このＹアドレスはＹアドレスラッチ、Ｙデコー
ダ４に取り込まれた後、ＤＲＡＭセル６に入力される。
【００３２】この時、このリードコマンドＲ５の直前の
ライトコマンドＷ２によるＤＲＡＭセル６によるライト
動作終了後、次のクロックに同期して退避データ選択回
路１４が退避レジスタ１３の出力を選択するように動作
してデータアウトラッチ８に退避レジスタ１３の格納デ
ータＤＲ４をラッチさせ、データアウトバッファ１７を
介してデータ入出力端子１２へ出力させる。
ライトコマンドＷ２によるＤＲＡＭセル６によるライト
動作終了後、次のクロックに同期して退避データ選択回
路１４が退避レジスタ１３の出力を選択するように動作
してデータアウトラッチ８に退避レジスタ１３の格納デ
ータＤＲ４をラッチさせ、データアウトバッファ１７を
介してデータ入出力端子１２へ出力させる。
【００３３】続いて、次のクロックに同期して退避デー
タ選択回路１４がデータアンプ７の出力データを選択す
るように制御され、リードコマンドＲ５によりＤＲＡＭ
セル６から読み出されたデータＤＲ５がデータアンプ７
及び退避データ選択回路１４を通してデータアウトラッ
チ８でラッチされた後、データアウトバッファ１７を介
してデータ入出力端子１２から出力される。なお、図２
では、データＤＲ５が読み出される前にライトコマンド
Ｗ３によるライトデータＤＷ３がデータ入出力端子１２
から入力されるので、上記の読み出しデータＤＲ５はデ
ータアウトラッチ８に格納され続け、次のリードコマン
ド入力時まで待機する。
タ選択回路１４がデータアンプ７の出力データを選択す
るように制御され、リードコマンドＲ５によりＤＲＡＭ
セル６から読み出されたデータＤＲ５がデータアンプ７
及び退避データ選択回路１４を通してデータアウトラッ
チ８でラッチされた後、データアウトバッファ１７を介
してデータ入出力端子１２から出力される。なお、図２
では、データＤＲ５が読み出される前にライトコマンド
Ｗ３によるライトデータＤＷ３がデータ入出力端子１２
から入力されるので、上記の読み出しデータＤＲ５はデ
ータアウトラッチ８に格納され続け、次のリードコマン
ド入力時まで待機する。
【００３４】次に、本発明の第２の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００３５】図３は、本発明になる半導体記憶装置の第
２の実施の形態の構成図を示す。同図中、図１と同一構
成部分には同一符号を付し、その説明を省略する。この
第２の実施の形態は、図３に示すように、データバスを
第１のリードライトバス１１０１と第２のリードライト
バス９０１として、リード動作用ライト動作共用した点
に特徴がある。その動作については、図１で示した第１
の実施形態の動作と同じである。
２の実施の形態の構成図を示す。同図中、図１と同一構
成部分には同一符号を付し、その説明を省略する。この
第２の実施の形態は、図３に示すように、データバスを
第１のリードライトバス１１０１と第２のリードライト
バス９０１として、リード動作用ライト動作共用した点
に特徴がある。その動作については、図１で示した第１
の実施形態の動作と同じである。
【００３６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図４は本発明になる半導体記憶装置の一実施
例の構成図を示す。同図中、図１と同一構成部分には同
一符号を付してある。本実施例は、クロック信号線１５
０１を介して入力されるクロック信号に同期して動作す
る。アドレス、コマンド入力初段２と、信号線１６０１
の内部クロック信号に同期して動作するＹアドレスラッ
チ、Ｙデコーダ４と、制御論理回路３から出力されるリ
ード制御信号３０５が入力されて信号線１６０２にリー
ドクロックを出力し、ライト制御信号３０６が入力され
て信号線１６０３にライトクロックを出力するクロック
バッファ１６と、コマンドおよびアドレスが入力されて
Ｘアドレスおよび制御信号３０２、Ｙアドレス信号３０
１、リード制御信号３０５、ライト制御信号３０６、待
避データラッチ信号３０３、待避データ選択信号３０４
を出力し、ＳＤＲＡＭ１の全てを司る制御論理回路３
と、Ｘアドレスおよび制御信号３０２が入力されて、Ｄ
ＲＡＭセル６のＸアドレスを指定するＸデコーダ、ＲＯ
Ｗ系制御回路５と、Ｙアドレスラッチ、Ｙデコーダ４に
よってＸアドレス、Ｙアドレスが指定されると、データ
の読み出し、書き込み動作を行うＤＲＡＭセル６と、読
み出されたデータを増幅して出力するデータアンプ７
と、待避データラッチ信号３０３によってデータアンプ
７からのデータアンプ出力信号線群７０１のデータをラ
ッチする待避レジスタ１３と、待避データ選択信号３０
４によって、データアンプ出力信号線群７０１と待避レ
ジスタ出力信号線群１３０１の信号の一方を選択してセ
レクタ出力信号線群１４０１へ出力する退避データ選択
回路１４と、リードクロック信号線１６０２からのリー
ドクロックに同期してデータをラッチするデータアウト
ラッチ８と、データアウトラッチ８の出力をデータ入出
力端子１２に出力するデータアウトバッファ１７と、デ
ータ入出力端子１２に入力されるライトデータをライト
クロック信号線１６０３のライトクロックによってラッ
チするデータ入力初段９と、ライトデータをＤＲＡＭセ
ル６に書き込むライトバッファ１０を有する。
説明する。図４は本発明になる半導体記憶装置の一実施
例の構成図を示す。同図中、図１と同一構成部分には同
一符号を付してある。本実施例は、クロック信号線１５
０１を介して入力されるクロック信号に同期して動作す
る。アドレス、コマンド入力初段２と、信号線１６０１
の内部クロック信号に同期して動作するＹアドレスラッ
チ、Ｙデコーダ４と、制御論理回路３から出力されるリ
ード制御信号３０５が入力されて信号線１６０２にリー
ドクロックを出力し、ライト制御信号３０６が入力され
て信号線１６０３にライトクロックを出力するクロック
バッファ１６と、コマンドおよびアドレスが入力されて
Ｘアドレスおよび制御信号３０２、Ｙアドレス信号３０
１、リード制御信号３０５、ライト制御信号３０６、待
避データラッチ信号３０３、待避データ選択信号３０４
を出力し、ＳＤＲＡＭ１の全てを司る制御論理回路３
と、Ｘアドレスおよび制御信号３０２が入力されて、Ｄ
ＲＡＭセル６のＸアドレスを指定するＸデコーダ、ＲＯ
Ｗ系制御回路５と、Ｙアドレスラッチ、Ｙデコーダ４に
よってＸアドレス、Ｙアドレスが指定されると、データ
の読み出し、書き込み動作を行うＤＲＡＭセル６と、読
み出されたデータを増幅して出力するデータアンプ７
と、待避データラッチ信号３０３によってデータアンプ
７からのデータアンプ出力信号線群７０１のデータをラ
ッチする待避レジスタ１３と、待避データ選択信号３０
４によって、データアンプ出力信号線群７０１と待避レ
ジスタ出力信号線群１３０１の信号の一方を選択してセ
レクタ出力信号線群１４０１へ出力する退避データ選択
回路１４と、リードクロック信号線１６０２からのリー
ドクロックに同期してデータをラッチするデータアウト
ラッチ８と、データアウトラッチ８の出力をデータ入出
力端子１２に出力するデータアウトバッファ１７と、デ
ータ入出力端子１２に入力されるライトデータをライト
クロック信号線１６０３のライトクロックによってラッ
チするデータ入力初段９と、ライトデータをＤＲＡＭセ
ル６に書き込むライトバッファ１０を有する。
【００３７】次に、本発明の実施例の動作について図５
のタイミングチャートを併せ参照して詳細に説明する。
クロックバッファ１６は、クロック信号入力端子１５よ
りクロック信号線１５０１に入力されたクロック信号
（図５にＣＬＫ（１５）で示す）に同期したリードコマ
ンド（図５（１１）のＲ１〜Ｒ１２）、ライトコマンド
（図５（１１）のＷ１〜Ｗ１０）により、制御論理回路
３から出力されたリード制御信号３０５、ライト制御信
号３０６を入力として受け、リードクロック信号線１６
０２に図５にＲＣＬＫで示すリードクロックを、ライト
クロック信号線１６０３に図５にＷＣＬＫで示すライト
クロックを出力し、またクロック信号線１５０１のクロ
ック信号と同相の内部クロック信号を内部クロック信号
線１６０１へ出力する。
のタイミングチャートを併せ参照して詳細に説明する。
クロックバッファ１６は、クロック信号入力端子１５よ
りクロック信号線１５０１に入力されたクロック信号
（図５にＣＬＫ（１５）で示す）に同期したリードコマ
ンド（図５（１１）のＲ１〜Ｒ１２）、ライトコマンド
（図５（１１）のＷ１〜Ｗ１０）により、制御論理回路
３から出力されたリード制御信号３０５、ライト制御信
号３０６を入力として受け、リードクロック信号線１６
０２に図５にＲＣＬＫで示すリードクロックを、ライト
クロック信号線１６０３に図５にＷＣＬＫで示すライト
クロックを出力し、またクロック信号線１５０１のクロ
ック信号と同相の内部クロック信号を内部クロック信号
線１６０１へ出力する。
【００３８】また、制御論理回路３は、リードコマン
ド、ライトコマンドを入力することによって、待避デー
タラッチ信号３０３（図５のＲＣＬＫ）、待避データ選
択信号３０４（図５のＳＥＬ）を出力する。この待避デ
ータラッチ信号３０３によって、待避レジスタ１３はデ
ータアンプ７の出力をラッチする。退避データ選択回路
１４は、待避データ選択信号３０４によって、データア
ンプ７の出力信号（図５のＤ．Ａ．）か待避レジスタ１
３の出力信号（図５のＬＡＴＣＨ）の一方を選択してデ
ータアウトラッチ８へ供給することによって、第１の実
施の形態で説明したと同様の動作によりライトコマンド
が入力されるとリード途中のデータを待避させてライト
動作を行い、ライト動作終了後、クロック信号に同期し
てリード動作を再開する。
ド、ライトコマンドを入力することによって、待避デー
タラッチ信号３０３（図５のＲＣＬＫ）、待避データ選
択信号３０４（図５のＳＥＬ）を出力する。この待避デ
ータラッチ信号３０３によって、待避レジスタ１３はデ
ータアンプ７の出力をラッチする。退避データ選択回路
１４は、待避データ選択信号３０４によって、データア
ンプ７の出力信号（図５のＤ．Ａ．）か待避レジスタ１
３の出力信号（図５のＬＡＴＣＨ）の一方を選択してデ
ータアウトラッチ８へ供給することによって、第１の実
施の形態で説明したと同様の動作によりライトコマンド
が入力されるとリード途中のデータを待避させてライト
動作を行い、ライト動作終了後、クロック信号に同期し
てリード動作を再開する。
【００３９】図６は、本発明になる半導体記憶装置の第
２の実施例の構成図を示す。同図中、図４と同一構成部
分には同一符号を付し、その説明を省略する。この第２
の実施例は、図６に示すように、データバスを第１のリ
ードライトバス１１０１と第２のリードライトバス９０
１として、リード動作用ライト動作共用した点に特徴が
ある。その動作については、図４で示した第１の実施例
の動作と同じである。
２の実施例の構成図を示す。同図中、図４と同一構成部
分には同一符号を付し、その説明を省略する。この第２
の実施例は、図６に示すように、データバスを第１のリ
ードライトバス１１０１と第２のリードライトバス９０
１として、リード動作用ライト動作共用した点に特徴が
ある。その動作については、図４で示した第１の実施例
の動作と同じである。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
リード動作中にライトコマンドを入力すると、メモリセ
ルの出力データを待避レジスタにラッチして、メモリセ
ルをライト可能な状態にして、データ入出力端子よりラ
イトデータをデータ入力手段を介してライト動作を優先
的に行い、ライト終了後、データアウトラッチに格納さ
れた待避レジスタに待避したデータを出力してリード動
作を再開するようにしたため、リード動作、ライト動作
時のレイテンシの差によるコマンド未入力期間をなくす
ことができ、よってデータ入出力端子のリードライト繰
り返し動作時の実効的バンド幅を向上できる。
リード動作中にライトコマンドを入力すると、メモリセ
ルの出力データを待避レジスタにラッチして、メモリセ
ルをライト可能な状態にして、データ入出力端子よりラ
イトデータをデータ入力手段を介してライト動作を優先
的に行い、ライト終了後、データアウトラッチに格納さ
れた待避レジスタに待避したデータを出力してリード動
作を再開するようにしたため、リード動作、ライト動作
時のレイテンシの差によるコマンド未入力期間をなくす
ことができ、よってデータ入出力端子のリードライト繰
り返し動作時の実効的バンド幅を向上できる。
【００４１】また、本発明によれば、待避レジスタはデ
ータバス幅×１ビットでよいため（例えば、１６Ｉ／Ｏ
のメモリなら追加レジスタは１６台）、回路全体の大規
模化を最小限に抑えられる。
ータバス幅×１ビットでよいため（例えば、１６Ｉ／Ｏ
のメモリなら追加レジスタは１６台）、回路全体の大規
模化を最小限に抑えられる。
【図１】本発明の第１の実施の形態の構成図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】本発明の第２の実施の形態の構成図である。
【図４】本発明の第１の実施例の構成図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】本発明の第２の実施例の構成図である。
【図７】従来の一例の構成図である。
【図８】図７の動作説明用タイミングチャートである。
【図９】従来の他の例の回路系統図である。
【図１０】図９の動作説明用タイミングチャートであ
る。
る。
１ シンクロナス・ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ） ２ アドレス、コマンド入力初段 ３ 制御論理回路 ４ Ｙアドレスラッチ、Ｙデコーダ ５ Ｘデコーダ、ＲＯＷ系制御回路 ６ ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）セル ７ データアンプ ８ データアウトラッチ ９ データ入力初段 １０ ライトバッファ １１ アドレスコマンド入力端子 １２ データ入出力端子 １３ 待避レジスタ １４ 待避データ選択回路 １５ クロック信号入力端子 １６ クロックバッファ １７ データアウトバッファ ３０１ Ｙアドレス信号線群 ３０２ Ｘアドレスおよび制御信号線群 ３０３ 待避データラッチ信号 ３０４ 待避データ選択信号 ３０５ リード制御信号 ３０６ ライト制御信号 ４０１ デコードされたＹアドレス信号線群 ７０１ データアンプ出力信号線群 ８０１ データアウト信号線群 ９０１ リードライトバス １００１ ライトデータ信号線群 １１０１ リードライトバス １３０１ 待避レジスタ出力信号線群 １４０１ セレクタ出力信号線群 １５０１ クロック信号線 １６０１ 内部クロック信号線 １６０２ リードクロック信号線 １６０３ ライトクロック信号線
・メモリ（ＳＤＲＡＭ） ２ アドレス、コマンド入力初段 ３ 制御論理回路 ４ Ｙアドレスラッチ、Ｙデコーダ ５ Ｘデコーダ、ＲＯＷ系制御回路 ６ ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）セル ７ データアンプ ８ データアウトラッチ ９ データ入力初段 １０ ライトバッファ １１ アドレスコマンド入力端子 １２ データ入出力端子 １３ 待避レジスタ １４ 待避データ選択回路 １５ クロック信号入力端子 １６ クロックバッファ １７ データアウトバッファ ３０１ Ｙアドレス信号線群 ３０２ Ｘアドレスおよび制御信号線群 ３０３ 待避データラッチ信号 ３０４ 待避データ選択信号 ３０５ リード制御信号 ３０６ ライト制御信号 ４０１ デコードされたＹアドレス信号線群 ７０１ データアンプ出力信号線群 ８０１ データアウト信号線群 ９０１ リードライトバス １００１ ライトデータ信号線群 １１０１ リードライトバス １３０１ 待避レジスタ出力信号線群 １４０１ セレクタ出力信号線群 １５０１ クロック信号線 １６０１ 内部クロック信号線 １６０２ リードクロック信号線 １６０３ ライトクロック信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099 G11C 7/00 G06F 12/00 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】 クロック信号入力端子より入力されたク
ロック信号に同期して、アドレスおよびコマンド入力端
子より入力されたアドレスおよびコマンド信号をラッチ
して、アドレスおよびコマンド信号を出力するアドレ
ス、コマンド入力初段と、 前記アドレスおよびコマンド信号を入力として受け、Ｘ
アドレスおよび制御信号、Ｙアドレス信号を出力する制
御論理回路と、 前記Ｘアドレスおよび制御信号を入力として受け、前記
Ｘアドレスを指定しロウアドレス系を制御するＸアドレ
ス制御手段と、 前記Ｙアドレス信号を入力として受け、前記クロック信
号に同期して該Ｙアドレスをラッチして、Ｙアドレスを
指定するＹアドレス制御手段と、 前記Ｘアドレス制御手段及びＹアドレス制御手段によっ
て指定された前記Ｘアドレス、Ｙアドレスが入力されて
読み出し、書き込み動作を行うメモリセルと、 前記クロック信号に同期して動作し、前記アドレス、コ
マンド入力初段にライトコマンドが入力されたときに、
読み出し途中の前記メモリセルの出力データをラッチし
て待避させる待避レジスタと、 ライト動作が終了すると前記待避レジスタに退避されて
いるデータを選択し、それ以外の場合は前記メモリセル
の出力データを選択する待避データ選択回路と、 前記退避データ選択回路の出力データを、前記クロック
信号に同期してラッチした後データ入出力端子へ出力す
る出力手段と、 前記データ入出力端子より入力されたライトデータを、
前記クロック信号に同期して前記メモリセルに供給して
書き込ませる入力手段とを有することを特徴とする半導
体記憶装置。 - 【請求項２】 前記クロック信号入力端子より入力され
たクロック信号と、前記制御論理回路から出力されるリ
ード制御信号及びライト制御信号とを入力として受け、
前記リード制御信号に基づき前記入力クロック信号に同
期したリードクロック信号を発生し、前記ライト制御信
号に基づき前記入力クロック信号に同期したライトクロ
ック信号を発生し、前記入力クロック信号に同期した内
部クロック信号を発生するクロックバッファを設け、前
記内部クロック信号を前記Ｙアドレス制御手段にクロッ
ク信号として入力し、前記リードクロック信号を前記出
力手段に前記クロック信号として入力し、前記ライトク
ロック信号を前記入力手段に前記クロック信号として入
力することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記メモリセルは、ダイナミック・ラン
ダム・アクセス・メモリセルであることを特徴とする請
求項１又は２記載の半導体記憶装置。
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