JP4179920B2 - 緩衝バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ通信システムのI/Oインターフェース等に用いられる緩衝バッファ回路に関する。
【0002】
【従来の技術】
データ通信処理装置のインターフェースにおいて、外部からのデータの受取り速度と、装置内部へのデータ読み取り速度との差を吸収する緩衝バッファ回路(エラスティックストア回路とも呼ばれる)が知られている。
【0003】
図10は、従来の緩衝バッファ回路200の構成を示す図である。読み出しアドレス発生回路202は、書き込み用のクロック信号WCLKに同期して動作し、書き込みデータWDATAを書き込むアドレスWADDを生成し、2ポートメモリ201に出力す。読み出しアドレス発生回路203は、読み出し用のクロック信号RCLKに同期して動作し、読み出しデータRDATAの読み出しアドレスRADDを生成し、2ポートメモリ201に出力する。
【0004】
上述するように、書き込みアドレス発生回路202と読み出しアドレス発生回路203は、互いに異なるクロック信号に同期して動作する。通常、データの読み出しは、2ポートメモリ201に一定量のデータの書き込みが行われるのを待ってから開始する。この場合において、読み出し用のクロック信号RCLKの周波数が書き込み用のクロック信号WCLKの周波数よりも高い場合には、データの書き込みよりもデータの読み出しの方が速く行われ、時間の経過と共に読み出しアドレスRADDが書き込みアドレスWADDに近づくことになる。他方、読み出し用のクロック信号RCLKの周波数が書き込み用のクロック信号WCLKの周波数よりも低い場合には、データの読み出しよりもデータの書き込みの方が速く行われ、2ポートメモリ201がオバーフローすることになる。
【0005】
減算器204は、書き込みアドレスWADDと読み出しアドレスRADDを内蔵するデコーダ204aを用いて比較可能な数値にデコードした後、これらの値より2つのアドレスの距離(2ポートメモリ201内のアドレス空間上でのアドレスの差)を算出し、次段の距離検出回路205に出力する。距離検出回路205は、上記距離を規定値と比較し、上記距離が規定値になった場合に上記書き込みアドレス発生回路202及び読み出しアドレス発生回路203にリセット信号を出力し、各アドレスの出力タイミングの初期化を行う。
【0006】
近年のデータ通信速度の高速化に伴い、上記減算器204における距離の計算、距離検出回路205における比較処理に要する時間が問題となってきた。最近の緩衝バッファ回路としては、例えば、以下の特許文献1が挙げられる。特許文献1では、2ポートメモリの一部のアドレス領域に注目し、当該領域内での書き込みアドレスと読み出しアドレスの位置関係から上記2つのアドレスの衝突の発生を予測し、書き込みアドレス発生回路及び読み出しアドレス発生回路にリセット信号を出力するエラスティック回路を提案している。
【0007】
【特許文献1】
特開平7−250101号公報
【0008】
【発明が解決しようとする課題】
上記特許文献1に開示されるエラスティックストア回路では、2ポートメモリの一部のアドレス領域に注目することで、処理対象とするアドレスの量を減らすことができるが、書き込みアドレスWADDと読み出しアドレスRADDの衝突が生じる直前にリセット動作を行う従来技術の緩衝バッファ回路200に比べて、リセット信号を出力する回数が増え、結果として、処理速度の遅延を招来してしまう可能性がある。
【0009】
本発明は、より高速なデータ通信に対応した緩衝バッファ回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
請求項1に記載の緩衝バッファ回路は、データの書き込み速度と、データの読み出し速度との差を吸収する緩衝バッファ回路であって、メモリ(110)と、書き込みレジスタ指定回路(120)と、読み出しレジスタ指定回路(130)と、読み出しスタート回路(170)と、距離接近検出回路(160)と、を含んでおり、上記メモリが、複数のレジスタ(REG(0)〜REG(15))で構成されており、上記書き込みレジスタ指定回路が、書き込み用のクロック信号(WCLK)に同期して動作し、レジスタの数分のビットデータで成る書き込みイネーブル信号(WEN ) を出力するものであって、上記複数のレジスタの内の1つのレジスタのビットデータを順に High レベルにしてデータ書き込み可能にするものであり、上記読み出しレジスタ指定回路が、読み出し用のクロック信号(RCLK)に同期して動作し、レジスタの数分のビットデータで成る読み出しイネーブル信号(REN)を出力するものであって、上記複数のレジスタの内の1つのレジスタのビットデータを上記順で High レベルにして読み出し可能にするものであり、上記読み出しスタート回路が、上記書き込みイネーブル信号に基づいて予め定めた数のレジスタへのデータの書き込み完了を検知し、読み出しレジスタ指定回路を始動させるものであり、上記距離接近検出回路が、書き込みイネーブル信号の各ビットの値と、読み出しイネーブル信号の最上位ビットデータを最下位ビットの位置に移動させたビット列の各ビットの値との個々の論理積と、書き込みイネーブル信号の最上位ビットデータを最下位ビットの位置に移動させたビット列の各ビットの値と、読み出しイネーブル信号の各ビットの値との個々の論理積とを求め、上記全ての論理積の値の論理和を、読み出しスタート回路の動作をリセットするリセット信号として出力する論理回路で構成されているものである、ことを特徴とする。
請求項2に記載の緩衝バッファ回路は、請求項1に記載の緩衝バッファ回路であって、更に、デューティ比調整回路(140)を含んでおり、上記デューティ比調整回路が、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が1周期の間でアクティブ状態にある期間の占める割合を示すONデューティ比を大きくするものであり、上記スタート回路が、デューティ比調整回路によってONデューティ比を高めた書き込みイネーブル信号(DWEN ) を用いるものであることを特徴とする。
請求項3に記載の緩衝バッファ回路は、請求項2に記載の緩衝バッファ回路であって、更に、クロック同期化回路(150)を含んでおり、上記クロック同期化回路が、上記デューティ比調整回路によってONデューティ比を高めた書き込みイネーブル信号を読み出しレジスタ指定回路の駆動クロックに同期化させるものであり、上記距離接近検出回路が、クロック同期化回路によって読み出し用のクロック信号に同期化された後の書き込みイネーブル信号を用いるものであることを特徴とする。
【0011】
請求項4に記載の緩衝バッファ回路は、データの書き込み速度と、データの読み出し速度との差を吸収する緩衝バッファ回路であって、メモリ(110)と、書き込みレジスタ指定回路(120)と、読み出しレジスタ指定回路(130)と、デューティ比調整回路(140)と、読み出しスタート回路(170)と、距離接近検出回路(160)と、を含んでおり、上記メモリが、複数のレジスタで構成されており、上記書き込みレジスタ指定回路が、書き込み用のクロック信号(WCLK ) に同期して動作し、上記メモリを構成する1のレジスタをデータの書き込み可能にする書き込みイネーブル信号(WEN ) を所定順序で出力するものであり、上記読み出しレジスタ指定回路が、読み出し用のクロック信号(RCLK ) に同期して動作し、上記所定順序で、レジスタの1つに格納されているデータを読み出し可能にする読み出しイネーブル信号(REN ) を出力するものであり、上記デューティ比調整回路が、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が1周期の間でアクティブ状態にある期間の占める割合を示すONデューティ比を大きくするものであり、上記読み出しスタート回路が、上記デューティ比調整回路によりONデューティ比を高めた書き込みイネーブル信号(DWEN ) に基づいて所定数のレジスタへのデータの書き込み完了を検知し、読み出しレジスタ指定回路を始動させるものであり、上記距離接近検出回路が、ONデューティ比を高めた書き込みイネーブル信号と読み出しイネーブル信号とから、書き込み可能にされるレジスタと読み出し可能にされるレジスタの上記所定順序における差が所定値になったことを検出し、スタート回路の動作をリセットするリセット信号を出力するものである、ことを特徴とする。
【0012】
請求項5に記載の緩衝バッファ回路は、請求項4に記載の緩衝バッファ回路であって、更に、クロック同期化回路(150)を含んでおり、上記クロック同期化回路が、上記デューティ比調整回路によりONデューティ比を高めた書き込みイネーブル信号を読み出しレジスタ指定回路の駆動クロックに同期化させるものであり、上記距離接近検出回路が、クロック同期化回路によって読み出し用のクロック信号に同期化された後の書き込みイネーブル信号を用いるものである、ことを特徴とする。
【0013】
【発明の実施の形態】
(1)発明の概要
本発明の緩衝バッファ回路は、メモリとして、複数のレジスタを使用する。そして、書き込み用のクロック信号に同期して動作し、上記メモリを構成するレジスタの1つを書き込み可能にする書き込みイネーブル信号を所定順序で出力する書き込みレジスタ指定回路と、読み出し用のクロック信号に同期して動作し、上記所定順序で、レジスタの1つに格納されているデータを読み出し可能にする読み出しイネーブル信号を出力する読み出しレジスタ指定回路と、書き込みイネーブル信号と読み出しイネーブル信号から、書き込み可能にされるレジスタと読み出し可能にされるレジスタの上記所定順序における差が所定値になったことを検出し、検出信号を出力する距離接近検出回路を少なくとも備えることを特徴とする。
【0014】
上記構成の緩衝バッファ回路では、書き込み及び読み出しを行うメモリ内のレジスタ同士の距離(書き込み順序における間に存在するレジスタの数のことをいう)を書き込みイネーブル信号及び読み出しイネーブル信号を直接比較することにより確認することができる。これにより、アドレスデータを比較演算するためのデータにデコードする必要のある従来の緩衝バッファ回路(例えば、図10に示した従来の緩衝バッファ回路200)に比べて、回路の簡単化及び処理の高速化を図ることができる。
【0015】
本発明の緩衝バッファ回路では、更に、近年のデータ通信で要求されるデータ処理量が、例えば、USB 2.0規格で480Mbps、シリアルATA規格で1.5Gbps、PCI EX規格で2.5Gbpsであり、このように超高速なデータ通信を行う場合、駆動クロックの周期が極端に短くなる点に注目する。特に書き込みレジスタ指定回路を駆動するクロックの周期が極端に短くなる場合、読み出し用のクロック信号で動作する,書き込み及び読み出しを行うメモリ内のレジスタ同士の距離を求める距離接近検出回路が書き込みイネーブル信号を誤認識することが考えられる。
【0016】
本発明の緩衝バッファ回路では、更に書き込みイネーブル信号と読み出しイネーブル信号の距離を求める際、デューティ比調整回路により書き込みイネーブル信号が1周期の間でアクティブな状態(正論理回路ではHighレベル、負論理回路ではLowレベル)にある期間の占める割合を示すONデューティ比を50%より大きくした後に、クロック同期化回路により読み出しクロック信号に同期化させる。これにより、書き込みイネーブル信号を正確に読み出しクロック信号に同期化させる。そして、上記距離接近検出回路に対し、読み出しクロック信号に同期化した書き込みレジスタ指定信号と、読み出しレジスタ指定信号を入力する。これにより、超高速なデータ通信処理時における緩衝バッファ回路の正確かつ高速な動作を補償する。
【0017】
(2)実施の形態
以下、添付の図面を参照しつつ実施の形態に係る緩衝バッファ回路100の構成および動作について説明する。
【0018】
図1は、実施の形態1に係る緩衝バッファ回路100の構成を示す図である。メモリ110は、各々が24ビットデータを格納する16個のレジスタREG(0)〜REG(15)で構成される。各レジスタREG(0)〜REG(15)は、Highレベルの書き込みイネーブル信号WENの入力に対して24ビットの書き込みデータWDATAを格納し、Highレベルの読み出しイネーブル信号RENの入力に対して格納している24ビットのデータを読み出しデータRDATAとして出力する。
【0019】
書き込みレジスタ指定回路120は、書き込み用クロック信号WCLKで動作し、メモリ110の備える16個のレジスタの個々の書き込みイネーブル端子に各位のビットデータを書き込みイネーブル信号WENとして出力するリングカウンタ(複数段のフリップフロップで成るシフトレジスタであって、最後のフリップフロップの出力が、先頭のフリップフロップに入力されているものをいう)であって、1個のレジスタにのみHighレベルの書き込みイネーブル信号WENを出力するもので成る。
【0020】
読み出しレジスタ指定回路130は、読み出し用クロック信号WCLKで動作し、メモリ110の備える16個のレジスタの個々の読み出しイネーブル端子に各位のビットデータを読み出しイネーブル信号RENとして出力するリングカウンタであって、1個のレジスタにのみHighレベルの読み出しイネーブル信号RENを出力するもので成る。
【0021】
上記構成のメモリ110、書き込みレジスタ指定回路120、及び、読み出しレジスタ指定回路130を用意することで、アドレスデータを比較演算するためのデータにデコードする必要のある従来の緩衝バッファ回路(例えば図10に示した従来の緩衝バッファ回路200)に比べて、回路の簡単化及び処理の高速化を図ることができる。
【0022】
緩衝バッファ回路100では、データの書き込み速度が速くなり、これに伴い駆動クロック信号の周波数が高くなることで周期が極端に短くなった場合に、当該書き込み用のクロック信号で動作する書き込みレジスタ指定回路120より出力される書き込みイネーブル信号の緩衝バッファ回路100内での認識率を向上させるため、1周期の間で信号がアクティブな状態にある期間の割合を示すONデューティ比を高めるデューティ比調整回路140を用意する。具体的には、デューティ比調整回路140は、書き込みレジスタ指定回路120より出力される書き込みイネーブル信号WENのONデューティ比を50%から70%に変更し、変更後のイネーブル信号DWENをクロック同期化回路150に出力する。
【0023】
クロック同期化回路150は、ONデューティ比を調整した後の書き込みイネーブル信号DWENを用いて、読み出し用クロック信号RCLKに正確に同期させ、同期化後の書き込みイネーブル信号SWENを距離接近検出回路160に出力する。
【0024】
距離接近検出回路160は、読み出し用のクロック信号RCLKに同期させた書き込みイネーブル信号SWEN及び読み出しイネーブル信号RENの比較を行い、データの読み書きを行うレジスタが1個しか違わない(前後に位置する)場合にHighレベルのリセット信号RSTを出力する。上述した書き込みレジスタ指定回路120及び読み出しレジスタ指定回路130は、Highレベルのリセット信号RSTの入力に応じてリセット動作を行う。
【0025】
上述するように、距離接近検出回路160の前段に、デューティ比調整回路140、クロック同期化回路150を設けたことにより、書き込みイネーブル信号WEN(0)〜(15)を、読み出しクロック信号に正確に同期化させることができる。これにより、例えば、USB 2.0規格で480Mbps、シリアルATA規格で1.5Gbps、及び、PCI EX規格で2.5Gbps等の超高速なデータ通信処理時における緩衝バッファ回路100の正確かつ高速な動作を補償することができる。
【0026】
読み出しスタート回路170は、メモリ110の16個のレジスタの内、データの書き込み順序に従い、最初にデータの書き込みを行ったレジスタから数えて8個目のレジスタに書き込みデータWDATAの書き込みが完了するのを待ってから始動し、Highレベルのシフトイネーブル信号RSを読み出しレジスタ指定回路130に入力する。なお、上記距離接近検出回路160からHighレベルのリセット信号RSTが入力された場合には上記シフトイネーブル信号RSを一旦Lowレベルに戻し、再び、メモリ110の上記8個目のレジスタREG(7)に対して書き込みデータWDATAの書き込みが完了するのを待つ。
【0027】
図2は、上記構成の緩衝バッファ回路100のメモリ110の構成及び当該メモリに対して書き込みレジスタ指定回路120及び読み出しレジスタ指定回路130から出力される書き込みイネーブル信号WEN及び読み出しイネーブル信号RENについて説明するための図である。メモリ110は、16個の24ビットデータ用のレジスタREG(0)〜REG(15)で成る。このため、いわゆるメモリアドレスというものは存在しない。緩衝バッファ回路100では、書き込みレジスタ指定回路120及び読み出しレジスタ指定回路130が、メモリ110を構成する各レジスタの書き込み及び読み出しイネーブル信号用の端子に1対1に接続された書き込み及び読み出しイネーブル信号線を備え、所定の順序、例えば、図2に示す左側のレジスタから順に右側のレジスタへと1のHighレベルのイネーブル信号をクロック信号に同期してシフトしながら出力することで、データの書き込みを行うレジスタとデータの読み出しを行うレジスタの指定を行う。
【0028】
各レジスタREG(0)〜REG(15)は、書き込みイネーブル信号用の端子wen及び読み出しイネーブル用の端子renを備え、Highレベルの書き込みイネーブル信号WENの入力に応じて書き込みデータWDATAの書き込みを許可し、Highレベルの読み出しイネーブル信号RENの入力に応じて格納しているデータを読み出しデータRDATAとして出力する。
【0029】
書き込みレジスタ指定回路120及び読み出しレジスタ指定回路130は、入力されるクロック信号に同期して動作する16ビットのシフトレジスタで成るリングカウンタであり、1ビットだけHighレベルに設定された16ビット信号を出力する。
【0030】
図示するように、外部からの書き込みデータWDATAの入力に応じて、書き込みレジスタ指定回路120が始動し、書き込み用のクロック信号WCLKに同期して“1000・・・000”、“0100・・・000”、“0010・・・000”・・・と16ビットの書き込みイネーブル信号WENを出力する。メモリ110の16個のレジスタの内、データの書き込み順序に従い、最初にデータの書き込みを行ったレジスタから数えて8番目のレジスタに対応する8ビット目のレジスタREG(7)に対してデータの書き込みが完了した後、上述した読み出しスタート回路170からシフトイネーブル信号RSが出力されて読み出しレジスタ指定回路130が始動し、読み出し用のクロック信号RCLKに同期して、上記書き込みイネーブル信号WENの値を追いかけるように“1000・・・000”、“0100・・・000”、“0010・・・000”・・・と出力する。
【0031】
図3は、書き込みレジスタ指定回路120の回路図である。書き込みレジスタ指定回路120は、Dフリップフロップ121a〜121p及びマルチプレクサ122a〜122pで構成される16ビットのシフトレジスタで成るリングカウンタである。Dフリップフロップ121a〜121pのクロック信号入力端子には、書き込み用クロック信号WCLKが入力される。距離接近検出回路160から出力されるリセット信号は、Dフリップフロップ121aのセット端子S、Dフリップフロップ121b〜121pのリセット端子Rに入力される。
【0032】
書き込みデータWDATAを出力する外部の装置から入力されるシフトイネーブル信号WSは、各Dフリップフロップのデータ入力端子の前段に設けられた2入力1出力のマルチプレクサ122a〜122pの選択信号入力端子Sに入力される。マルチプレクサ122a〜122pは、図面上で上下2つの入力端子123a〜123p及び124a〜124pを備える。マルチプレクサ122a〜122pは、シフトイネーブル信号WSがLowレベルの時、図面上で上側の入力端子123a〜123pに入力される信号を出力し、シフトイネーブル信号WSがHighレベルの時、図面上で下側の入力端子124a〜124pに入力される信号を出力する。
【0033】
16個のDフリップフロップ121a〜121pのデータ入力端子Dは、書き込みイネーブル信号WEN(0)〜WEN(15)の各出力端子125a〜125pに接続されると共に、マルチプレクサ122a〜122pの出力端子に接続される。Dフリップフロップ121a〜121oのデータ出力端子Qは、マルチプレクサ122b〜122pの入力端子124b〜124pに接続されると共に、マルチプレクサ122a〜122oの入力端子123a〜123oに入力される。Dフリップフロップ121pのデータ出力端子Qは、マルチプレクサ122aの入力端子124aに接続されると共に、マルチプレクサ122pの入力端子123pに接続される。
【0034】
上記構成の書き込みレジスタ指定回路120では、Highレベルのシフトイネーブル信号WSの入力に応じて始動し、16個の内、1つだけをHighレベルに設定した書き込みイネーブル信号WEN(0)〜WEN(15)をメモリ110の対応するレジスタREG(0)〜REG(15)のイネーブル信号入力端子wen(図2を参照)に出力する。また、Highレベルのリセット信号RSTの入力に対応して、初期値であるHighレベルの書き込みイネーブル信号WEN(0)、及び、Lowレベルの書き込みイネーブル信号WEN(1)〜WEN(15)を出力する。
【0035】
図4は、読み出しレジスタ指定回路130の回路図である。読み出しレジスタ指定回路130は、読み出しクロック信号RCLKに同期して動作する16ビットのシフトレジスタで成るリングカウンタであり、上述した書き込みレジスタ指定回路120と同じ構成の回路である。図中、130番台の引用番号を付した各構成物の下一桁の番号及び添字(アルファベット)は、図3に120番台の引用番号を付して表される書き込みレジスタ指定回路120の各構成物に一対一に対応する。16個のDフリップフロップ131a〜131pのデータ入力端子Dは、読み出しイネーブル信号REN(0)〜WEN(15)の各出力端子135a〜135pに接続される。
【0036】
読み出しレジスタ指定回路130では、Highレベルのシフトイネーブル信号WSの入力に応じて始動し、16個の内、1つだけをHighレベルに設定したイネーブル信号WEN(0)〜WEN(15)をメモリ110の対応するレジスタREG(0)〜REG(15)のイネーブル信号入力端子ren(図2を参照)に出力する。また、Highレベルのリセット信号RSTの入力に対応して、初期値であるHighレベルの読み出しイネーブル信号WEN(0)、及び、Lowレベルの読み出しイネーブル信号WEN(1)〜WEN(15)を出力する。
【0037】
図5は、デューティ調整回路140の回路図である。デューティ調整回路140は、16個の調整回路141a〜141pで構成され、各調整回路の信号入力端子144a〜144pには、書き込みクロック信号WCLKで駆動される書き込みレジスタ指定回路120より出力された書き込みイネーブル信号WEN(0)〜WEN(15)が入力される。各調整回路141a〜141pの出力は、出力端子145a〜145pからONデューティ比を調整した書き込みイネーブル信号DWEN(0)〜DWEN(15)として出力される。
【0038】
調整回路140a〜140pは、同じ構成であり、ここでは、代表して調整回路140aの構成及び動作について説明する。調整回路140aは、2入力ORゲート142a及び当該ORゲート142aの一方の信号入力端に接続されたバッファ143aで構成される。
【0039】
図6は、イネーブル信号WEN(0)の入力波形と、ORゲート142aの2つの信号入力端子A及びB、並びに、信号出力端子Cにおける信号の波形を示す図である。図示するように、信号出力端子Cより出力される信号はバッファ143aによる遅延時間の分だけ、Highレベルにある時間が延長され、ONデューティ比が50%から70%に調整された信号に成る。なお、変換後のONデューティ比は、50%よりも大きければ良く、後段のクロック同期化回路150が正確に動作するのであれば異なる値であっても良い。
【0040】
図7は、クロック同期化回路150の構成を示す図である。クロック同期化回路150は、データ入力端子Dにそれぞれ上記デューティ比調整回路140より出力されるONデューティ比70%のイネーブル信号DWEN(0)〜DWEN(15)の入力される16個のDフリップフロップ151a〜151pで成る。各Dフリップフロップ151a〜151pのクロック信号入力端子CKには、読み出し用のクロック信号RCLKが入力される。Dフリップフロップの働きにより、データ入力端子Dに入力される各イネーブル信号DWEN(0)〜DWEN(15)は、読み出し用のクロック信号RCLKに同期した信号に変換される。クロック同期化回路150は、同期化後のイネーブル信号SWEN(0)〜SWEN(15)を出力する。
【0041】
なお、上記デューティ比調整回路140の働きによりデューティ比を70%に変更しているため、Dフリップフロップにおいて書き込みイネーブル信号DWENのLowレベルからHighレベルへの切り換りを見落とすことなく、正確にクロック同期化処理を行うことができる。
【0042】
上記デュー比調整回路140及びクロック同期化回路150の働きにより、異なる周波数のクロック信号を基準として生成されていた書き込みイネーブル信号と読み出しイネーブル信号の周期を一致させることができる。これにより、以下の距離接近検出回路160において実行する距離接近検出処理の精度を高めることができる。
【0043】
距離接近検出回路160では、同期化後の書き込みイネーブル信号SWEN(0)〜SWEN(15)と、読み出しイネーブル信号REN(0)〜REN(15)の値を直接比較し、Highレベルに成っている信号の位置が隣、具体的には、データの書き込みを行うレジスタと読み出しを行うレジスタの位置が、書き込み順序において直前又は直後に位置する場合を検出し、Highレベルのリセット信号を書き込みレジスタ指定回路120及び読み出しレジスタ指定回路130に出力する。
【0044】
図8は、距離接近検出回路160の回路図である。距離接近検出回路160は、大きく分けてオーバーフロー検出部A、アンダーフロー検出部B、及び、前記2つの検出部の結果の論理和を求めてリセット信号(オバーフロ−及びアンダーフロー検出信号)として出力するORゲート163で構成される。オーバーフロ−検出部Aは、書き込み用クロック信号WCLKの方が読み出し用クロック信号RCLKよりも早いため、メモリ110の各レジスタにデータが蓄積されてゆき、書き込みイネーブル信号が指定するレジスタが読み出しイネーブル信号が指定するレジスタの直前に達した場合を検出する。一方、アンダーフロー検出部Bは、読み出し用クロック信号RCLKの方が書き込み用クロック信号RCLKよりも早いため、読み出しイネーブル信号が指定するレジスタが、書き込みイネーブル信号が指定するレジスタの直前に達する場合を検出する。
【0045】
上述するように、オーバーフロー検出部Aは、読み出しイネーブル信号が指定するレジスタの直前に位置するレジスタが書き込みイネーブル信号により指定されたことを検出する。即ち、2入力ANDゲート161aには、読み出しイネーブル信号REN(1)と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号SWEN(0)が入力され、これらが共にHighレベルに切り換るのを検出する。同様に、2入力ANDゲート161b〜161pには、読み出しイネーブル信号REN(2)〜REN(15)及びREN(0)と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号SWEN(1)〜SWEN(15)が入力され、これらが共にHighレベルに切り換るのを検出する。
【0046】
4入力ORゲート161qは、ANDゲート161a〜161dの何れか1つがHighレベルに切り換った場合にHighレベルの信号を出力する。同様に、4入力ORゲート161r、161s及び161tは、それぞれANDゲート161e〜161h、161i〜161l及び161m〜161pの何れか1つがHighレベルに切り換った場合にHighレベルの信号を出力する。最後に、4入力ORゲート161uは、上記各ORゲート161q〜161tの何れか1つにおいてHighレベルの信号が出力され場合にHighレベルの信号を出力する。
【0047】
アンダーフロー検出部Bの構成は、以下の通りである。上述するように、アンダーフロー検出部Bは、書き込みイネーブル信号が指定するレジスタの直前に位置するレジスタが読み出しイネーブル信号により指定されたことを検出する。即ち、2入力ANDゲート162aには、読み出しイネーブル信号REN(0)と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号SWEN(1)が入力され、これらが共にHighレベルに切り換るのを検出する。同様に、2入力ANDゲート162b〜162pには、読み出しイネーブル信号REN(1)〜REN(15)と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号SWEN(2)〜SWEN(15)及びSWEN(0)が入力され、これらが共にHighレベルに切り換るのを検出する。
【0048】
4入力ORゲート162qは、ANDゲート162a〜162dの何れか1つがHighレベルに切り換った場合にHighレベルの信号を出力する。同様に、4入力ORゲート162r、162s及び162tは、それぞれANDゲート162e〜162h、162i〜162l及び162m〜162pの何れか1つがHighレベルに切り換った場合にHighレベルの信号を出力する。最後に、4入力ORゲート162uは、上記各ORゲート162q〜162tの何れか1つにおいてHighレベルの信号が出力され場合にHighレベルの信号を出力する。
【0049】
ORゲート163は、上述したオーバーフロー検出部A及びアンダーフロー検出部Bの何れかよりHighレベルの信号が出力された場合に、Highレベルのリセット信号を出力する。
【0050】
図9は、読み出しスタート回路170の回路図である。読み出しスタート回路170は、Dフリップフロップ171及びマルチプレクサ172で構成される。Dフリップフロップ171のデータ入力端子Dには、マルチプレクサ172の出力端子が接続されている。マルチプレクサ172はの選択信号入力端子Sには、上述したデューティ比調整回路140より出力される調整後の書き込みイネーブル信号DWEN(0)〜DWEN(15)の内、メモリ110の8個目のレジスタに対応するイネーブル信号DWEN(7)のデータが入力される。リセット端子Rには、距離接近調整回路160から出力されるリセット信号RSTが入力される。クロック信号入力端子CKには、読み出しクロック信号RCLKが入力される。
【0051】
マルチプレクサ171は、Highレベルの書き込みイネーブル信号DWEN(7)の入力に応じて入力端子172bに入力されている電源電圧Vcc(=Highレベルを意味する)を出力し、Lowレベルの書き込みイネーブル信号DWEN(7)の入力に応じて入力端子172aに入力されているDフリップフロップ171のデータ出力端子Qより出力される信号を再び、信号入力端子Dに出力する。
【0052】
上記構成の読み出しスタート回路170では、メモリ110の16個のレジスタのうち、データの書き込み順序に従い、最初にデータの書き込みを行ったレジスタから数えて8個目までデータの書き込みが完了するのを待ってから読み出しレジスタ指定回路130を始動させるHighレベルのシフトイネーブル信号RSを出力する。これにより、図2に示すようにレジスタ8個分だけ遅延した状態で、読み出しイネーブル信号が書き込みイネーブル信号の内容を追いかけるように出力されることになる。
【0053】
【発明の効果】
本発明の緩衝バッファ回路では、複数のレジスタで成るメモリを採用し、各レジスタの内の1つのレジスタを所定順序で書き込み及び読み出し可能な状態に切り換える書き込みレジスタ指定回路及び読み出しレジスタ指定回路を備える。これにより、アドレスデコーダを不要にし、処理速度を向上することができる。また、書き込みレジスタ特定回路より出力される信号のONデューティ比を大きくした後に、読み出しクロック信号に正確に同期化させることで、書き込みイネーブル信号と読み出しイネーブル信号を比較する際の誤検出をなくし、データ通信速度の高速化に対処することができる。
【図面の簡単な説明】
【図1】 実施の形態に係る緩衝バッファ回路の回路図である。
【図2】 緩衝バッファ回路のメモリの構成及び当該メモリに対して出力される書き込みイネーブル信号及び読み出しイネーブル信号を示す図である。
【図3】 書き込みレジスタ指定回路の構成を示す図である。
【図4】 読み出しレジスタ指定回路の構成を示す図である。
【図5】 デューティ比調整回路の構成を示す図である。
【図6】 デューティ比調整回路の入出力信号の波形を示す図である。
【図7】 クロック同期化回路の構成を示す図である。
【図8】 距離接近検出回路の構成を示す図である。
【図9】 読み出しスタート回路の構成を示す図である。
【図10】 従来の緩衝バッファ回路の回路図である。
【符号の説明】
100 緩衝バッファ回路、110 メモリ、120 書き込みレジスタ指定回路、130 読み出しレジスタ指定回路、140 デューティ比調整回路、150 クロック同期化回路、160 距離接近検出回路、170 読み出しスタート回路。
Claims (5)
- データの書き込み速度と、データの読み出し速度との差を吸収する緩衝バッファ回路であって、
メモリ(110)と、書き込みレジスタ指定回路(120)と、読み出しレジスタ指定回路(130)と、読み出しスタート回路(170)と、距離接近検出回路(160)と、を含んでおり、
上記メモリが、複数のレジスタ(REG(0)〜REG(15))で構成されており、
上記書き込みレジスタ指定回路が、書き込み用のクロック信号(WCLK)に同期して動作し、レジスタの数分のビットデータで成る書き込みイネーブル信号(WEN ) を出力するものであって、上記複数のレジスタの内の1つのレジスタのビットデータを順に High レベルにしてデータ書き込み可能にするものであり、
上記読み出しレジスタ指定回路が、読み出し用のクロック信号(RCLK)に同期して動作し、レジスタの数分のビットデータで成る読み出しイネーブル信号(REN)を出力するものであって、上記複数のレジスタの内の1つのレジスタのビットデータを上記順で High レベルにして読み出し可能にするものであり、
上記読み出しスタート回路が、上記書き込みイネーブル信号に基づいて予め定めた数のレジスタへのデータの書き込み完了を検知し、読み出しレジスタ指定回路を始動させるものであり、
上記距離接近検出回路が、書き込みイネーブル信号の各ビットの値と読み出しイネーブル信号の最上位ビットデータを最下位ビットの位置に移動させたビット列の各ビットの値との個々の論理積と、書き込みイネーブル信号の最上位ビットデータを最下位ビットの位置に移動させたビット列の各ビットの値と読み出しイネーブル信号の各ビットの値との個々の論理積とを求め、上記全ての論理積の値の論理和を、読み出しスタート回路の動作をリセットするリセット信号として出力する論理回路で構成されているものである、
ことを特徴とする緩衝バッファ回路。 - 更に、デューティ比調整回路(140)を含んでおり、
上記デューティ比調整回路が、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が1周期の間でアクティブ状態にある期間の占める割合を示すONデューティ比を大きくするものであり、
上記スタート回路が、デューティ比調整回路によってONデューティ比を高めた書き込みイネーブル信号(DWEN ) を用いるものである、
請求項1に記載の緩衝バッファ回路。 - 更に、クロック同期化回路(150)を含んでおり、
上記クロック同期化回路が、上記デューティ比調整回路によってONデューティ比を高めた書き込みイネーブル信号を読み出しレジスタ指定回路の駆動クロックに同期化させるものであり、
上記距離接近検出回路が、クロック同期化回路によって読み出し用のクロック信号に同期化された後の書き込みイネーブル信号を用いるものである、
請求項2に記載の緩衝バッファ回路。 - データの書き込み速度と、データの読み出し速度との差を吸収する緩衝バッファ回路であって、
メモリ(110)と、書き込みレジスタ指定回路(120)と、読み出しレジスタ指定回路(130)と、デューティ比調整回路(140)と、読み出しスタート回路(170)と、距離接近検出回路(160)と、を含んでおり、
上記メモリが、複数のレジスタで構成されており、
上記書き込みレジスタ指定回路が、書き込み用のクロック信号(WCLK ) に同期して動作し、上記メモリを構成する1のレジスタをデータの書き込み可能にする書き込みイネーブル信号(WEN ) を所定順序で出力するものであり、
上記読み出しレジスタ指定回路が、読み出し用のクロック信号(RCLK ) に同期して動作し、上記所定順序で、レジスタの1つに格納されているデータを読み出し可能にする 読み出しイネーブル信号(REN ) を出力するものであり、
上記デューティ比調整回路が、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が1周期の間でアクティブ状態にある期間の占める割合を示すONデューティ比を大きくするものであり、
上記読み出しスタート回路が、上記デューティ比調整回路によりONデューティ比を高めた書き込みイネーブル信号(DWEN ) に基づいて所定数のレジスタへのデータの書き込み完了を検知し、読み出しレジスタ指定回路を始動させるものであり、
上記距離接近検出回路が、ONデューティ比を高めた書き込みイネーブル信号と読み出しイネーブル信号とから、書き込み可能にされるレジスタと読み出し可能にされるレジスタの上記所定順序における差が所定値になったことを検出し、スタート回路の動作をリセットするリセット信号を出力するものである、
ことを特徴とする緩衝バッファ回路。 - 更に、クロック同期化回路(150)を含んでおり、
上記クロック同期化回路が、上記デューティ比調整回路によりONデューティ比を高めた書き込みイネーブル信号を読み出しレジスタ指定回路の駆動クロックに同期化させるものであり、
上記距離接近検出回路が、クロック同期化回路によって読み出し用のクロック信号に同期化された後の書き込みイネーブル信号を用いるものである、
請求項4に記載の緩衝バッファ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003125066A JP4179920B2 (ja) | 2003-04-30 | 2003-04-30 | 緩衝バッファ回路 |
US10/837,513 US6885594B2 (en) | 2003-04-30 | 2004-04-30 | Method and circuit for elastic storing capable of adapting to high-speed data communications |
US11/074,467 US7277332B2 (en) | 2003-04-30 | 2005-03-08 | Method and circuit for elastic storing capable of adapting to high-speed data communications |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003125066A JP4179920B2 (ja) | 2003-04-30 | 2003-04-30 | 緩衝バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004336110A JP2004336110A (ja) | 2004-11-25 |
JP4179920B2 true JP4179920B2 (ja) | 2008-11-12 |
Family
ID=33308159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003125066A Expired - Fee Related JP4179920B2 (ja) | 2003-04-30 | 2003-04-30 | 緩衝バッファ回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6885594B2 (ja) |
JP (1) | JP4179920B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7269697B1 (en) * | 2003-05-07 | 2007-09-11 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Apparatus and methodology for an input port scheduler |
US7124241B1 (en) * | 2003-05-07 | 2006-10-17 | Avago Technologies General Ip (Singapore) Pte.Ltd. | Apparatus and methodology for a write hub that supports high speed and low speed data rates |
JP2007114840A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | データ同期装置及びそのデータ同期方法 |
KR100845527B1 (ko) * | 2006-12-06 | 2008-07-10 | 삼성전자주식회사 | 메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법 |
US8611178B2 (en) * | 2011-11-11 | 2013-12-17 | Qualcomm Incorporated | Device and method to perform memory operations at a clock domain crossing |
CN109412740B (zh) * | 2017-08-16 | 2020-09-29 | 深圳市中兴微电子技术有限公司 | 一种处理延时抖动的方法及装置 |
US10923175B2 (en) | 2018-01-31 | 2021-02-16 | Samsung Electronics Co., Ltd. | Memory device adjusting duty cycle and memory system having the same |
EP3803872A4 (en) * | 2018-05-29 | 2022-03-09 | Micron Technology, Inc. | APPARATUS AND METHODS FOR ADJUSTING A DUTY CYCLE ADJUSTER TO IMPROVE CLOCK DUTY CYCLE |
US10715127B2 (en) | 2018-11-21 | 2020-07-14 | Micron Technology, Inc. | Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation |
CN110364202B (zh) * | 2019-07-22 | 2021-08-24 | 上海兆芯集成电路有限公司 | 存储器装置 |
CN112114875B (zh) * | 2020-08-27 | 2023-06-02 | 中国科学院计算技术研究所 | 一种超导并行寄存器堆装置 |
CN114261307B (zh) * | 2021-12-31 | 2024-02-02 | 浙江吉利控股集团有限公司 | 电池箱的识别方法、装置、设备及存储介质 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4922441A (en) | 1987-01-19 | 1990-05-01 | Ricoh Company, Ltd. | Gate array device having a memory cell/interconnection region |
USRE36716E (en) * | 1987-07-15 | 2000-05-30 | Hitachi, Ltd. | Switching system for switching cells having error detection apparatus |
US5161228A (en) | 1988-03-02 | 1992-11-03 | Ricoh Company, Ltd. | System with selectively exclusionary enablement for plural indirect address type interrupt control circuit |
US5341468A (en) | 1991-01-28 | 1994-08-23 | Ricoh Company, Ltd. | Image processor |
JP2983728B2 (ja) | 1991-01-30 | 1999-11-29 | 株式会社リコー | クリッピング処理装置 |
JP3332165B2 (ja) | 1992-08-08 | 2002-10-07 | 株式会社リコー | 画像処理装置 |
JPH06110655A (ja) | 1992-09-29 | 1994-04-22 | Ricoh Co Ltd | ソート処理装置 |
JP3448816B2 (ja) | 1992-12-25 | 2003-09-22 | 株式会社リコー | ソーティング装置 |
JP3240447B2 (ja) | 1993-02-19 | 2001-12-17 | 株式会社リコー | 画像処理装置 |
US5732204A (en) | 1994-02-01 | 1998-03-24 | Ricoh Company, Ltd. | Method and device for 3D image processing |
JPH07250101A (ja) | 1994-03-14 | 1995-09-26 | Nec Corp | エラスティックストア回路 |
JPH07295787A (ja) | 1994-04-21 | 1995-11-10 | Ricoh Co Ltd | 演算処理装置 |
JPH08339298A (ja) | 1995-02-02 | 1996-12-24 | Ricoh Co Ltd | マイクロプロセッサにおける命令追加方法及びそれを用いたマイクロプロセッサ |
JP3123473B2 (ja) * | 1997-07-24 | 2001-01-09 | 日本電気株式会社 | 半導体記憶装置 |
US6381190B1 (en) * | 1999-05-13 | 2002-04-30 | Nec Corporation | Semiconductor memory device in which use of cache can be selected |
JP3776295B2 (ja) * | 2000-06-26 | 2006-05-17 | 沖電気工業株式会社 | シリアルアクセスメモリおよびデータライト/リード方法 |
AU2002314343A1 (en) * | 2001-06-27 | 2003-03-03 | Incorporated Technologies (Holdings) Limited | Interface for removable storage devices |
-
2003
- 2003-04-30 JP JP2003125066A patent/JP4179920B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-30 US US10/837,513 patent/US6885594B2/en not_active Expired - Lifetime
-
2005
- 2005-03-08 US US11/074,467 patent/US7277332B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050146950A1 (en) | 2005-07-07 |
JP2004336110A (ja) | 2004-11-25 |
US6885594B2 (en) | 2005-04-26 |
US7277332B2 (en) | 2007-10-02 |
US20040218425A1 (en) | 2004-11-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050916 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080819 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080826 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |