JP3776295B2 - シリアルアクセスメモリおよびデータライト／リード方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，シリアルアクセスメモリおよびシリアルアクセスメモリのデータライト／リード方法に関するものである。
【０００２】
【従来の技術】
テレビやＶＴＲの映像信号をディジタル処理する場合，Ａ／Ｄコンバータによって変換されたディジタル・データは，ビデオメモリに展開される。３次元Ｙ／Ｃ分離に代表されるフレーム間演算が必要な場合には，ビデオメモリとして，画像１フレーム分のデータを格納することが可能なフレームメモリが用いられる。
【０００３】
一般的に，フレームメモリにはデータをシリアルに入出力するシリアルアクセスメモリ(SAM:Serial Access Memory)が備えられている。従来のシリアルアクセスメモリは，アクセス方法の違いからラインアクセスタイプとＦＩＦＯ(First In First Out)タイプに分類される。
【０００４】
ＦＩＦＯタイプのシリアルアクセスメモリは，外部からのアドレス入力を必要としない。ライト動作とリード動作はともにリセット信号の入力によって開始される。ライト動作が開始されると，先頭アドレスのメモリセルから順番に，すべてのメモリセルに対して画像データが連続的に書き込まれる。また，リード動作が開始されると，先頭アドレスのメモリセルから順番に，すべてのメモリセルから格納データが連続的に読み出される。
【０００５】
一方，ラインアクセスタイプのシリアルアクセスメモリは，ライト／リード動作の際，外部から入力されるアドレスに従い，複数のワード線の中から一のワード線が選択される。そして，選択されたワード線に接続されている複数のメモリセルがアクセスされる。このように，ラインアクセスタイプのシリアルアクセスメモリによれば，ランダムにラインアドレスを設定することができるため，例えば，画面分割表示や子画面表示のための画像データをディスプレイに対して供給することが可能となる。
【０００６】
ＦＩＦＯタイプのシリアルアクセスメモリおよびラインアクセスタイプのシリアルアクセスメモリはともに，メモリセルアレイに対して書き込まれるデータを一時的に格納するライトレジスタとメモリセルアレイから読み出されたデータを一時的に格納するリードレジスタを備えている。さらに，ＦＩＦＯタイプのシリアルアクセスメモリは，ライトレジスタとリードレジスタの他に，ライト／リードレジスタを備えている。このライト／リードレジスタには，シリアルアクセスメモリに入力されたシリアルデータのうち，先頭から所定ビット分のデータが格納される。
【０００７】
シリアルアクセスメモリにおいて，ライトレジスタからメモリセルアレイに対してデータを転送する際，または，メモリセルアレイからリードレジスタに対してデータを転送する際，一のワード線が選択されるが，この選択されたワード線が所定の電位に達するまでには通常２００〜３００ｎｓの時間が必要となる。シリアルアクセスメモリでは，リード動作とライト動作が相互に非同期に実行されるため，ライト動作におけるライトレジスタからメモリセルへのライトデータ転送動作と，リード動作におけるメモリセルアレイからリードレジスタへのリードデータ転送動作が時期的に重なる場合がある。これに加えてセルフリフレッシュ動作が重なる場合もある。
【０００８】
したがって，ラインアクセスタイプのシリアルアクセスメモリにおいて，外部からアドレスが入力された後，メモリセルアレイに対してデータを書き込む実質的なライト動作，あるいは，メモリセルアレイからデータを読み出す実質的なリード動作を開始するまでに，所定の時間（ウェイト時間：約１．５μｓ）の経過を待つ必要がある。
【０００９】
この点，ＦＩＦＯタイプのシリアルアクセスメモリは，上述のようにライト／リードレジスタを備えており，選択されたワード線が所定の電位に達するまでの間，このライト／リードレジスタに対するアクセスが行われる。したがって，ラインアクセスタイプのシリアルアクセスメモリとは異なり，リセット信号が入力された直後から実質的なライト／リード動作が開始される。
【００１０】
【発明が解決しようとする課題】
以上のように，従来のシリアルアクセスメモリには２種類のタイプが存在し，それぞれ機能上の特徴を有する。従来，シリアルアクセスメモリが組み込まれるシステムの仕様に基づいて，いずれかのタイプが選択されていた。
【００１１】
しかし，一方のタイプのシリアルアクセスメモリを選択した場合でも，他方のタイプの機能が要求される場合もある。例えば，ＦＩＦＯタイプのシリアルアクセスメモリは，ランダムなアドレス指定が不可能である。したがって，このタイプのシリアルアクセスメモリを用いてライン補間等の画像処理を行う場合，特殊な方法が用いられていた。具体的には，先頭アドレスのワード線から順次ワード線が選択されている間，所定のアドレスのワード線が選択されるまでリードイネーブル信号をインアクティブ状態としてメモリセルから格納データが読み出されないようにする必要があった。
【００１２】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，従来のＦＩＦＯタイプのシリアルアクセスメモリが有する機能と，ラインアクセスタイプのシリアルアクセスメモリが有する機能を兼ね備え，データ処理の観点から最適なデータライト／リード動作を適宜選択することが可能なシリアルアクセスメモリおよびデータライト／リード方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有し，１ワードの入力シリアルデータを格納した後，複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して，格納した１ワードのデータを転送する第１レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有し，複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルから１ワードの格納データが転送され，転送されたデータを１ワードの出力シリアルデータとして出力する第２レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有し，１ワードの入力シリアルデータを格納した後，１ワードの出力シリアルデータとして出力する第３レジスタとを備えることを特徴とする，シリアルアクセスメモリが提供される。かかる構成によれば，第１レジスタに格納され，選択された一のワード線に接続されている複数のメモリセルに対して転送されるデータと同じデータを第３レジスタに格納することが可能となる。したがって，選択された一のワード線に接続されている複数のメモリセルに格納されているデータを読み出す場合，このデータに代えて，第３レジスタに格納されているデータを読み出すことも可能となる。
【００１４】
共通アドレス手段を備えて，この共通アドレス手段から出力されるアドレス信号にしたがって，第２レジスタに格納されているデータと，第３レジスタに格納されているデータをシリアルに出力するようにしてもよい。第２レジスタと第３レジスタ個別にアドレス手段を備える場合に比べて，回路規模が縮小される。
【００１５】
第１レジスタに格納された入力シリアルデータを，第３レジスタに対して転送するデータ転送手段を備えるようにしてもよい。この構成によれば，第１レジスタから第３レジスタに対してデータを一括して転送することが可能となり，個別に第３レジスタにシリアルデータを格納する場合に比べて，データ格納にかかる時間が短縮される。
【００１６】
本発明の第２の観点によれば，複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第１レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第２レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第３レジスタとを備えるシリアルアクセスメモリのライト／リード方法が提供される。そして，このシリアルアクセスメモリのライト／リード方法は，１ワードの入力シリアルデータを第１レジスタおよび第３レジスタに格納する第１ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する第２ライト工程と，第１ライト工程において，第１レジスタおよび第３レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第３ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された他のワード線に接続されている複数のメモリセルに対して転送する第４ライト工程とを含むことを特徴としている。この方法によれば，第２ライト工程において第１レジスタからデータが転送された一のワード線に接続されている複数のメモリセルには，第３レジスタに格納されているデータと同じデータが格納されることになる。
【００１７】
本発明の第３の観点によれば，１ワードの入力シリアルデータを第１レジスタに格納する第１ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送するとともに，第３レジスタに対して転送する第２ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第３ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された他のワード線に接続されている複数のメモリセルに対して転送する第４ライト工程とを含むことを特徴とする，シリアルアクセスメモリのライト／リード方法が提供される。この方法によれば，第２ライト工程において第１レジスタからデータが転送された一のワード線に接続されている複数のメモリセルには，第３レジスタに格納されているデータと同じデータが格納されることになる。しかも，第１レジスタから第３レジスタに対して１ワードのデータを一括して転送することが可能となり，第３レジスタに対して１ワードのシリアルデータを格納する場合に比べて，ライト時間が短縮され，消費電力が低減される。
【００１８】
本発明の第４の観点によれば，１ワードの入力シリアルデータを第１レジスタに格納する第１ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードのデータを第３レジスタに対して転送する第２ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第３ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する第４ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第５ライト工程と，第５ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された他のワード線に接続されている複数のメモリセルに対して転送する第６ライト工程とを含むことを特徴とする，シリアルアクセスメモリのライト／リード方法が提供される。この方法によれば，第３レジスタに格納されるデータが，各ワード線に接続されている複数のメモリセルに対して，重複して格納されなくなるため，ライト動作の効率が向上する。
【００１９】
上記のシリアルアクセスメモリのライト／リード方法を構成する各ライト工程に続いて，一のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第１リード工程と，第１リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第２リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第３リード工程と，第３リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第４リード工程とを実施するようにしてもよい。また，第３レジスタに格納されているデータを１ワードの出力シリアルデータとして出力する第１リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第２リード工程と，第２リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第３リード工程とを追加実施するようにしてもよい。
【００２０】
さらに上記のシリアルアクセスメモリのライト／リード方法に対して，第３レジスタに格納されているデータを１ワードの出力シリアルデータとして出力する第１リード工程と，一のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第２リード工程と，第２リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第３リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第４リード工程と，第４リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程を追加するようにしてもよい。
【００２１】
第２リード工程を第１リード工程に並行して行うことによって，データリードにかかる時間の短縮が実現する。
【００２２】
本発明の第５の観点によれば，複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）を格納することが可能な容量を有する第１レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）を格納することが可能な容量を有する第２レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）よりも小さい容量（ｐビット）を有する第３レジスタとを備えるシリアルアクセスメモリのライト／リード方法が提供される。そして，この方法は，１ワードの入力シリアルデータの第１ビットから第ｐビットまでを第３レジスタに格納する第１ライト工程と，１ワードの入力シリアルデータの第ｐ＋１ビットから第ｍビットまでを第１レジスタに格納する第２ライト工程と，第２ライト工程において，第１レジスタに格納された第ｐ＋１ビットから第ｍビットまでのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する第３ライト工程と，第１ライト工程および第２ライト工程において，第３レジスタおよび第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第４ライト工程と，第４ライト工程において，第１レジスタに格納された１ワードのデータを一のワード線以外の他のワード線に接続されている複数のメモリセルに対して転送する第５ライト工程とを含むことを特徴としている。
【００２３】
上記のシリアルアクセスメモリのライト／リード方法に対して，一のワード線に接続されている複数のメモリセルの格納データを第２レジスタに転送する第１リード工程と，第３レジスタに格納されているデータをｐビット長の出力シリアルデータとして出力する第２リード工程と，第１リード工程において，第２レジスタに転送され格納されたデータのうち，第ｐ＋１ビットから第ｍビットまでを出力シリアルデータとして出力する第３リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第４リード工程と，第４リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程を追加実行するようにしてもよい。
【００２４】
また，上記のシリアルアクセスメモリのライト／リード方法に対して，第３レジスタに格納されているデータをｐビット長の出力シリアルデータとして出力する第１リード工程と，第１リード工程に並行して，一のワード線に接続されている複数のメモリセルの格納データを第２レジスタに転送する第２リード工程と，第２リード工程において，第２レジスタに転送され格納されたデータのうち，第ｐ＋１ビットから第ｍビットまでを出力シリアルデータとして出力する第３リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第４リード工程と，第４リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程を追加実行するようにしてもよい。
【００２５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるシリアルアクセスメモリおよびデータライト／リード方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２６】
［第１の実施の形態］
本発明の第１の実施の形態にかかるシリアルアクセスメモリ１０１の構成を図１に示す。
【００２７】
本実施の形態にかかるシリアルアクセスメモリ１０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，入出力手段２４，ライト／リードＹアドレス手段３０，ライト／リード転送手段グループ３１，およびライト／リードレジスタグループ３２を備える。
【００２８】
Ｘアドレス手段１３は，メモリ制御部１２に制御され，複数のワード線ＷＬ１〜ＷＬｎ（ｎは，正の整数）の中から一のワード線を選択しＨレベルとする。
【００２９】
メモリセルアレイ１１は，複数のワード線ＷＬ１〜ＷＬｎと複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ（ｍは正の整数）との交差位置に配された複数のメモリセルＭＣ１１〜ＭＣｍｎから構成されている。各メモリセルＭＣ１１〜ＭＣｍｎは，トランジスタ（図示せず）とキャパシタ（図示せず）を１個ずつ備えている。
【００３０】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍには，センスアンプＳＡ１〜ＳＡｍが接続されており，これらのセンスアンプＳＡ１〜ＳＡｍによってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに現れる電位変化が増幅される。
【００３１】
次に，メモリセルアレイ１１からみてライト側の回路構成について説明する。
【００３２】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，ライト第１転送手段グループ１６を介して，ライトレジスタグループ１７に接続されている。ライト第１転送手段グループ１６は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライト第１転送手段１６−１〜１６−ｍから構成されている。ライトレジスタグループ１７は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍから構成されている。
【００３３】
各ライト第１転送手段１６−１〜１６−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，ライト第１転送手段１６−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，ライトレジスタＷｒｅｇ−１に接続されている。そして，ライト第１転送手段１６−１〜１６−ｍを構成する２×ｍ個のトランジスタは，制御信号ＷＴによってオン／オフ制御される。
【００３４】
ライトレジスタグループ１７は，ライト第２転送手段グループ１８を介して，ライトデータバスＷＤ，／ＷＤに接続されている。ライト第２転送手段グループ１８は，ライトレジスタグループ１７を構成するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍそれぞれに対応するライト第２転送手段１８−１〜１８−ｍから構成されている。
【００３５】
各ライト第２転送手段１８−１〜１８−ｍは，２つのトランジスタから構成されている。例えば，ライトレジスタＷｒｅｇ−１は，ライト第２転送手段１８−１を構成する２個のトランジスタのドレイン・ソースを介して，ライトデータバスＷＤ，／ＷＤに接続されている。各ライト第２転送手段１８−１〜１８−ｍには，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍが入力されており，各ライト第２転送手段１８−１〜１８−ｍを構成する２個のトランジスタは，ライトＹアドレス信号ＹＷ１〜ＹＷｍによってオン／オフ制御される。
【００３６】
ライトデータバスＷＤ，／ＷＤは，入力手段２２を介して，入力端子ＤＩＮに接続されている。
【００３７】
次に，メモリセルアレイ１１からみてリード側の回路構成について説明する。
【００３８】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，リード第１転送手段グループ１９を介して，リードレジスタグループ２０に接続されている。リード第１転送手段グループ１９は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリード第１転送手段１９−１〜１９−ｍから構成されている。リードレジスタグループ２０は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍから構成されている。
【００３９】
各リード第１転送手段１９−１〜１９−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，リード第１転送手段１９−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，リードレジスタＲｒｅｇ−１に接続されている。リード第１転送手段１９−１〜１９−ｍを構成する２×ｍ個のトランジスタは，制御信号ＲＴによってオン／オフ制御される。
【００４０】
リードレジスタグループ２０は，リード第２転送手段グループ２１を介して，リードデータバスＲＤ，／ＲＤに接続されている。リード第２転送手段グループ２１は，リードレジスタグループ２０を構成するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍそれぞれに対応するリード第２転送手段２１−１〜２１−ｍから構成されている。
【００４１】
各リード第２転送手段２１−１〜２１−ｍは，２つのトランジスタから構成されている。例えば，リードレジスタＲｒｅｇ−１は，リード第２転送手段２１−１を構成する２個のトランジスタのドレイン・ソースを介して，リードデータバスＲＤ，／ＲＤに接続されている。各リード第２転送手段２１−１〜２１−ｍには，リードＹアドレス手段１５から出力されるリードＹアドレス信号ＹＲ１〜ＹＲｍが入力されており，各リード第２転送手段２１−１〜２１−ｍを構成する２個のトランジスタは，リードＹアドレス信号ＹＲ１〜ＹＲｍによってオン／オフ制御される。
【００４２】
リードデータバスＲＤ，／ＲＤは，出力手段２３を介して，出力端子ＤＯＵＴに接続されている。
【００４３】
ライト側に位置する入力手段２２とリード側に位置する出力手段２３はそれぞれ，ライトデータバスＷＤ，／ＷＤとリードデータバスＲＤ，／ＲＤによって，入出力手段２４に接続されている。
【００４４】
ライト／リードレジスタグループ３２は，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから構成されている。これらライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍは，ライトレジスタグループ１７を構成するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍおよびリードレジスタグループ２０を構成するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍと同様に，各ワード線ＷＬ1〜ＷＬｎに接続されているメモリセルと同数（ｍ個）である。
【００４５】
ライト／リードレジスタグループ３２は，ライト／リード転送手段グループ３１およびライト／リードデータバスＷＲＤ，／ＷＲＤを介して入出力手段２４に接続されている。ライト／リード転送手段グループ３１は，ライト／リードレジスタグループ３２を構成するライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍそれぞれに対応するライト／リード転送手段３１−１〜３１−ｍから構成されている。
【００４６】
各ライト／リード転送手段３１−１〜３１−ｍは，２つのトランジスタから構成されている。例えば，ライト／リードレジスタＷＲｒｅｇ−１は，ライト／リード転送手段３１−１を構成する２個のトランジスタのドレイン・ソースを介して，ライト／リードデータバスＷＲＤ，／ＷＲＤに接続されている。各ライト／リード転送手段３１−１〜３１−ｍには，ライト／リードＹアドレス手段３０から出力されるライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍが入力されており，各ライト／リード転送手段３１−１〜３１−ｍを構成する２個のトランジスタは，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍによってオン／オフ制御される。
【００４７】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ１０１の動作について，図２，図３，図４，図５を用いて説明する。シリアルアクセスメモリ１０１は，ライト／リード動作を行うにあたり，モード信号ＭＯＤＥがメモリ制御部１２に入力され，動作モードが設定される。
【００４８】
図２は，第１モードに設定されたシリアルアクセスメモリ１０１のライト動作を示すタイミングチャートである。以下，図中の時刻ごとにこのライト動作を説明する。
【００４９】
＜時刻ｔ１＞
メモリ制御部１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００５０】
＜時刻ｔ２＞
ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，ライトＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１が選択された場合に即してライト動作を説明する。
【００５１】
＜時刻ｔ３＞
時刻ｔ２から所定の時間（ウェイト時間：約１．５μｓ）が経過した時刻ｔ３において，クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。同時に，ライト／リードＹアドレス手段３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されるとともに，入出力手段２４を介してライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。また，Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１にも格納される。
【００５２】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３以降，時刻ｔ４までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。これに並行して，ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納され，入力手段２２，ライトデータバスＷＤ，／ＷＤ，入出力手段２４，およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍに格納される。
【００５３】
＜時刻ｔ５＞
メモリ制御部１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍ（１ワード）の，メモリセルアレイ１１への転送が開始される。
【００５４】
＜時刻ｔ６＞
時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【００５５】
＜時刻ｔ７＞
再び，メモリ制御部１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。時刻ｔ７において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍ’がメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００５６】
＜時刻ｔ８＞
ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１’がメモリ制御部１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，ライトＸアドレスＷＸＡＤによって，最初のワード線ＷＬ１の選択に続いてワード線ＷＬ２が選択された場合に即してライト動作を説明する。
【００５７】
＜時刻ｔ９＞
時刻ｔ８から所定の時間（ウェイト時間：約１．５μｓ）が経過した時刻ｔ９において，クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１’は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１’がライトレジスタＷｒｅｇ−１に格納される。
【００５８】
＜時刻ｔ９〜ｔ１０＞
時刻ｔ９以降，時刻ｔ１０までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２’〜ＤＩｍ’が順次入力されており，各入力データＤＩ２’〜ＤＩｍ’は，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【００５９】
＜時刻ｔ１１＞
メモリ制御部１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１’〜ＤＩｍ’の，メモリセルアレイ１１への転送が開始される。
【００６０】
＜時刻ｔ１２＞
時刻ｔ７〜ｔ８において選択されたワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１’〜ＤＩｍ’が，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対して一斉に転送される。
【００６１】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第１モードに設定された場合のライト動作の一例である。ここでは，最初にワード線ＷＬ１が選択され，続いてワード線ＷＬ２が選択され，選択されたワード線に接続されたメモリセルに対してデータが格納されている。ただし，選択するワード線と選択の順番は，外部から入力されるライトＸアドレスＷＸＡＤによって適宜設定可能である。例えば，時刻ｔ１２において，ワード線ＷＬ２に代えてワード線ＷＬｎを選択してもよい（図２破線部）。すなわち，このライト動作によれば，ライトＸアドレスＷＸＡＤに従って，ワード線ＷＬ１〜ＷＬｎがランダムに選択され，選択されたワード線に接続されているメモリセルに対してデータが書き込まれることになる。このように，第１モードに設定されたシリアルアクセスメモリ１０１のライト動作は，従来のラインアクセスタイプのシリアルアクセスメモリのライト動作に相当する。
【００６２】
次に，モード信号ＭＯＤＥに基づいて第２モードに設定されたシリアルアクセスメモリ１０１のライト動作について，図３を用いて説明する。
【００６３】
＜時刻ｔ１＞
ライト動作は，メモリ制御部１２に対して，ライトリセット信号ＷＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトリセット信号ＷＲを検出する。
【００６４】
＜時刻ｔ２＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。同時に，ライト／リードＹアドレス手段３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されるとともに，入出力手段２４を介してライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。また，Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１に格納される。
【００６５】
＜時刻ｔ２〜ｔ３＞
時刻ｔ２以降，時刻ｔ３までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。これに並行して，ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納され，入力手段２２，ライトデータバスＷＤ，／ＷＤ，入出力手段２４，およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍに格納される。
【００６６】
＜時刻ｔ４＞
ワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【００６７】
＜時刻ｔ５＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１’は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１’がライトレジスタＷｒｅｇ−１に格納される。
【００６８】
＜時刻ｔ５〜ｔ６＞
時刻ｔ５以降，時刻ｔ６までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２’〜ＤＩｍ’が順次入力されており，各入力データＤＩ２’〜ＤＩｍ’は，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【００６９】
＜時刻ｔ７＞
ワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１’〜ＤＩｍ’が，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対して一斉に転送される。
【００７０】
＜時刻ｔ７以降＞
時刻ｔ２から時刻ｔ７までの動作を，ワード線ＷＬのアドレスを一つずつインクリメントしながら繰り返し，入力データをワード線ＷＬ３〜ＷＬｎそれぞれに接続されているメモリセルアレイＭＣ１３〜ＭＣｍ３，・・・，ＭＣ１ｎ〜ＭＣｍｎに格納する。
【００７１】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第２モードに設定された場合のライト動作の一例である。このライト動作によれば，外部からライトＸアドレスＷＸＡＤが入力されなくても，ワード線ＷＬ１〜ＷＬｎが順番に選択され，選択されたワード線に接続されているメモリセルに対してデータが書き込まれることになる。このように，第２モードに設定されたシリアルアクセスメモリ１０１のライト動作は，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト動作に相当する。
【００７２】
なお，本実施の形態にかかるシリアルアクセスメモリ１０１は，図１に示した回路と同じ構成の回路を別個に備えており（図示せず），いわゆるデュアルバンク構成を採用している。図３に示した時刻ｔ４から時刻ｔ５の間に入力端子ＤＩＮに順次入力される入力データは，他方のバンクに属するライトレジスタに一旦書き込まれた後，他方のバンクに属するメモリセルアレイに書き込まれている。
【００７３】
次に，モード信号ＭＯＤＥに基づいて第１モードに設定されたシリアルアクセスメモリ１０１のリード動作について，図４を用いて説明する。
【００７４】
＜時刻ｔ１＞
メモリ制御部１２に対して，リードＸアドレスＲＸＡＤがシリアルに入力される。なお，リードＸアドレスＲＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのリードアドレスイネーブル信号ＲＡＤＥが入力される。まず，時刻ｔ１において，リードＸアドレスＲＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次リードＸアドレスＲＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００７５】
＜時刻ｔ２＞
リードＸアドレスＲＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，リードＸアドレスＲＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるリードアドレスイネーブル信号ＲＡＤＥがＬレベルとされる。以下，リードＸアドレスＲＸＡＤによって，ワード線ＷＬ１が選択された場合に即してリード動作を説明する。
【００７６】
＜時刻ｔ３＞
時刻ｔ２で選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード側第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して一斉に転送される。
【００７７】
＜時刻ｔ４＞
クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードイネーブル信号ＲＥを検出する。リードＹアドレス手段１５は，リードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ１を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ１によってリード側第２転送手段２１−１がオン状態となるため，リードレジスタＲｒｅｇ−１に格納されているデータがリードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに伝達されたデータは，出力データＤＯ１として，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【００７８】
＜時刻ｔ４〜ｔ５＞
時刻ｔ４以降，時刻ｔ５までに，リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに順次伝達された各データは，出力データＤＯ２〜ＤＯｍとして，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【００７９】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第１モードに設定された場合のリード動作の一例である。ここでは，ワード線ＷＬ１が選択され，選択されたワード線に接続されたメモリセルの格納データが読み出されているが，選択するワード線は，外部から入力されるリードＸアドレスＲＸＡＤによって適宜設定可能である。すなわち，このリード動作によれば，リードＸアドレスＲＸＡＤに従って，ワード線ＷＬ１〜ＷＬｎがランダムに選択され，選択されたワード線に接続されているメモリセルから格納データが読み出されることになる。このように，第１モードに設定されたシリアルアクセスメモリ１０１のリード動作は，従来のラインアクセスタイプのシリアルアクセスメモリのリード動作に相当する。
【００８０】
図４に示したリード動作では，時刻ｔ４〜時刻ｔ５においてリードＹアドレス信号ＹＲ１〜ＹＲｍが順次選択されることによって，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データが読み出されている。ところで，上で説明したように，本実施の形態にかかるシリアルアクセスメモリ１０１のライト動作によれば，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データと同じデータが格納されている。したがって，リード動作において，メモリセルＭＣ１１〜ＭＣｍ１から格納データを読み出すのではなく，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから格納データを読み出すようにしてもよい（図４破線部）。この場合，図２に示した第１モードでのライト動作および図３に示した第２モードでのライト動作の中で，時刻ｔ３〜時刻ｔ４，時刻ｔ２〜時刻ｔ３において行われていたライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍとライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍへの入力データＤＩ１〜ＤＩｍの共通書き込みが不要となる。すなわち，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍへの入力データＤＩ１〜ＤＩｍの書き込みを省略することが可能となり，省電力化に繋がる。さらには，ワード線ＷＬ１およびこれに接続されるメモリセルを削除あるいはダミー化することも可能である。
【００８１】
次に，モード信号ＭＯＤＥに基づいて第２モードに設定されたシリアルアクセスメモリ１０１のリード動作について，図５を用いて説明する。
【００８２】
＜時刻ｔ１＞
リード動作は，メモリ制御部１２に対して，リードリセット信号ＲＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードリセット信号ＲＲを検出する。ライト／リードＹアドレス手段３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−１に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤに出力され，さらに，入出力手段２４，リードデータバスＲＤ，／ＲＤ，および出力手段２３を経由し，出力データＤＯ１として出力端子ＤＯＵＴに出力される。このリード動作では，リードリセット信号ＲＲが入力された後，ウェイト時間の経過を待つことなく，最初の出力データＤＯ１が出力される。
【００８３】
＜時刻ｔ２＞
ワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に格納されている各データが，リード第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送される。このように，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍからのデータ読み出し動作に並行して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２の格納データを転送しておくことによって，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍからのデータ読み出し動作が完了した直後からリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍからのデータ読み出し動作を開始させることが可能となる。
【００８４】
＜時刻ｔ３＞
ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ２を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ２によってライト／リード転送手段３１−２がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−２に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤに出力され，さらに，入出力手段２４，リードデータバスＲＤ，／ＲＤ，および出力手段２３を経由し，出力データＤＯ２として出力端子ＤＯＵＴに出力される。
【００８５】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３以降，時刻ｔ４までに，ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍを選択しＨレベルとする。これにともない，ライト／リードレジスタＷＲｒｅｇ−２〜ＷＲｒｅｇ−ｍに格納されている各データは，順次ライト／リードデータバスＷＲＤ，／ＷＲＤに出力され，さらに入出力手段２４，リードデータバスＲＤ，／ＲＤ，および出力手段２３を経由し，出力データＤＯ２〜ＤＯｍとして出力端子ＤＯＵＴに出力される。
【００８６】
＜時刻ｔ５＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ１を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ１によってリード第２転送手段２１−１がオン状態となるため，リードレジスタＲｒｅｇ−１に格納されているデータがリードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯ１’として出力端子ＤＯＵＴに出力される。
【００８７】
＜時刻ｔ６＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ２を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ２によってリード第２転送手段２１−２がオン状態となるため，リードレジスタＲｒｅｇ−２に格納されているデータがリードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯ２’として出力端子ＤＯＵＴに出力される。
【００８８】
＜時刻ｔ６以降＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯ２’〜ＤＯｍ’として出力端子ＤＯＵＴに出力される。
【００８９】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第２モードに設定された場合のリード動作の一例である。このリード動作によれば，外部からリードＸアドレスＲＸＡＤが入力されなくても，ワード線ＷＬ１〜ＷＬｎが順番に選択され，選択されたワード線に接続されているメモリセルから格納データが読み出されることになる。このように，第２モードに設定されたシリアルアクセスメモリ１０１のリード動作は，従来のＦＩＦＯタイプのシリアルアクセスメモリのリード動作に相当する。
【００９０】
以上の説明のとおり，本実施の形態にかかるシリアルアクセスメモリ１０１およびこのライト／リード動作によれば，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作，または，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作を適宜選択して実行することが可能となる。
【００９１】
［第２の実施の形態］
本発明の第２の実施の形態にかかるシリアルアクセスメモリ２０１の構成を図６に示す。
【００９２】
本実施の形態にかかるシリアルアクセスメモリ２０１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に対して，リードＹアドレス手段１５およびライト／リードＹアドレス手段３０がライト／リードＹアドレス手段２１１に置き換えられた構成を有するものである。すなわち，本実施の形態にかかるシリアルアクセスメモリ２０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，入出力手段２４，ライト／リード転送手段グループ３１，ライト／リードレジスタグループ３２，およびライト／リードＹアドレス手段２１１を備える。
【００９３】
ライト／リードＹアドレス手段２１１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に備えられたライトＹアドレス手段１５とライト／リードＹアドレス手段３０の両方の機能を兼備しており，リードＹアドレス信号ＹＲ１〜ＹＲｍをリード第２転送手段２１−１〜２１−ｍを構成するトランジスタのゲートに対して出力し，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍをライト／リード転送手段３１−１〜３１−ｍを構成するトランジスタのゲートに対して出力するように構成されている。そして，メモリ制御部１２から出力される切替信号ＹＣに従って，リードＹアドレス信号ＹＲ１〜ＹＲｍの出力ポートまたはライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートのいずれか一方がイネーブルとされる。
【００９４】
第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作を示す図２，図３，および，リード動作を示す図４，図５からも明らかなように，リードＹアドレス信号ＹＲ１〜ＹＲｍの出力タイミングと，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力タイミングが重なることはない。したがって，切替信号ＹＣを適切なタイミングでライト／リードＹアドレス手段２１１に供給すれば，本実施の形態にかかるシリアルアクセスメモリ２０１によって，第１の実施の形態にかかるシリアルアクセスメモリ１０１と略同一のライト／リード動作を行うことが可能となる。
【００９５】
シリアルアクセスメモリ２０１がライト動作を行う場合，第１モード（従来のラインアクセスタイプ相当）または第２モード（従来のＦＩＦＯタイプ相当）のどちらに設定されていても，メモリ制御部１２は，切替信号ＹＣによって，ライト／リードＹアドレス手段２１１に対してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートをイネーブルとするように指示する。
【００９６】
シリアルアクセスメモリ２０１が第１モード（従来のラインアクセスタイプ相当）に設定されリード動作を行う場合，メモリ制御部１２は，入力されるリードＸアドレスＲＸＡＤが先頭ワード線（ワード線ＷＬ１）を示しているときのみ，切替信号ＹＣによって，ライト／リードＹアドレス手段２１１に対してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートをイネーブルとするように指示し，それ以外にはリードＹアドレス信号ＹＲ１〜ＹＲｍの出力ポートをイネーブルとするように指示する。
【００９７】
シリアルアクセスメモリ２０１が第２モード（従来のＦＩＦＯタイプ相当）に設定されリード動作を行う場合，メモリ制御部１２は，リードリセット信号ＲＲが入力された直後の一ラインアクセス時に限り，切替信号ＹＣによって，ライト／リードＹアドレス手段２１１に対してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートをイネーブルとするように指示し，それ以降はリードＹアドレス信号ＹＲ１〜ＹＲｍの出力ポートをイネーブルとするように指示する。
【００９８】
以上のように，本実施の形態にかかるシリアルアクセスメモリ２０１によれば，第１の実施の形態にかかるシリアルアクセスメモリ１０１と同様の効果が得られると共に，回路規模の縮小が実現する。
【００９９】
なお，本実施の形態にかかるシリアルアクセスメモリ２０１において，ライト動作を行う場合，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍを，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに転送せず，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ転送し，そこに格納するようにしてもよい。この場合，リード動作において，メモリセルＭＣ１１〜ＭＣｍ１から格納データを読み出すのではなく，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから格納データを読み出す。この方法によれば，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍへの入力データＤＩ１〜ＤＩｍの書き込み省略による消費電力の低減が期待できる。さらには，ワード線ＷＬ１およびこれに接続されるメモリセルを削除あるいはダミー化することも可能である。
【０１００】
［第３の実施の形態］
本発明の第３の実施の形態にかかるシリアルアクセスメモリ３０１の構成を図７に示す。
【０１０１】
本実施の形態にかかるシリアルアクセスメモリ３０１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に対して，ライト第３転送手段グループ３１１が追加され，入出力手段２４が削除され，さらにはライト／リードＹアドレス手段３０，ライト／リード転送手段グループ３１，ライト／リードレジスタグループ３２がリード側からライト側にレイアウト変更された構成を有するものである。すなわち，本実施の形態にかかるシリアルアクセスメモリ３０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，ライト／リードＹアドレス手段３０，ライト／リード転送手段グループ３１，ライト／リードレジスタグループ３２，およびライト第３転送グループ３１１を備える。
【０１０２】
ライト第３転送手段グループ３１１は，各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに対応するライト側第３転送手段３１１−１〜３１１−ｍから構成されている。各ライト第３転送手段３１１−１〜３１１−ｍは，２つのトランジスタから構成されている。ライト第３転送手段３１１−１〜３１１−ｍを構成する２×ｍ個のトランジスタは，制御信号ＷＴＤによってオン／オフ制御される。例えば，ライトレジスタＷｒｅｇ−１に格納されているデータは，ライト第３転送手段３１１−１を構成する２つのトランジスタがオンすることによって，それぞれのドレイン・ソースを経由してライト／リードレジスタＷＲｒｅｇ−１に転送される。
【０１０３】
ライト／リードレジスタグループ３２は，ライト／リード転送手段グループ３１を介して，リードデータバスＲＤ，／ＲＤに接続されている。ライト／リード転送手段グループ３１は，ライト／リードレジスタグループ３２を構成するライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍそれぞれに対応するライト／リード転送手段３１−１〜３１−ｍから構成されている。
【０１０４】
各ライト／リード転送手段３１−１〜３１−ｍは，２つのトランジスタから構成されている。例えば，ライト／リードレジスタＷＲｒｅｇ−１は，ライト／リード転送手段３１−１を構成する２個のトランジスタのドレイン・ソースを介して，リードデータバスＲＤ，／ＲＤに接続されている。各ライト／リード転送手段３１−１〜３１−ｍには，ライト／リードＹアドレス手段３０から出力されるライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍが入力されており，各ライト／リード転送手段３１−１〜３１−ｍを構成する２個のトランジスタは，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍによってオン／オフ制御される。
【０１０５】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ３０１の動作について，図８，図９を用いて説明する。シリアルアクセスメモリ３０１は，ライト／リード動作を行うにあたり，モード信号ＭＯＤＥがメモリ制御部１２に入力され，動作モードが設定される。
【０１０６】
図８は，第１モードに設定されたシリアルアクセスメモリ３０１のライト動作を示すタイミングチャートである。第１モードに設定されたシリアルアクセスメモリ３０１のライト動作は，図２に示した第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作に対して，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍへのデータ転送に関する動作が異なる。以下，ライト動作の相違点を中心に説明する。
【０１０７】
＜時刻ｔ１〜ｔ２＞
時刻ｔ１，時刻ｔ２におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１０８】
＜時刻ｔ３＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。この動作は，シリアルアクセスメモリ３０１とシリアルアクセスメモリ１０１との間で共通する。
【０１０９】
ただし，時刻ｔ３におけるシリアルアクセスメモリ１０１のライト動作によれば，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとするが（図２），シリアルアクセスメモリ３０１のライト動作によれば，ライト／リードＹアドレス手段３０はすべてのライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍをＬに保持する（図８）。
【０１１０】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３から時刻ｔ４までの間も同様に，シリアルアクセスメモリ３０１のライト動作によれば，ライトＹアドレス手段１４は順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとするが，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍをＬに保持する。この結果，入力データＤＩ１〜ＤＩｍは，ライトレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍにのみ格納され，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには格納されない。
【０１１１】
＜時刻ｔ５＞
メモリ制御部１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【０１１２】
＜時刻ｔ６＞
時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【０１１３】
＜時刻ｔ６’＞
制御信号ＷＴＤがメモリ制御部１２によってＨレベルとされる。これによって，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ライト／リードレジスタグループ３２に一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【０１１４】
＜時刻ｔ７以降＞
時刻７以降におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１１５】
以上が，本実施の形態にかかるシリアルアクセスメモリ３０１が第１モードに設定された場合のライト動作の一例である。
【０１１６】
次に，第２モードに設定されたシリアルアクセスメモリ３０１のライト動作を図９に基づいて説明する。第２動作モードに設定されたシリアルアクセスメモリ３０１のライト動作は，図３に示した第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作に対して，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍへのデータ転送に関する動作が異なる。以下，ライト動作の相違点を中心に説明する。
【０１１７】
＜時刻ｔ１＞
時刻ｔ１におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１１８】
＜時刻ｔ２＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。この動作は，シリアルアクセスメモリ３０１とシリアルアクセスメモリ１０１との間で共通する。
【０１１９】
ただし，時刻ｔ２におけるシリアルアクセスメモリ１０１のライト動作によれば，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとするが（図３），シリアルアクセスメモリ３０１のライト動作によれば，ライト／リードＹアドレス手段３０はすべてのライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍをＬに保持する（図９）。
【０１２０】
＜時刻ｔ２〜ｔ３＞
時刻ｔ２から時刻ｔ３までの間も同様に，シリアルアクセスメモリ３０１のライト動作によれば，ライトＹアドレス手段１４は順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを順次選択しＨレベルとするが，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍをＬに保持する。この結果，入力データＤＩ１〜ＤＩｍは，ライトレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍにのみ格納され，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには格納されない。
【０１２１】
＜時刻ｔ４＞
ワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【０１２２】
＜時刻ｔ４’＞
制御信号ＷＴＤがメモリ制御部１２によってＨレベルとされる。これによって，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ライト／リードレジスタグループ３２に一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【０１２３】
＜時刻ｔ５以降＞
時刻７以降におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１２４】
以上が，本実施の形態にかかるシリアルアクセスメモリ３０１が第２モードに設定された場合のライト動作の一例である。
【０１２５】
なお，本実施の形態にかかるシリアルアクセスメモリ３０１のリード動作は，図４，図５に示した第１の実施の形態にかかるシリアルアクセスメモリ１０１のリード動作と略同一である。
【０１２６】
以上説明したように，本実施の形態にかかるシリアルアクセスメモリ３０１によれば，第１の実施の形態にかかるシリアルアクセスメモリ１０１と同様に，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作およびＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作に相当するライト／リード動作を選択的に実行することが可能となる。
【０１２７】
さらに，シリアルアクセスメモリ３０１によれば，ライト動作中におけるライト／リードＹアドレス手段３０のライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの選択動作が不要となるため，省電力化が実現する。
【０１２８】
本実施の形態にかかるシリアルアクセスメモリ３０１のライト動作において，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍを，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍからワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して転送格納せず，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ格納するようにしてもよい。具体的には，図８の時刻ｔ６および図９の時刻ｔ４において，Ｈレベルとされている制御信号ＷＴをＬレベルに維持する。ライト第１転送手段１６−１〜１６−ｍは，オフ状態を保持するため，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されているデータがメモリセルアレイ１１に転送されることはない。そして，続いて制御信号ＷＴＤをＨレベルとすることによって，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されているデータがライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍに対して転送される。この結果，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍは，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ格納されることになる。続くリード動作では，メモリセルＭＣ１１〜ＭＣｍ１へはアクセスせずに，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから格納データを読み出す。
【０１２９】
このように，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍをライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ格納することによって，データ転送時間が短縮し，消費電力が低減する。
【０１３０】
［第４の実施の形態］
本発明の第４の実施の形態にかかるシリアルアクセスメモリ４０１の構成を図１０に示す。
【０１３１】
本実施の形態にかかるシリアルアクセスメモリ４０１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に対して，リード／ライトＹアドレス手段３０，ライト／リード転送手段グループ３１，およびライト／リードレジスタグループ３２が，リード／ライトＹアドレス手段４３０，ライト／リード転送手段グループ４３１，およびライト／リードレジスタグループ４３２に置き換えられた構成を有するものである。すなわち，本実施の形態にかかるシリアルアクセスメモリ４０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，ライト／リードＹアドレス手段４３０，ライト／リード転送手段グループ４３１，およびライト／リードレジスタグループ４３２を備える。
【０１３２】
ライト／リードレジスタグループ４３２は，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐから構成されている。
【０１３３】
ライト／リードレジスタグループ４３２は，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐから構成されている。これらライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐは相互に同一の構成であり，各ワード線ＷＬ1〜ＷＬｎに接続されているメモリセルとの個数（ｍ個）よりも少ない個数（ｐ個）である。
【０１３４】
ライト／リードレジスタグループ４３２は，ライト／リード転送手段グループ４３１およびライト／リードデータバスＷＲＤ，／ＷＲＤを介して入力手段２２および出力手段２３に接続されている。ライト／リード転送手段グループ４３１は，ライト／リードレジスタグループ４３２を構成するライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐそれぞれに対応するライト／リード転送手段３１−１〜３１−ｐから構成されている。
【０１３５】
各ライト／リード転送手段３１−１〜３１−ｐは，２つのトランジスタから構成されている。例えば，ライト／リードレジスタＷＲｒｅｇ−１は，ライト／リード転送手段３１−１を構成する２個のトランジスタのドレイン・ソースを介して，ライト／リードデータバスＷＲＤ，／ＷＲＤに接続されている。各ライト／リード転送手段３１−１〜３１−ｐには，ライト／リードＹアドレス手段４３０から出力されるライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐが入力されており，各ライト／リード転送手段３１−１〜３１−ｐを構成する２個のトランジスタは，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐによってオン／オフ制御される。
【０１３６】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ４０１の動作について，図１１，図１２，図１３，図１４を用いて説明する。シリアルアクセスメモリ４０１は，ライト／リード動作を行うにあたり，モード信号ＭＯＤＥがメモリ制御部１２に入力され，動作モードが設定される。
【０１３７】
図１１は，第１モードに設定されたシリアルアクセスメモリ４０１のライト動作を示すタイミングチャートである。以下，図中の時刻ごとにこのライト動作を説明する。
【０１３８】
＜時刻ｔ１＞
メモリ制御部１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【０１３９】
＜時刻ｔ２＞
ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，ライトＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１が選択された場合に即してライト動作を説明する。
【０１４０】
＜時刻ｔ３＞
時刻ｔ２から所定の時間（ウェイト時間：約１．５μｓ）が経過した時刻ｔ３において，クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なライト動作が開始される。ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤおよびライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１に格納される。
【０１４１】
＜時刻ｔ３〜ｔ３’＞
時刻ｔ３以降，時刻ｔ３’までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｐが順次入力されており，各入力データＤＩ２〜ＤＩｐは，入力手段２２およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐに格納される。
【０１４２】
＜時刻ｔ３’’＞
入力データＤＩｐがライト／リードレジスタＷＲｒｅｇ−ｐに格納されたところで，メモリ制御部１２は，ライトアドレスセット信号ＷＡＳを出力する。ライトＹアドレス手段１４はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたライトアドレスセット信号ＷＡＳに基づいて，ライトレジスタグループ１７のスタートアドレスとしてＨレベルのライトＹアドレス信号ＹＷｐ＋１を出力する。このとき，入力端子ＤＩＮから入力された入力データＤＩｐ＋１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷｐ＋１によってライト第２転送手段１８−ｐ＋１がオン状態となるため，入力データＤＩｐ＋１がライトレジスタＷｒｅｇ−ｐ＋１に格納される。
【０１４３】
＜時刻ｔ３’’〜ｔ４＞
時刻ｔ３’’以降，時刻ｔ４までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷｐ＋１〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩｐ＋１〜ＤＩｍが順次入力されており，各入力データＤＩｐ＋１〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−ｐ＋１〜Ｗｒｅｇ−ｍに格納される。
【０１４４】
＜時刻ｔ５以降＞
時刻ｔ５以降の本実施の形態にかかるシリアルアクセスメモリ４０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と略同一である。
【０１４５】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第１モードに設定された場合のライト動作の一例である。
【０１４６】
次に，第２モードに設定されたシリアルアクセスメモリ４０１のライト動作を図１２に基づいて説明する。
【０１４７】
＜時刻ｔ１＞
ライト動作は，メモリ制御部１２に対して，ライトリセット信号ＷＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトリセット信号ＷＲを検出する。
【０１４８】
＜時刻ｔ２＞
ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１に格納される。
【０１４９】
＜時刻ｔ２〜ｔ２’＞
時刻ｔ２以降，時刻ｔ２’までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｐが順次入力されており，各入力データＤＩ２〜ＤＩｐは，入力手段２２およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐに格納される。
【０１５０】
＜時刻ｔ２’’＞
入力データＤＩｐがライト／リードレジスタＷＲｒｅｇ−ｐに格納されたところで，メモリ制御部１２は，ライトアドレスセット信号ＷＡＳを出力する。ライトＹアドレス手段１４はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたライトアドレスセット信号ＷＡＳに基づいて，ライトレジスタグループ１７のスタートアドレスとしてＨレベルのライトＹアドレス信号ＹＷｐ＋１を出力する。このとき，入力端子ＤＩＮから入力された入力データＤＩｐ＋１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷｐ＋１によってライト第２転送手段１８−ｐ＋１がオン状態となるため，入力データＤＩｐ＋１がライトレジスタＷｒｅｇ−ｐ＋１に格納される。
【０１５１】
＜時刻ｔ２’’〜ｔ３＞
時刻ｔ２’’以降，時刻ｔ３までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷｐ＋１〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩｐ＋１〜ＤＩｍが順次入力されており，各入力データＤＩｐ＋１〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−ｐ＋１〜Ｗｒｅｇ−ｍに格納さる。
【０１５２】
時刻ｔ５以降の本実施の形態にかかるシリアルアクセスメモリ４０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と略同一である。
【０１５３】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第２モードに設定された場合のライト動作の一例である。
【０１５４】
次に，第１モードに設定されたシリアルアクセスメモリ４０１のリード動作を図１３に基づいて説明する。
【０１５５】
＜時刻ｔ１＞
メモリ制御部１２に対して，リードＸアドレスＲＸＡＤがシリアルに入力される。なお，リードＸアドレスＲＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのリードアドレスイネーブル信号ＲＡＤＥが入力される。まず，時刻ｔ１において，リードＸアドレスＲＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次リードＸアドレスＲＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【０１５６】
＜時刻ｔ２＞
リードＸアドレスＲＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，リードＸアドレスＲＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるリードアドレスイネーブル信号ＲＡＤＥがＬレベルとされる。以下，リードＸアドレスＲＸＡＤによって，ワード線ＷＬ１が選択された場合に即してリード動作を説明する。
【０１５７】
＜時刻ｔ３＞
時刻ｔ２で選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード側第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して一斉に転送される。
【０１５８】
＜時刻ｔ４＞
クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードイネーブル信号ＲＥを検出する。ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からリードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−１に格納されているデータがライト／リードデータバスＷＲＤ，／ＷＲＤに伝達される。ライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されたデータは，出力データＤＯ１として，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１５９】
＜時刻ｔ４〜ｔ４’＞
時刻ｔ４以降，時刻ｔ４’までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。これにともない，ライト／リードレジスタＷＲｒｅｇ−２〜ＷＲｒｅｇ−ｐに格納されている各データは，順次ライト／リードデータバスＷＲＤ，／ＷＲＤに伝達される。ライト／リードデータバスＷＲＤ，／ＷＲＤに順次伝達された各データは，出力データＤＯ２〜ＤＯｐとして，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１６０】
＜時刻ｔ４’’＞
ライト／リードレジスタＷＲｒｅｇ−ｐから格納データがライト／リードデータバスＷＲＤ，／ＷＲＤに出力されたところで，メモリ制御部１２は，リードアドレスセット信号ＲＡＳを出力する。リードＹアドレス手段１５はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたリードアドレスセット信号ＲＡＳに基づいて，リードレジスタグループ２０のスタートアドレスとしてＨレベルのリードＹアドレス信号ＹＲｐ＋１を出力する。ＨレベルのリードＹアドレス信号ＹＲｐ＋１によってリード側第２転送手段２１−ｐ＋１がオン状態となるため，リードレジスタＲｒｅｇ−ｐ＋１に格納されているデータがリードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに伝達されたデータは，出力データＤＯｐ＋１として，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１６１】
＜時刻ｔ４’’〜ｔ５＞
時刻ｔ４’’以降，時刻ｔ５までに，リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲｐ＋１〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−ｐ＋１〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに順次伝達された各データは，出力データＤＯｐ＋１〜ＤＯｍとして，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１６２】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第１モードに設定された場合のリード動作の一例である。
【０１６３】
次に，第２モードに設定されたシリアルアクセスメモリ４０１のリード動作を図１４に基づいて説明する。
【０１６４】
＜時刻ｔ１＞
リード動作は，メモリ制御部１２に対して，リードリセット信号ＲＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードリセット信号ＲＲを検出する。ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−１に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤおよび出力手段２３を経由し，出力データＤＯ１として出力端子ＤＯＵＴに出力される。このリード動作では，リードリセット信号ＲＲが入力された後，ウェイト時間の経過を待つことなく，最初の出力データＤＯ１が出力される。
【０１６５】
＜時刻ｔ２＞
ワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送される。このように，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍからのデータ読み出し動作に並行して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データを転送しておくことによって，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐからのデータ読み出し動作が完了した直後からリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍからのデータ読み出し動作を開始させることが可能となる。
【０１６６】
＜時刻ｔ３＞
ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ２を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ２によってライト／リード転送手段３１−２がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−２に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤおよび出力手段２３を経由し，出力データＤＯ２として出力端子ＤＯＵＴに出力される。
【０１６７】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３以降，時刻ｔ４までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。これにともない，ライト／リードレジスタＷＲｒｅｇ−２〜ＷＲｒｅｇ−ｐに格納されている各データは，順次ライト／リードデータバスＷＲＤ，／ＷＲＤおよび出力手段２３を経由し，出力データＤＯ２〜ＤＯｐとして出力端子ＤＯＵＴに出力される。
【０１６８】
＜時刻ｔ５＞
ライト／リードレジスタＷＲｒｅｇ−ｐから格納データがライト／リードデータバスＷＲＤ，／ＷＲＤに出力されたところで，メモリ制御部１２は，リードアドレスセット信号ＲＡＳを出力する。リードＹアドレス手段１５はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたリードアドレスセット信号ＲＡＳに基づいて，リードレジスタグループ２０のスタートアドレスとしてＨレベルのリードＹアドレス信号ＹＲｐ＋１を出力する。ＨレベルのリードＹアドレス信号ＹＲｐ＋１によってリード第２転送手段２１−ｐ＋１がオン状態となるため，リードレジスタＲｒｅｇ−ｐ＋１に格納されているデータがリードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯｐ＋１として出力端子ＤＯＵＴに出力される。
【０１６９】
＜時刻ｔ５以降＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲｐ＋１〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−ｐ＋１〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯｐ＋１〜ＤＯｍとして出力端子ＤＯＵＴに出力される。
【０１７０】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第２モードに設定された場合のリード動作の一例である。
【０１７１】
以上の説明のとおり，本実施の形態にかかるシリアルアクセスメモリ４０１およびこのライト／リード動作によれば，第１，２，３の実施の形態にかかるシリアルアクセスメモリ１０１，２０１，３０１と同様に，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作，または，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作を適宜選択して実行することが可能となる。
【０１７２】
さらに，本実施の形態にかかるシリアルアクセスメモリ４０１によれば，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐの個数が，各ワード線ＷＬ1〜ＷＬｎに接続されているメモリセルとの個数（ｍ個）よりも少ない個数（ｐ個）とされているため，回路レイアウトの面積が縮小化される。なお，ｐの値すなわちライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐの個数については，上述のウェイト時間と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍのデータライト／リード時間に応じて設定することが好ましい。
【０１７３】
図１１，図１２に示した本実施の形態にかかるシリアルアクセスメモリ４０１のライト動作では，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍのうち，入力データＤＩ１〜ＤＩｐがライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐにのみ格納されていたが，このデータを同時にライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｐにも格納するようにしてもよい。この方法によれば，ライトアドレスセット信号ＷＡＳに基づいて行われるライトＹアドレス手段１４のライトレジスタグループ１７に対するアドレス制御が不要となる。すなわち，シリアルアクセスメモリ４０１のライト動作の制御が容易化されることになる。
【０１７４】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１７５】
【発明の効果】
以上説明したように，本発明によれば，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作，または，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作を適宜選択して実行することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図２】図１のシリアルアクセスメモリのライト動作（第１モード）を示すタイミングチャートである。
【図３】図１のシリアルアクセスメモリのライト動作（第２モード）を示すタイミングチャートである。
【図４】図１のシリアルアクセスメモリのリード動作（第１モード）を示すタイミングチャートである。
【図５】図１のシリアルアクセスメモリのリード動作（第２モード）を示すタイミングチャートである。
【図６】本発明の第２の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図７】本発明の第３の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図８】図７のシリアルアクセスメモリのライト動作（第１モード）を示すタイミングチャートである。
【図９】図７のシリアルアクセスメモリのライト動作（第２モード）を示すタイミングチャートである。
【図１０】本発明の第４の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図１１】図１０のシリアルアクセスメモリのライト動作（第１モード）を示すタイミングチャートである。
【図１２】図１０のシリアルアクセスメモリのライト動作（第２モード）を示すタイミングチャートである。
【図１３】図１０のシリアルアクセスメモリのリード動作（第１モード）を示すタイミングチャートである。
【図１４】図１０のシリアルアクセスメモリのリード動作（第２モード）を示すタイミングチャートである。
【符号の説明】
１１：メモリセルアレイ
１２：メモリ制御部
１３：Ｘアドレス手段
１４：ライトＹアドレス手段
１５：リードＹアドレス手段
１６：ライト第１転送手段グループ
１６−１〜１６−ｍ：ライト第１転送手段
１７：ライトレジスタグループ
１８：ライト第２転送手段グループ
１８−１〜１８−ｍ：ライト第２転送手段
１９：リード第１転送手段グループ
１９−１〜１９−ｍ：リード第１転送手段
２０：リードレジスタグループ
２１：リード第２転送手段グループ
２１−１〜２１−ｍ：リード第２転送手段
２２：入力手段
２３：出力手段
２４：入出力手段
３０：ライト／リードＹアドレス手段３０
３１：ライト／リード転送手段グループ
３１−１〜３１−ｍ：ライト／リード転送手段
３２：ライト／リードレジスタグループ
１０１，２０１，３０１，４０１：シリアルアクセスメモリ
３１１：ライト第３転送手段グループ
３１１−１〜３１１−ｍ：ライト第３転送手段
４３１：ライト／リード転送手段グループ
ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ：ビット線対
ＣＬＫ：クロック信号
ＤＩ１〜ＤＩｍ：入力データ
ＤＯ１〜ＤＯｍ：出力データ
ＭＣ１１〜ＭＣｍｎ：メモリセル
ＭＯＤＥ：モード信号
ＲＡＤＥ：リードアドレスイネーブル信号
ＲＡＳ：リードアドレスセット信号
ＲＤ，／ＲＤ：リードデータバス
ＲＥ：リードイネーブル信号
Ｒｒｅｇ−１〜Ｒｒｅｇ−ｍ：リードレジスタ
ＲＴ：制御信号
ＲＸＡＤ：リードＸアドレス
ＷＡＤＥ：ライトアドレスイネーブル信号
ＷＡＳ：ライトアドレスセット信号
ＷＤ，／ＷＤ：ライトデータバス
ＷＥ：ライトイネーブル信号
ＷＬ１〜ＷＬｎ：ワード線
ＷＲ：ライトリセット信号
ＷＲＤ，／ＷＲＤ：ライト／リードデータバス
ＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍ：ライト／リードレジスタ
Ｗｒｅｇ−１〜Ｗｒｅｇ−ｍ：ライトレジスタ
ＷＴ：制御信号
ＷＴＤ：制御信号
ＷＸＡＤ：ライトＸアドレス
ＹＲ１〜ＹＲｍ：リードＹアドレス信号
ＹＷ１〜ＹＷｍ：ライトＹアドレス信号
ＹＷＲ１〜ＹＷＲｍ：ライト／リードＹアドレス信号
【発明の属する技術分野】
本発明は，シリアルアクセスメモリおよびシリアルアクセスメモリのデータライト／リード方法に関するものである。
【０００２】
【従来の技術】
テレビやＶＴＲの映像信号をディジタル処理する場合，Ａ／Ｄコンバータによって変換されたディジタル・データは，ビデオメモリに展開される。３次元Ｙ／Ｃ分離に代表されるフレーム間演算が必要な場合には，ビデオメモリとして，画像１フレーム分のデータを格納することが可能なフレームメモリが用いられる。
【０００３】
一般的に，フレームメモリにはデータをシリアルに入出力するシリアルアクセスメモリ(SAM:Serial Access Memory)が備えられている。従来のシリアルアクセスメモリは，アクセス方法の違いからラインアクセスタイプとＦＩＦＯ(First In First Out)タイプに分類される。
【０００４】
ＦＩＦＯタイプのシリアルアクセスメモリは，外部からのアドレス入力を必要としない。ライト動作とリード動作はともにリセット信号の入力によって開始される。ライト動作が開始されると，先頭アドレスのメモリセルから順番に，すべてのメモリセルに対して画像データが連続的に書き込まれる。また，リード動作が開始されると，先頭アドレスのメモリセルから順番に，すべてのメモリセルから格納データが連続的に読み出される。
【０００５】
一方，ラインアクセスタイプのシリアルアクセスメモリは，ライト／リード動作の際，外部から入力されるアドレスに従い，複数のワード線の中から一のワード線が選択される。そして，選択されたワード線に接続されている複数のメモリセルがアクセスされる。このように，ラインアクセスタイプのシリアルアクセスメモリによれば，ランダムにラインアドレスを設定することができるため，例えば，画面分割表示や子画面表示のための画像データをディスプレイに対して供給することが可能となる。
【０００６】
ＦＩＦＯタイプのシリアルアクセスメモリおよびラインアクセスタイプのシリアルアクセスメモリはともに，メモリセルアレイに対して書き込まれるデータを一時的に格納するライトレジスタとメモリセルアレイから読み出されたデータを一時的に格納するリードレジスタを備えている。さらに，ＦＩＦＯタイプのシリアルアクセスメモリは，ライトレジスタとリードレジスタの他に，ライト／リードレジスタを備えている。このライト／リードレジスタには，シリアルアクセスメモリに入力されたシリアルデータのうち，先頭から所定ビット分のデータが格納される。
【０００７】
シリアルアクセスメモリにおいて，ライトレジスタからメモリセルアレイに対してデータを転送する際，または，メモリセルアレイからリードレジスタに対してデータを転送する際，一のワード線が選択されるが，この選択されたワード線が所定の電位に達するまでには通常２００〜３００ｎｓの時間が必要となる。シリアルアクセスメモリでは，リード動作とライト動作が相互に非同期に実行されるため，ライト動作におけるライトレジスタからメモリセルへのライトデータ転送動作と，リード動作におけるメモリセルアレイからリードレジスタへのリードデータ転送動作が時期的に重なる場合がある。これに加えてセルフリフレッシュ動作が重なる場合もある。
【０００８】
したがって，ラインアクセスタイプのシリアルアクセスメモリにおいて，外部からアドレスが入力された後，メモリセルアレイに対してデータを書き込む実質的なライト動作，あるいは，メモリセルアレイからデータを読み出す実質的なリード動作を開始するまでに，所定の時間（ウェイト時間：約１．５μｓ）の経過を待つ必要がある。
【０００９】
この点，ＦＩＦＯタイプのシリアルアクセスメモリは，上述のようにライト／リードレジスタを備えており，選択されたワード線が所定の電位に達するまでの間，このライト／リードレジスタに対するアクセスが行われる。したがって，ラインアクセスタイプのシリアルアクセスメモリとは異なり，リセット信号が入力された直後から実質的なライト／リード動作が開始される。
【００１０】
【発明が解決しようとする課題】
以上のように，従来のシリアルアクセスメモリには２種類のタイプが存在し，それぞれ機能上の特徴を有する。従来，シリアルアクセスメモリが組み込まれるシステムの仕様に基づいて，いずれかのタイプが選択されていた。
【００１１】
しかし，一方のタイプのシリアルアクセスメモリを選択した場合でも，他方のタイプの機能が要求される場合もある。例えば，ＦＩＦＯタイプのシリアルアクセスメモリは，ランダムなアドレス指定が不可能である。したがって，このタイプのシリアルアクセスメモリを用いてライン補間等の画像処理を行う場合，特殊な方法が用いられていた。具体的には，先頭アドレスのワード線から順次ワード線が選択されている間，所定のアドレスのワード線が選択されるまでリードイネーブル信号をインアクティブ状態としてメモリセルから格納データが読み出されないようにする必要があった。
【００１２】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，従来のＦＩＦＯタイプのシリアルアクセスメモリが有する機能と，ラインアクセスタイプのシリアルアクセスメモリが有する機能を兼ね備え，データ処理の観点から最適なデータライト／リード動作を適宜選択することが可能なシリアルアクセスメモリおよびデータライト／リード方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有し，１ワードの入力シリアルデータを格納した後，複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して，格納した１ワードのデータを転送する第１レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有し，複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルから１ワードの格納データが転送され，転送されたデータを１ワードの出力シリアルデータとして出力する第２レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有し，１ワードの入力シリアルデータを格納した後，１ワードの出力シリアルデータとして出力する第３レジスタとを備えることを特徴とする，シリアルアクセスメモリが提供される。かかる構成によれば，第１レジスタに格納され，選択された一のワード線に接続されている複数のメモリセルに対して転送されるデータと同じデータを第３レジスタに格納することが可能となる。したがって，選択された一のワード線に接続されている複数のメモリセルに格納されているデータを読み出す場合，このデータに代えて，第３レジスタに格納されているデータを読み出すことも可能となる。
【００１４】
共通アドレス手段を備えて，この共通アドレス手段から出力されるアドレス信号にしたがって，第２レジスタに格納されているデータと，第３レジスタに格納されているデータをシリアルに出力するようにしてもよい。第２レジスタと第３レジスタ個別にアドレス手段を備える場合に比べて，回路規模が縮小される。
【００１５】
第１レジスタに格納された入力シリアルデータを，第３レジスタに対して転送するデータ転送手段を備えるようにしてもよい。この構成によれば，第１レジスタから第３レジスタに対してデータを一括して転送することが可能となり，個別に第３レジスタにシリアルデータを格納する場合に比べて，データ格納にかかる時間が短縮される。
【００１６】
本発明の第２の観点によれば，複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第１レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第２レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第３レジスタとを備えるシリアルアクセスメモリのライト／リード方法が提供される。そして，このシリアルアクセスメモリのライト／リード方法は，１ワードの入力シリアルデータを第１レジスタおよび第３レジスタに格納する第１ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する第２ライト工程と，第１ライト工程において，第１レジスタおよび第３レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第３ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された他のワード線に接続されている複数のメモリセルに対して転送する第４ライト工程とを含むことを特徴としている。この方法によれば，第２ライト工程において第１レジスタからデータが転送された一のワード線に接続されている複数のメモリセルには，第３レジスタに格納されているデータと同じデータが格納されることになる。
【００１７】
本発明の第３の観点によれば，１ワードの入力シリアルデータを第１レジスタに格納する第１ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送するとともに，第３レジスタに対して転送する第２ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第３ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された他のワード線に接続されている複数のメモリセルに対して転送する第４ライト工程とを含むことを特徴とする，シリアルアクセスメモリのライト／リード方法が提供される。この方法によれば，第２ライト工程において第１レジスタからデータが転送された一のワード線に接続されている複数のメモリセルには，第３レジスタに格納されているデータと同じデータが格納されることになる。しかも，第１レジスタから第３レジスタに対して１ワードのデータを一括して転送することが可能となり，第３レジスタに対して１ワードのシリアルデータを格納する場合に比べて，ライト時間が短縮され，消費電力が低減される。
【００１８】
本発明の第４の観点によれば，１ワードの入力シリアルデータを第１レジスタに格納する第１ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードのデータを第３レジスタに対して転送する第２ライト工程と，第１ライト工程において，第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第３ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する第４ライト工程と，第３ライト工程において，第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第５ライト工程と，第５ライト工程において，第１レジスタに格納された１ワードのデータを複数のワード線の中から選択された他のワード線に接続されている複数のメモリセルに対して転送する第６ライト工程とを含むことを特徴とする，シリアルアクセスメモリのライト／リード方法が提供される。この方法によれば，第３レジスタに格納されるデータが，各ワード線に接続されている複数のメモリセルに対して，重複して格納されなくなるため，ライト動作の効率が向上する。
【００１９】
上記のシリアルアクセスメモリのライト／リード方法を構成する各ライト工程に続いて，一のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第１リード工程と，第１リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第２リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第３リード工程と，第３リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第４リード工程とを実施するようにしてもよい。また，第３レジスタに格納されているデータを１ワードの出力シリアルデータとして出力する第１リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第２リード工程と，第２リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第３リード工程とを追加実施するようにしてもよい。
【００２０】
さらに上記のシリアルアクセスメモリのライト／リード方法に対して，第３レジスタに格納されているデータを１ワードの出力シリアルデータとして出力する第１リード工程と，一のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第２リード工程と，第２リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第３リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第４リード工程と，第４リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程を追加するようにしてもよい。
【００２１】
第２リード工程を第１リード工程に並行して行うことによって，データリードにかかる時間の短縮が実現する。
【００２２】
本発明の第５の観点によれば，複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）を格納することが可能な容量を有する第１レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）を格納することが可能な容量を有する第２レジスタと，各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）よりも小さい容量（ｐビット）を有する第３レジスタとを備えるシリアルアクセスメモリのライト／リード方法が提供される。そして，この方法は，１ワードの入力シリアルデータの第１ビットから第ｐビットまでを第３レジスタに格納する第１ライト工程と，１ワードの入力シリアルデータの第ｐ＋１ビットから第ｍビットまでを第１レジスタに格納する第２ライト工程と，第２ライト工程において，第１レジスタに格納された第ｐ＋１ビットから第ｍビットまでのデータを複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する第３ライト工程と，第１ライト工程および第２ライト工程において，第３レジスタおよび第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，第１レジスタに格納する第４ライト工程と，第４ライト工程において，第１レジスタに格納された１ワードのデータを一のワード線以外の他のワード線に接続されている複数のメモリセルに対して転送する第５ライト工程とを含むことを特徴としている。
【００２３】
上記のシリアルアクセスメモリのライト／リード方法に対して，一のワード線に接続されている複数のメモリセルの格納データを第２レジスタに転送する第１リード工程と，第３レジスタに格納されているデータをｐビット長の出力シリアルデータとして出力する第２リード工程と，第１リード工程において，第２レジスタに転送され格納されたデータのうち，第ｐ＋１ビットから第ｍビットまでを出力シリアルデータとして出力する第３リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第４リード工程と，第４リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程を追加実行するようにしてもよい。
【００２４】
また，上記のシリアルアクセスメモリのライト／リード方法に対して，第３レジスタに格納されているデータをｐビット長の出力シリアルデータとして出力する第１リード工程と，第１リード工程に並行して，一のワード線に接続されている複数のメモリセルの格納データを第２レジスタに転送する第２リード工程と，第２リード工程において，第２レジスタに転送され格納されたデータのうち，第ｐ＋１ビットから第ｍビットまでを出力シリアルデータとして出力する第３リード工程と，一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを第２レジスタに転送する第４リード工程と，第４リード工程において，第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程を追加実行するようにしてもよい。
【００２５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるシリアルアクセスメモリおよびデータライト／リード方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００２６】
［第１の実施の形態］
本発明の第１の実施の形態にかかるシリアルアクセスメモリ１０１の構成を図１に示す。
【００２７】
本実施の形態にかかるシリアルアクセスメモリ１０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，入出力手段２４，ライト／リードＹアドレス手段３０，ライト／リード転送手段グループ３１，およびライト／リードレジスタグループ３２を備える。
【００２８】
Ｘアドレス手段１３は，メモリ制御部１２に制御され，複数のワード線ＷＬ１〜ＷＬｎ（ｎは，正の整数）の中から一のワード線を選択しＨレベルとする。
【００２９】
メモリセルアレイ１１は，複数のワード線ＷＬ１〜ＷＬｎと複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ（ｍは正の整数）との交差位置に配された複数のメモリセルＭＣ１１〜ＭＣｍｎから構成されている。各メモリセルＭＣ１１〜ＭＣｍｎは，トランジスタ（図示せず）とキャパシタ（図示せず）を１個ずつ備えている。
【００３０】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍには，センスアンプＳＡ１〜ＳＡｍが接続されており，これらのセンスアンプＳＡ１〜ＳＡｍによってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに現れる電位変化が増幅される。
【００３１】
次に，メモリセルアレイ１１からみてライト側の回路構成について説明する。
【００３２】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，ライト第１転送手段グループ１６を介して，ライトレジスタグループ１７に接続されている。ライト第１転送手段グループ１６は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライト第１転送手段１６−１〜１６−ｍから構成されている。ライトレジスタグループ１７は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍから構成されている。
【００３３】
各ライト第１転送手段１６−１〜１６−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，ライト第１転送手段１６−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，ライトレジスタＷｒｅｇ−１に接続されている。そして，ライト第１転送手段１６−１〜１６−ｍを構成する２×ｍ個のトランジスタは，制御信号ＷＴによってオン／オフ制御される。
【００３４】
ライトレジスタグループ１７は，ライト第２転送手段グループ１８を介して，ライトデータバスＷＤ，／ＷＤに接続されている。ライト第２転送手段グループ１８は，ライトレジスタグループ１７を構成するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍそれぞれに対応するライト第２転送手段１８−１〜１８−ｍから構成されている。
【００３５】
各ライト第２転送手段１８−１〜１８−ｍは，２つのトランジスタから構成されている。例えば，ライトレジスタＷｒｅｇ−１は，ライト第２転送手段１８−１を構成する２個のトランジスタのドレイン・ソースを介して，ライトデータバスＷＤ，／ＷＤに接続されている。各ライト第２転送手段１８−１〜１８−ｍには，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍが入力されており，各ライト第２転送手段１８−１〜１８−ｍを構成する２個のトランジスタは，ライトＹアドレス信号ＹＷ１〜ＹＷｍによってオン／オフ制御される。
【００３６】
ライトデータバスＷＤ，／ＷＤは，入力手段２２を介して，入力端子ＤＩＮに接続されている。
【００３７】
次に，メモリセルアレイ１１からみてリード側の回路構成について説明する。
【００３８】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，リード第１転送手段グループ１９を介して，リードレジスタグループ２０に接続されている。リード第１転送手段グループ１９は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリード第１転送手段１９−１〜１９−ｍから構成されている。リードレジスタグループ２０は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍから構成されている。
【００３９】
各リード第１転送手段１９−１〜１９−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，リード第１転送手段１９−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，リードレジスタＲｒｅｇ−１に接続されている。リード第１転送手段１９−１〜１９−ｍを構成する２×ｍ個のトランジスタは，制御信号ＲＴによってオン／オフ制御される。
【００４０】
リードレジスタグループ２０は，リード第２転送手段グループ２１を介して，リードデータバスＲＤ，／ＲＤに接続されている。リード第２転送手段グループ２１は，リードレジスタグループ２０を構成するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍそれぞれに対応するリード第２転送手段２１−１〜２１−ｍから構成されている。
【００４１】
各リード第２転送手段２１−１〜２１−ｍは，２つのトランジスタから構成されている。例えば，リードレジスタＲｒｅｇ−１は，リード第２転送手段２１−１を構成する２個のトランジスタのドレイン・ソースを介して，リードデータバスＲＤ，／ＲＤに接続されている。各リード第２転送手段２１−１〜２１−ｍには，リードＹアドレス手段１５から出力されるリードＹアドレス信号ＹＲ１〜ＹＲｍが入力されており，各リード第２転送手段２１−１〜２１−ｍを構成する２個のトランジスタは，リードＹアドレス信号ＹＲ１〜ＹＲｍによってオン／オフ制御される。
【００４２】
リードデータバスＲＤ，／ＲＤは，出力手段２３を介して，出力端子ＤＯＵＴに接続されている。
【００４３】
ライト側に位置する入力手段２２とリード側に位置する出力手段２３はそれぞれ，ライトデータバスＷＤ，／ＷＤとリードデータバスＲＤ，／ＲＤによって，入出力手段２４に接続されている。
【００４４】
ライト／リードレジスタグループ３２は，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから構成されている。これらライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍは，ライトレジスタグループ１７を構成するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍおよびリードレジスタグループ２０を構成するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍと同様に，各ワード線ＷＬ1〜ＷＬｎに接続されているメモリセルと同数（ｍ個）である。
【００４５】
ライト／リードレジスタグループ３２は，ライト／リード転送手段グループ３１およびライト／リードデータバスＷＲＤ，／ＷＲＤを介して入出力手段２４に接続されている。ライト／リード転送手段グループ３１は，ライト／リードレジスタグループ３２を構成するライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍそれぞれに対応するライト／リード転送手段３１−１〜３１−ｍから構成されている。
【００４６】
各ライト／リード転送手段３１−１〜３１−ｍは，２つのトランジスタから構成されている。例えば，ライト／リードレジスタＷＲｒｅｇ−１は，ライト／リード転送手段３１−１を構成する２個のトランジスタのドレイン・ソースを介して，ライト／リードデータバスＷＲＤ，／ＷＲＤに接続されている。各ライト／リード転送手段３１−１〜３１−ｍには，ライト／リードＹアドレス手段３０から出力されるライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍが入力されており，各ライト／リード転送手段３１−１〜３１−ｍを構成する２個のトランジスタは，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍによってオン／オフ制御される。
【００４７】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ１０１の動作について，図２，図３，図４，図５を用いて説明する。シリアルアクセスメモリ１０１は，ライト／リード動作を行うにあたり，モード信号ＭＯＤＥがメモリ制御部１２に入力され，動作モードが設定される。
【００４８】
図２は，第１モードに設定されたシリアルアクセスメモリ１０１のライト動作を示すタイミングチャートである。以下，図中の時刻ごとにこのライト動作を説明する。
【００４９】
＜時刻ｔ１＞
メモリ制御部１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００５０】
＜時刻ｔ２＞
ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，ライトＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１が選択された場合に即してライト動作を説明する。
【００５１】
＜時刻ｔ３＞
時刻ｔ２から所定の時間（ウェイト時間：約１．５μｓ）が経過した時刻ｔ３において，クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。同時に，ライト／リードＹアドレス手段３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されるとともに，入出力手段２４を介してライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。また，Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１にも格納される。
【００５２】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３以降，時刻ｔ４までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。これに並行して，ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納され，入力手段２２，ライトデータバスＷＤ，／ＷＤ，入出力手段２４，およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍに格納される。
【００５３】
＜時刻ｔ５＞
メモリ制御部１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍ（１ワード）の，メモリセルアレイ１１への転送が開始される。
【００５４】
＜時刻ｔ６＞
時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【００５５】
＜時刻ｔ７＞
再び，メモリ制御部１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。時刻ｔ７において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍ’がメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００５６】
＜時刻ｔ８＞
ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１’がメモリ制御部１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，ライトＸアドレスＷＸＡＤによって，最初のワード線ＷＬ１の選択に続いてワード線ＷＬ２が選択された場合に即してライト動作を説明する。
【００５７】
＜時刻ｔ９＞
時刻ｔ８から所定の時間（ウェイト時間：約１．５μｓ）が経過した時刻ｔ９において，クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１’は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１’がライトレジスタＷｒｅｇ−１に格納される。
【００５８】
＜時刻ｔ９〜ｔ１０＞
時刻ｔ９以降，時刻ｔ１０までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２’〜ＤＩｍ’が順次入力されており，各入力データＤＩ２’〜ＤＩｍ’は，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【００５９】
＜時刻ｔ１１＞
メモリ制御部１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１’〜ＤＩｍ’の，メモリセルアレイ１１への転送が開始される。
【００６０】
＜時刻ｔ１２＞
時刻ｔ７〜ｔ８において選択されたワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１’〜ＤＩｍ’が，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対して一斉に転送される。
【００６１】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第１モードに設定された場合のライト動作の一例である。ここでは，最初にワード線ＷＬ１が選択され，続いてワード線ＷＬ２が選択され，選択されたワード線に接続されたメモリセルに対してデータが格納されている。ただし，選択するワード線と選択の順番は，外部から入力されるライトＸアドレスＷＸＡＤによって適宜設定可能である。例えば，時刻ｔ１２において，ワード線ＷＬ２に代えてワード線ＷＬｎを選択してもよい（図２破線部）。すなわち，このライト動作によれば，ライトＸアドレスＷＸＡＤに従って，ワード線ＷＬ１〜ＷＬｎがランダムに選択され，選択されたワード線に接続されているメモリセルに対してデータが書き込まれることになる。このように，第１モードに設定されたシリアルアクセスメモリ１０１のライト動作は，従来のラインアクセスタイプのシリアルアクセスメモリのライト動作に相当する。
【００６２】
次に，モード信号ＭＯＤＥに基づいて第２モードに設定されたシリアルアクセスメモリ１０１のライト動作について，図３を用いて説明する。
【００６３】
＜時刻ｔ１＞
ライト動作は，メモリ制御部１２に対して，ライトリセット信号ＷＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトリセット信号ＷＲを検出する。
【００６４】
＜時刻ｔ２＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。同時に，ライト／リードＹアドレス手段３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されるとともに，入出力手段２４を介してライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。また，Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１に格納される。
【００６５】
＜時刻ｔ２〜ｔ３＞
時刻ｔ２以降，時刻ｔ３までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。これに並行して，ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納され，入力手段２２，ライトデータバスＷＤ，／ＷＤ，入出力手段２４，およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍに格納される。
【００６６】
＜時刻ｔ４＞
ワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【００６７】
＜時刻ｔ５＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１’は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１’がライトレジスタＷｒｅｇ−１に格納される。
【００６８】
＜時刻ｔ５〜ｔ６＞
時刻ｔ５以降，時刻ｔ６までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２’〜ＤＩｍ’が順次入力されており，各入力データＤＩ２’〜ＤＩｍ’は，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【００６９】
＜時刻ｔ７＞
ワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１’〜ＤＩｍ’が，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対して一斉に転送される。
【００７０】
＜時刻ｔ７以降＞
時刻ｔ２から時刻ｔ７までの動作を，ワード線ＷＬのアドレスを一つずつインクリメントしながら繰り返し，入力データをワード線ＷＬ３〜ＷＬｎそれぞれに接続されているメモリセルアレイＭＣ１３〜ＭＣｍ３，・・・，ＭＣ１ｎ〜ＭＣｍｎに格納する。
【００７１】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第２モードに設定された場合のライト動作の一例である。このライト動作によれば，外部からライトＸアドレスＷＸＡＤが入力されなくても，ワード線ＷＬ１〜ＷＬｎが順番に選択され，選択されたワード線に接続されているメモリセルに対してデータが書き込まれることになる。このように，第２モードに設定されたシリアルアクセスメモリ１０１のライト動作は，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト動作に相当する。
【００７２】
なお，本実施の形態にかかるシリアルアクセスメモリ１０１は，図１に示した回路と同じ構成の回路を別個に備えており（図示せず），いわゆるデュアルバンク構成を採用している。図３に示した時刻ｔ４から時刻ｔ５の間に入力端子ＤＩＮに順次入力される入力データは，他方のバンクに属するライトレジスタに一旦書き込まれた後，他方のバンクに属するメモリセルアレイに書き込まれている。
【００７３】
次に，モード信号ＭＯＤＥに基づいて第１モードに設定されたシリアルアクセスメモリ１０１のリード動作について，図４を用いて説明する。
【００７４】
＜時刻ｔ１＞
メモリ制御部１２に対して，リードＸアドレスＲＸＡＤがシリアルに入力される。なお，リードＸアドレスＲＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのリードアドレスイネーブル信号ＲＡＤＥが入力される。まず，時刻ｔ１において，リードＸアドレスＲＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次リードＸアドレスＲＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００７５】
＜時刻ｔ２＞
リードＸアドレスＲＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，リードＸアドレスＲＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるリードアドレスイネーブル信号ＲＡＤＥがＬレベルとされる。以下，リードＸアドレスＲＸＡＤによって，ワード線ＷＬ１が選択された場合に即してリード動作を説明する。
【００７６】
＜時刻ｔ３＞
時刻ｔ２で選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード側第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して一斉に転送される。
【００７７】
＜時刻ｔ４＞
クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードイネーブル信号ＲＥを検出する。リードＹアドレス手段１５は，リードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ１を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ１によってリード側第２転送手段２１−１がオン状態となるため，リードレジスタＲｒｅｇ−１に格納されているデータがリードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに伝達されたデータは，出力データＤＯ１として，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【００７８】
＜時刻ｔ４〜ｔ５＞
時刻ｔ４以降，時刻ｔ５までに，リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに順次伝達された各データは，出力データＤＯ２〜ＤＯｍとして，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【００７９】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第１モードに設定された場合のリード動作の一例である。ここでは，ワード線ＷＬ１が選択され，選択されたワード線に接続されたメモリセルの格納データが読み出されているが，選択するワード線は，外部から入力されるリードＸアドレスＲＸＡＤによって適宜設定可能である。すなわち，このリード動作によれば，リードＸアドレスＲＸＡＤに従って，ワード線ＷＬ１〜ＷＬｎがランダムに選択され，選択されたワード線に接続されているメモリセルから格納データが読み出されることになる。このように，第１モードに設定されたシリアルアクセスメモリ１０１のリード動作は，従来のラインアクセスタイプのシリアルアクセスメモリのリード動作に相当する。
【００８０】
図４に示したリード動作では，時刻ｔ４〜時刻ｔ５においてリードＹアドレス信号ＹＲ１〜ＹＲｍが順次選択されることによって，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データが読み出されている。ところで，上で説明したように，本実施の形態にかかるシリアルアクセスメモリ１０１のライト動作によれば，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データと同じデータが格納されている。したがって，リード動作において，メモリセルＭＣ１１〜ＭＣｍ１から格納データを読み出すのではなく，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから格納データを読み出すようにしてもよい（図４破線部）。この場合，図２に示した第１モードでのライト動作および図３に示した第２モードでのライト動作の中で，時刻ｔ３〜時刻ｔ４，時刻ｔ２〜時刻ｔ３において行われていたライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍとライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍへの入力データＤＩ１〜ＤＩｍの共通書き込みが不要となる。すなわち，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍへの入力データＤＩ１〜ＤＩｍの書き込みを省略することが可能となり，省電力化に繋がる。さらには，ワード線ＷＬ１およびこれに接続されるメモリセルを削除あるいはダミー化することも可能である。
【００８１】
次に，モード信号ＭＯＤＥに基づいて第２モードに設定されたシリアルアクセスメモリ１０１のリード動作について，図５を用いて説明する。
【００８２】
＜時刻ｔ１＞
リード動作は，メモリ制御部１２に対して，リードリセット信号ＲＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードリセット信号ＲＲを検出する。ライト／リードＹアドレス手段３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−１に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤに出力され，さらに，入出力手段２４，リードデータバスＲＤ，／ＲＤ，および出力手段２３を経由し，出力データＤＯ１として出力端子ＤＯＵＴに出力される。このリード動作では，リードリセット信号ＲＲが入力された後，ウェイト時間の経過を待つことなく，最初の出力データＤＯ１が出力される。
【００８３】
＜時刻ｔ２＞
ワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に格納されている各データが，リード第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送される。このように，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍからのデータ読み出し動作に並行して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２の格納データを転送しておくことによって，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍからのデータ読み出し動作が完了した直後からリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍからのデータ読み出し動作を開始させることが可能となる。
【００８４】
＜時刻ｔ３＞
ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ２を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ２によってライト／リード転送手段３１−２がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−２に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤに出力され，さらに，入出力手段２４，リードデータバスＲＤ，／ＲＤ，および出力手段２３を経由し，出力データＤＯ２として出力端子ＤＯＵＴに出力される。
【００８５】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３以降，時刻ｔ４までに，ライト／リードＹアドレス手段３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍを選択しＨレベルとする。これにともない，ライト／リードレジスタＷＲｒｅｇ−２〜ＷＲｒｅｇ−ｍに格納されている各データは，順次ライト／リードデータバスＷＲＤ，／ＷＲＤに出力され，さらに入出力手段２４，リードデータバスＲＤ，／ＲＤ，および出力手段２３を経由し，出力データＤＯ２〜ＤＯｍとして出力端子ＤＯＵＴに出力される。
【００８６】
＜時刻ｔ５＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ１を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ１によってリード第２転送手段２１−１がオン状態となるため，リードレジスタＲｒｅｇ−１に格納されているデータがリードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯ１’として出力端子ＤＯＵＴに出力される。
【００８７】
＜時刻ｔ６＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ２を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ２によってリード第２転送手段２１−２がオン状態となるため，リードレジスタＲｒｅｇ−２に格納されているデータがリードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯ２’として出力端子ＤＯＵＴに出力される。
【００８８】
＜時刻ｔ６以降＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯ２’〜ＤＯｍ’として出力端子ＤＯＵＴに出力される。
【００８９】
以上が，本実施の形態にかかるシリアルアクセスメモリ１０１が第２モードに設定された場合のリード動作の一例である。このリード動作によれば，外部からリードＸアドレスＲＸＡＤが入力されなくても，ワード線ＷＬ１〜ＷＬｎが順番に選択され，選択されたワード線に接続されているメモリセルから格納データが読み出されることになる。このように，第２モードに設定されたシリアルアクセスメモリ１０１のリード動作は，従来のＦＩＦＯタイプのシリアルアクセスメモリのリード動作に相当する。
【００９０】
以上の説明のとおり，本実施の形態にかかるシリアルアクセスメモリ１０１およびこのライト／リード動作によれば，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作，または，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作を適宜選択して実行することが可能となる。
【００９１】
［第２の実施の形態］
本発明の第２の実施の形態にかかるシリアルアクセスメモリ２０１の構成を図６に示す。
【００９２】
本実施の形態にかかるシリアルアクセスメモリ２０１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に対して，リードＹアドレス手段１５およびライト／リードＹアドレス手段３０がライト／リードＹアドレス手段２１１に置き換えられた構成を有するものである。すなわち，本実施の形態にかかるシリアルアクセスメモリ２０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，入出力手段２４，ライト／リード転送手段グループ３１，ライト／リードレジスタグループ３２，およびライト／リードＹアドレス手段２１１を備える。
【００９３】
ライト／リードＹアドレス手段２１１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に備えられたライトＹアドレス手段１５とライト／リードＹアドレス手段３０の両方の機能を兼備しており，リードＹアドレス信号ＹＲ１〜ＹＲｍをリード第２転送手段２１−１〜２１−ｍを構成するトランジスタのゲートに対して出力し，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍをライト／リード転送手段３１−１〜３１−ｍを構成するトランジスタのゲートに対して出力するように構成されている。そして，メモリ制御部１２から出力される切替信号ＹＣに従って，リードＹアドレス信号ＹＲ１〜ＹＲｍの出力ポートまたはライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートのいずれか一方がイネーブルとされる。
【００９４】
第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作を示す図２，図３，および，リード動作を示す図４，図５からも明らかなように，リードＹアドレス信号ＹＲ１〜ＹＲｍの出力タイミングと，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力タイミングが重なることはない。したがって，切替信号ＹＣを適切なタイミングでライト／リードＹアドレス手段２１１に供給すれば，本実施の形態にかかるシリアルアクセスメモリ２０１によって，第１の実施の形態にかかるシリアルアクセスメモリ１０１と略同一のライト／リード動作を行うことが可能となる。
【００９５】
シリアルアクセスメモリ２０１がライト動作を行う場合，第１モード（従来のラインアクセスタイプ相当）または第２モード（従来のＦＩＦＯタイプ相当）のどちらに設定されていても，メモリ制御部１２は，切替信号ＹＣによって，ライト／リードＹアドレス手段２１１に対してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートをイネーブルとするように指示する。
【００９６】
シリアルアクセスメモリ２０１が第１モード（従来のラインアクセスタイプ相当）に設定されリード動作を行う場合，メモリ制御部１２は，入力されるリードＸアドレスＲＸＡＤが先頭ワード線（ワード線ＷＬ１）を示しているときのみ，切替信号ＹＣによって，ライト／リードＹアドレス手段２１１に対してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートをイネーブルとするように指示し，それ以外にはリードＹアドレス信号ＹＲ１〜ＹＲｍの出力ポートをイネーブルとするように指示する。
【００９７】
シリアルアクセスメモリ２０１が第２モード（従来のＦＩＦＯタイプ相当）に設定されリード動作を行う場合，メモリ制御部１２は，リードリセット信号ＲＲが入力された直後の一ラインアクセス時に限り，切替信号ＹＣによって，ライト／リードＹアドレス手段２１１に対してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの出力ポートをイネーブルとするように指示し，それ以降はリードＹアドレス信号ＹＲ１〜ＹＲｍの出力ポートをイネーブルとするように指示する。
【００９８】
以上のように，本実施の形態にかかるシリアルアクセスメモリ２０１によれば，第１の実施の形態にかかるシリアルアクセスメモリ１０１と同様の効果が得られると共に，回路規模の縮小が実現する。
【００９９】
なお，本実施の形態にかかるシリアルアクセスメモリ２０１において，ライト動作を行う場合，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍを，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに転送せず，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ転送し，そこに格納するようにしてもよい。この場合，リード動作において，メモリセルＭＣ１１〜ＭＣｍ１から格納データを読み出すのではなく，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから格納データを読み出す。この方法によれば，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍへの入力データＤＩ１〜ＤＩｍの書き込み省略による消費電力の低減が期待できる。さらには，ワード線ＷＬ１およびこれに接続されるメモリセルを削除あるいはダミー化することも可能である。
【０１００】
［第３の実施の形態］
本発明の第３の実施の形態にかかるシリアルアクセスメモリ３０１の構成を図７に示す。
【０１０１】
本実施の形態にかかるシリアルアクセスメモリ３０１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に対して，ライト第３転送手段グループ３１１が追加され，入出力手段２４が削除され，さらにはライト／リードＹアドレス手段３０，ライト／リード転送手段グループ３１，ライト／リードレジスタグループ３２がリード側からライト側にレイアウト変更された構成を有するものである。すなわち，本実施の形態にかかるシリアルアクセスメモリ３０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，ライト／リードＹアドレス手段３０，ライト／リード転送手段グループ３１，ライト／リードレジスタグループ３２，およびライト第３転送グループ３１１を備える。
【０１０２】
ライト第３転送手段グループ３１１は，各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに対応するライト側第３転送手段３１１−１〜３１１−ｍから構成されている。各ライト第３転送手段３１１−１〜３１１−ｍは，２つのトランジスタから構成されている。ライト第３転送手段３１１−１〜３１１−ｍを構成する２×ｍ個のトランジスタは，制御信号ＷＴＤによってオン／オフ制御される。例えば，ライトレジスタＷｒｅｇ−１に格納されているデータは，ライト第３転送手段３１１−１を構成する２つのトランジスタがオンすることによって，それぞれのドレイン・ソースを経由してライト／リードレジスタＷＲｒｅｇ−１に転送される。
【０１０３】
ライト／リードレジスタグループ３２は，ライト／リード転送手段グループ３１を介して，リードデータバスＲＤ，／ＲＤに接続されている。ライト／リード転送手段グループ３１は，ライト／リードレジスタグループ３２を構成するライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍそれぞれに対応するライト／リード転送手段３１−１〜３１−ｍから構成されている。
【０１０４】
各ライト／リード転送手段３１−１〜３１−ｍは，２つのトランジスタから構成されている。例えば，ライト／リードレジスタＷＲｒｅｇ−１は，ライト／リード転送手段３１−１を構成する２個のトランジスタのドレイン・ソースを介して，リードデータバスＲＤ，／ＲＤに接続されている。各ライト／リード転送手段３１−１〜３１−ｍには，ライト／リードＹアドレス手段３０から出力されるライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍが入力されており，各ライト／リード転送手段３１−１〜３１−ｍを構成する２個のトランジスタは，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍによってオン／オフ制御される。
【０１０５】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ３０１の動作について，図８，図９を用いて説明する。シリアルアクセスメモリ３０１は，ライト／リード動作を行うにあたり，モード信号ＭＯＤＥがメモリ制御部１２に入力され，動作モードが設定される。
【０１０６】
図８は，第１モードに設定されたシリアルアクセスメモリ３０１のライト動作を示すタイミングチャートである。第１モードに設定されたシリアルアクセスメモリ３０１のライト動作は，図２に示した第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作に対して，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍへのデータ転送に関する動作が異なる。以下，ライト動作の相違点を中心に説明する。
【０１０７】
＜時刻ｔ１〜ｔ２＞
時刻ｔ１，時刻ｔ２におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１０８】
＜時刻ｔ３＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。この動作は，シリアルアクセスメモリ３０１とシリアルアクセスメモリ１０１との間で共通する。
【０１０９】
ただし，時刻ｔ３におけるシリアルアクセスメモリ１０１のライト動作によれば，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとするが（図２），シリアルアクセスメモリ３０１のライト動作によれば，ライト／リードＹアドレス手段３０はすべてのライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍをＬに保持する（図８）。
【０１１０】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３から時刻ｔ４までの間も同様に，シリアルアクセスメモリ３０１のライト動作によれば，ライトＹアドレス手段１４は順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとするが，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍをＬに保持する。この結果，入力データＤＩ１〜ＤＩｍは，ライトレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍにのみ格納され，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには格納されない。
【０１１１】
＜時刻ｔ５＞
メモリ制御部１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【０１１２】
＜時刻ｔ６＞
時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【０１１３】
＜時刻ｔ６’＞
制御信号ＷＴＤがメモリ制御部１２によってＨレベルとされる。これによって，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ライト／リードレジスタグループ３２に一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【０１１４】
＜時刻ｔ７以降＞
時刻７以降におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１１５】
以上が，本実施の形態にかかるシリアルアクセスメモリ３０１が第１モードに設定された場合のライト動作の一例である。
【０１１６】
次に，第２モードに設定されたシリアルアクセスメモリ３０１のライト動作を図９に基づいて説明する。第２動作モードに設定されたシリアルアクセスメモリ３０１のライト動作は，図３に示した第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作に対して，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍへのデータ転送に関する動作が異なる。以下，ライト動作の相違点を中心に説明する。
【０１１７】
＜時刻ｔ１＞
時刻ｔ１におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１１８】
＜時刻ｔ２＞
ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。ＨレベルのライトＹアドレス信号ＹＷ１によってライト第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。この動作は，シリアルアクセスメモリ３０１とシリアルアクセスメモリ１０１との間で共通する。
【０１１９】
ただし，時刻ｔ２におけるシリアルアクセスメモリ１０１のライト動作によれば，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとするが（図３），シリアルアクセスメモリ３０１のライト動作によれば，ライト／リードＹアドレス手段３０はすべてのライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍをＬに保持する（図９）。
【０１２０】
＜時刻ｔ２〜ｔ３＞
時刻ｔ２から時刻ｔ３までの間も同様に，シリアルアクセスメモリ３０１のライト動作によれば，ライトＹアドレス手段１４は順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを順次選択しＨレベルとするが，ライト／リードＹアドレス手段３０はライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｍをＬに保持する。この結果，入力データＤＩ１〜ＤＩｍは，ライトレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍにのみ格納され，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには格納されない。
【０１２１】
＜時刻ｔ４＞
ワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【０１２２】
＜時刻ｔ４’＞
制御信号ＷＴＤがメモリ制御部１２によってＨレベルとされる。これによって，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ライト／リードレジスタグループ３２に一斉に転送される。この時点で，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍには，同一のデータＤＩ１〜ＤＩｍが格納されている。
【０１２３】
＜時刻ｔ５以降＞
時刻７以降におけるシリアルアクセスメモリ３０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と同じである。
【０１２４】
以上が，本実施の形態にかかるシリアルアクセスメモリ３０１が第２モードに設定された場合のライト動作の一例である。
【０１２５】
なお，本実施の形態にかかるシリアルアクセスメモリ３０１のリード動作は，図４，図５に示した第１の実施の形態にかかるシリアルアクセスメモリ１０１のリード動作と略同一である。
【０１２６】
以上説明したように，本実施の形態にかかるシリアルアクセスメモリ３０１によれば，第１の実施の形態にかかるシリアルアクセスメモリ１０１と同様に，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作およびＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作に相当するライト／リード動作を選択的に実行することが可能となる。
【０１２７】
さらに，シリアルアクセスメモリ３０１によれば，ライト動作中におけるライト／リードＹアドレス手段３０のライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｍの選択動作が不要となるため，省電力化が実現する。
【０１２８】
本実施の形態にかかるシリアルアクセスメモリ３０１のライト動作において，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍを，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍからワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して転送格納せず，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ格納するようにしてもよい。具体的には，図８の時刻ｔ６および図９の時刻ｔ４において，Ｈレベルとされている制御信号ＷＴをＬレベルに維持する。ライト第１転送手段１６−１〜１６−ｍは，オフ状態を保持するため，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されているデータがメモリセルアレイ１１に転送されることはない。そして，続いて制御信号ＷＴＤをＨレベルとすることによって，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されているデータがライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍに対して転送される。この結果，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍは，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ格納されることになる。続くリード動作では，メモリセルＭＣ１１〜ＭＣｍ１へはアクセスせずに，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍから格納データを読み出す。
【０１２９】
このように，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍをライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍにのみ格納することによって，データ転送時間が短縮し，消費電力が低減する。
【０１３０】
［第４の実施の形態］
本発明の第４の実施の形態にかかるシリアルアクセスメモリ４０１の構成を図１０に示す。
【０１３１】
本実施の形態にかかるシリアルアクセスメモリ４０１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に対して，リード／ライトＹアドレス手段３０，ライト／リード転送手段グループ３１，およびライト／リードレジスタグループ３２が，リード／ライトＹアドレス手段４３０，ライト／リード転送手段グループ４３１，およびライト／リードレジスタグループ４３２に置き換えられた構成を有するものである。すなわち，本実施の形態にかかるシリアルアクセスメモリ４０１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト第１転送手段グループ１６，ライトレジスタグループ１７，ライト第２転送手段グループ１８，リード第１転送手段グループ１９，リードレジスタグループ２０，リード第２転送手段グループ２１，入力手段２２，出力手段２３，ライト／リードＹアドレス手段４３０，ライト／リード転送手段グループ４３１，およびライト／リードレジスタグループ４３２を備える。
【０１３２】
ライト／リードレジスタグループ４３２は，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐから構成されている。
【０１３３】
ライト／リードレジスタグループ４３２は，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐから構成されている。これらライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐは相互に同一の構成であり，各ワード線ＷＬ1〜ＷＬｎに接続されているメモリセルとの個数（ｍ個）よりも少ない個数（ｐ個）である。
【０１３４】
ライト／リードレジスタグループ４３２は，ライト／リード転送手段グループ４３１およびライト／リードデータバスＷＲＤ，／ＷＲＤを介して入力手段２２および出力手段２３に接続されている。ライト／リード転送手段グループ４３１は，ライト／リードレジスタグループ４３２を構成するライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐそれぞれに対応するライト／リード転送手段３１−１〜３１−ｐから構成されている。
【０１３５】
各ライト／リード転送手段３１−１〜３１−ｐは，２つのトランジスタから構成されている。例えば，ライト／リードレジスタＷＲｒｅｇ−１は，ライト／リード転送手段３１−１を構成する２個のトランジスタのドレイン・ソースを介して，ライト／リードデータバスＷＲＤ，／ＷＲＤに接続されている。各ライト／リード転送手段３１−１〜３１−ｐには，ライト／リードＹアドレス手段４３０から出力されるライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐが入力されており，各ライト／リード転送手段３１−１〜３１−ｐを構成する２個のトランジスタは，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐによってオン／オフ制御される。
【０１３６】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ４０１の動作について，図１１，図１２，図１３，図１４を用いて説明する。シリアルアクセスメモリ４０１は，ライト／リード動作を行うにあたり，モード信号ＭＯＤＥがメモリ制御部１２に入力され，動作モードが設定される。
【０１３７】
図１１は，第１モードに設定されたシリアルアクセスメモリ４０１のライト動作を示すタイミングチャートである。以下，図中の時刻ごとにこのライト動作を説明する。
【０１３８】
＜時刻ｔ１＞
メモリ制御部１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【０１３９】
＜時刻ｔ２＞
ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，ライトＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１が選択された場合に即してライト動作を説明する。
【０１４０】
＜時刻ｔ３＞
時刻ｔ２から所定の時間（ウェイト時間：約１．５μｓ）が経過した時刻ｔ３において，クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なライト動作が開始される。ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤおよびライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１に格納される。
【０１４１】
＜時刻ｔ３〜ｔ３’＞
時刻ｔ３以降，時刻ｔ３’までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｐが順次入力されており，各入力データＤＩ２〜ＤＩｐは，入力手段２２およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐに格納される。
【０１４２】
＜時刻ｔ３’’＞
入力データＤＩｐがライト／リードレジスタＷＲｒｅｇ−ｐに格納されたところで，メモリ制御部１２は，ライトアドレスセット信号ＷＡＳを出力する。ライトＹアドレス手段１４はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたライトアドレスセット信号ＷＡＳに基づいて，ライトレジスタグループ１７のスタートアドレスとしてＨレベルのライトＹアドレス信号ＹＷｐ＋１を出力する。このとき，入力端子ＤＩＮから入力された入力データＤＩｐ＋１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷｐ＋１によってライト第２転送手段１８−ｐ＋１がオン状態となるため，入力データＤＩｐ＋１がライトレジスタＷｒｅｇ−ｐ＋１に格納される。
【０１４３】
＜時刻ｔ３’’〜ｔ４＞
時刻ｔ３’’以降，時刻ｔ４までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷｐ＋１〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩｐ＋１〜ＤＩｍが順次入力されており，各入力データＤＩｐ＋１〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−ｐ＋１〜Ｗｒｅｇ−ｍに格納される。
【０１４４】
＜時刻ｔ５以降＞
時刻ｔ５以降の本実施の形態にかかるシリアルアクセスメモリ４０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と略同一である。
【０１４５】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第１モードに設定された場合のライト動作の一例である。
【０１４６】
次に，第２モードに設定されたシリアルアクセスメモリ４０１のライト動作を図１２に基づいて説明する。
【０１４７】
＜時刻ｔ１＞
ライト動作は，メモリ制御部１２に対して，ライトリセット信号ＷＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトリセット信号ＷＲを検出する。
【０１４８】
＜時刻ｔ２＞
ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を介してライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されている。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，入力データＤＩ１がライト／リードレジスタＷＲｒｅｇ−１に格納される。
【０１４９】
＜時刻ｔ２〜ｔ２’＞
時刻ｔ２以降，時刻ｔ２’までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩ２〜ＤＩｐが順次入力されており，各入力データＤＩ２〜ＤＩｐは，入力手段２２およびライト／リードデータバスＷＲＤ，／ＷＲＤを経由してライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐに格納される。
【０１５０】
＜時刻ｔ２’’＞
入力データＤＩｐがライト／リードレジスタＷＲｒｅｇ−ｐに格納されたところで，メモリ制御部１２は，ライトアドレスセット信号ＷＡＳを出力する。ライトＹアドレス手段１４はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたライトアドレスセット信号ＷＡＳに基づいて，ライトレジスタグループ１７のスタートアドレスとしてＨレベルのライトＹアドレス信号ＹＷｐ＋１を出力する。このとき，入力端子ＤＩＮから入力された入力データＤＩｐ＋１は，入力手段２２を介してライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷｐ＋１によってライト第２転送手段１８−ｐ＋１がオン状態となるため，入力データＤＩｐ＋１がライトレジスタＷｒｅｇ−ｐ＋１に格納される。
【０１５１】
＜時刻ｔ２’’〜ｔ３＞
時刻ｔ２’’以降，時刻ｔ３までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷｐ＋１〜ＹＷｍを選択しＨレベルとする。入力端子ＤＩＮには入力データＤＩｐ＋１〜ＤＩｍが順次入力されており，各入力データＤＩｐ＋１〜ＤＩｍは，入力手段２２およびライトデータバスＷＤ，／ＷＤを経由してライトレジスタＷｒｅｇ−ｐ＋１〜Ｗｒｅｇ−ｍに格納さる。
【０１５２】
時刻ｔ５以降の本実施の形態にかかるシリアルアクセスメモリ４０１のライト動作は，第１の実施の形態にかかるシリアルアクセスメモリ１０１のライト動作と略同一である。
【０１５３】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第２モードに設定された場合のライト動作の一例である。
【０１５４】
次に，第１モードに設定されたシリアルアクセスメモリ４０１のリード動作を図１３に基づいて説明する。
【０１５５】
＜時刻ｔ１＞
メモリ制御部１２に対して，リードＸアドレスＲＸＡＤがシリアルに入力される。なお，リードＸアドレスＲＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのリードアドレスイネーブル信号ＲＡＤＥが入力される。まず，時刻ｔ１において，リードＸアドレスＲＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次リードＸアドレスＲＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【０１５６】
＜時刻ｔ２＞
リードＸアドレスＲＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，リードＸアドレスＲＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるリードアドレスイネーブル信号ＲＡＤＥがＬレベルとされる。以下，リードＸアドレスＲＸＡＤによって，ワード線ＷＬ１が選択された場合に即してリード動作を説明する。
【０１５７】
＜時刻ｔ３＞
時刻ｔ２で選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード側第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して一斉に転送される。
【０１５８】
＜時刻ｔ４＞
クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードイネーブル信号ＲＥを検出する。ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からリードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−１に格納されているデータがライト／リードデータバスＷＲＤ，／ＷＲＤに伝達される。ライト／リードデータバスＷＲＤ，／ＷＲＤに伝達されたデータは，出力データＤＯ１として，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１５９】
＜時刻ｔ４〜ｔ４’＞
時刻ｔ４以降，時刻ｔ４’までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。これにともない，ライト／リードレジスタＷＲｒｅｇ−２〜ＷＲｒｅｇ−ｐに格納されている各データは，順次ライト／リードデータバスＷＲＤ，／ＷＲＤに伝達される。ライト／リードデータバスＷＲＤ，／ＷＲＤに順次伝達された各データは，出力データＤＯ２〜ＤＯｐとして，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１６０】
＜時刻ｔ４’’＞
ライト／リードレジスタＷＲｒｅｇ−ｐから格納データがライト／リードデータバスＷＲＤ，／ＷＲＤに出力されたところで，メモリ制御部１２は，リードアドレスセット信号ＲＡＳを出力する。リードＹアドレス手段１５はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたリードアドレスセット信号ＲＡＳに基づいて，リードレジスタグループ２０のスタートアドレスとしてＨレベルのリードＹアドレス信号ＹＲｐ＋１を出力する。ＨレベルのリードＹアドレス信号ＹＲｐ＋１によってリード側第２転送手段２１−ｐ＋１がオン状態となるため，リードレジスタＲｒｅｇ−ｐ＋１に格納されているデータがリードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに伝達されたデータは，出力データＤＯｐ＋１として，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１６１】
＜時刻ｔ４’’〜ｔ５＞
時刻ｔ４’’以降，時刻ｔ５までに，リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲｐ＋１〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−ｐ＋１〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに順次伝達された各データは，出力データＤＯｐ＋１〜ＤＯｍとして，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【０１６２】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第１モードに設定された場合のリード動作の一例である。
【０１６３】
次に，第２モードに設定されたシリアルアクセスメモリ４０１のリード動作を図１４に基づいて説明する。
【０１６４】
＜時刻ｔ１＞
リード動作は，メモリ制御部１２に対して，リードリセット信号ＲＲが入力されることによって開始される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードリセット信号ＲＲを検出する。ライト／リードＹアドレス手段４３０は，ライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ１を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ１によってライト／リード転送手段３１−１がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−１に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤおよび出力手段２３を経由し，出力データＤＯ１として出力端子ＤＯＵＴに出力される。このリード動作では，リードリセット信号ＲＲが入力された後，ウェイト時間の経過を待つことなく，最初の出力データＤＯ１が出力される。
【０１６５】
＜時刻ｔ２＞
ワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送される。このように，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍからのデータ読み出し動作に並行して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データを転送しておくことによって，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐからのデータ読み出し動作が完了した直後からリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍからのデータ読み出し動作を開始させることが可能となる。
【０１６６】
＜時刻ｔ３＞
ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中からライト／リードＹアドレス信号ＹＷＲ２を選択しＨレベルとする。Ｈレベルのライト／リードＹアドレス信号ＹＷＲ２によってライト／リード転送手段３１−２がオン状態となるため，ライト／リードレジスタＷＲｒｅｇ−２に格納されているデータが，ライト／リードデータバスＷＲＤ，／ＷＲＤおよび出力手段２３を経由し，出力データＤＯ２として出力端子ＤＯＵＴに出力される。
【０１６７】
＜時刻ｔ３〜ｔ４＞
時刻ｔ３以降，時刻ｔ４までに，ライト／リードＹアドレス手段４３０は，クロック信号ＣＬＫに同期してライト／リードＹアドレス信号ＹＷＲ１〜ＹＷＲｐの中から順次ライト／リードＹアドレス信号ＹＷＲ２〜ＹＷＲｐを選択しＨレベルとする。これにともない，ライト／リードレジスタＷＲｒｅｇ−２〜ＷＲｒｅｇ−ｐに格納されている各データは，順次ライト／リードデータバスＷＲＤ，／ＷＲＤおよび出力手段２３を経由し，出力データＤＯ２〜ＤＯｐとして出力端子ＤＯＵＴに出力される。
【０１６８】
＜時刻ｔ５＞
ライト／リードレジスタＷＲｒｅｇ−ｐから格納データがライト／リードデータバスＷＲＤ，／ＷＲＤに出力されたところで，メモリ制御部１２は，リードアドレスセット信号ＲＡＳを出力する。リードＹアドレス手段１５はポインタによるアドレス設定が可能なように構成されており，メモリ制御部１２から出力されたリードアドレスセット信号ＲＡＳに基づいて，リードレジスタグループ２０のスタートアドレスとしてＨレベルのリードＹアドレス信号ＹＲｐ＋１を出力する。ＨレベルのリードＹアドレス信号ＹＲｐ＋１によってリード第２転送手段２１−ｐ＋１がオン状態となるため，リードレジスタＲｒｅｇ−ｐ＋１に格納されているデータがリードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯｐ＋１として出力端子ＤＯＵＴに出力される。
【０１６９】
＜時刻ｔ５以降＞
リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲｐ＋１〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−ｐ＋１〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤを経由して出力手段２３に伝達され，出力データＤＯｐ＋１〜ＤＯｍとして出力端子ＤＯＵＴに出力される。
【０１７０】
以上が，本実施の形態にかかるシリアルアクセスメモリ４０１が第２モードに設定された場合のリード動作の一例である。
【０１７１】
以上の説明のとおり，本実施の形態にかかるシリアルアクセスメモリ４０１およびこのライト／リード動作によれば，第１，２，３の実施の形態にかかるシリアルアクセスメモリ１０１，２０１，３０１と同様に，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作，または，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作を適宜選択して実行することが可能となる。
【０１７２】
さらに，本実施の形態にかかるシリアルアクセスメモリ４０１によれば，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐの個数が，各ワード線ＷＬ1〜ＷＬｎに接続されているメモリセルとの個数（ｍ個）よりも少ない個数（ｐ個）とされているため，回路レイアウトの面積が縮小化される。なお，ｐの値すなわちライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐの個数については，上述のウェイト時間と，ライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍのデータライト／リード時間に応じて設定することが好ましい。
【０１７３】
図１１，図１２に示した本実施の形態にかかるシリアルアクセスメモリ４０１のライト動作では，先頭ラインアドレスにかかる入力データＤＩ１〜ＤＩｍのうち，入力データＤＩ１〜ＤＩｐがライト／リードレジスタＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｐにのみ格納されていたが，このデータを同時にライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｐにも格納するようにしてもよい。この方法によれば，ライトアドレスセット信号ＷＡＳに基づいて行われるライトＹアドレス手段１４のライトレジスタグループ１７に対するアドレス制御が不要となる。すなわち，シリアルアクセスメモリ４０１のライト動作の制御が容易化されることになる。
【０１７４】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１７５】
【発明の効果】
以上説明したように，本発明によれば，従来のラインアクセスタイプのシリアルアクセスメモリのライト／リード動作，または，従来のＦＩＦＯタイプのシリアルアクセスメモリのライト／リード動作を適宜選択して実行することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図２】図１のシリアルアクセスメモリのライト動作（第１モード）を示すタイミングチャートである。
【図３】図１のシリアルアクセスメモリのライト動作（第２モード）を示すタイミングチャートである。
【図４】図１のシリアルアクセスメモリのリード動作（第１モード）を示すタイミングチャートである。
【図５】図１のシリアルアクセスメモリのリード動作（第２モード）を示すタイミングチャートである。
【図６】本発明の第２の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図７】本発明の第３の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図８】図７のシリアルアクセスメモリのライト動作（第１モード）を示すタイミングチャートである。
【図９】図７のシリアルアクセスメモリのライト動作（第２モード）を示すタイミングチャートである。
【図１０】本発明の第４の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図１１】図１０のシリアルアクセスメモリのライト動作（第１モード）を示すタイミングチャートである。
【図１２】図１０のシリアルアクセスメモリのライト動作（第２モード）を示すタイミングチャートである。
【図１３】図１０のシリアルアクセスメモリのリード動作（第１モード）を示すタイミングチャートである。
【図１４】図１０のシリアルアクセスメモリのリード動作（第２モード）を示すタイミングチャートである。
【符号の説明】
１１：メモリセルアレイ
１２：メモリ制御部
１３：Ｘアドレス手段
１４：ライトＹアドレス手段
１５：リードＹアドレス手段
１６：ライト第１転送手段グループ
１６−１〜１６−ｍ：ライト第１転送手段
１７：ライトレジスタグループ
１８：ライト第２転送手段グループ
１８−１〜１８−ｍ：ライト第２転送手段
１９：リード第１転送手段グループ
１９−１〜１９−ｍ：リード第１転送手段
２０：リードレジスタグループ
２１：リード第２転送手段グループ
２１−１〜２１−ｍ：リード第２転送手段
２２：入力手段
２３：出力手段
２４：入出力手段
３０：ライト／リードＹアドレス手段３０
３１：ライト／リード転送手段グループ
３１−１〜３１−ｍ：ライト／リード転送手段
３２：ライト／リードレジスタグループ
１０１，２０１，３０１，４０１：シリアルアクセスメモリ
３１１：ライト第３転送手段グループ
３１１−１〜３１１−ｍ：ライト第３転送手段
４３１：ライト／リード転送手段グループ
ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ：ビット線対
ＣＬＫ：クロック信号
ＤＩ１〜ＤＩｍ：入力データ
ＤＯ１〜ＤＯｍ：出力データ
ＭＣ１１〜ＭＣｍｎ：メモリセル
ＭＯＤＥ：モード信号
ＲＡＤＥ：リードアドレスイネーブル信号
ＲＡＳ：リードアドレスセット信号
ＲＤ，／ＲＤ：リードデータバス
ＲＥ：リードイネーブル信号
Ｒｒｅｇ−１〜Ｒｒｅｇ−ｍ：リードレジスタ
ＲＴ：制御信号
ＲＸＡＤ：リードＸアドレス
ＷＡＤＥ：ライトアドレスイネーブル信号
ＷＡＳ：ライトアドレスセット信号
ＷＤ，／ＷＤ：ライトデータバス
ＷＥ：ライトイネーブル信号
ＷＬ１〜ＷＬｎ：ワード線
ＷＲ：ライトリセット信号
ＷＲＤ，／ＷＲＤ：ライト／リードデータバス
ＷＲｒｅｇ−１〜ＷＲｒｅｇ−ｍ：ライト／リードレジスタ
Ｗｒｅｇ−１〜Ｗｒｅｇ−ｍ：ライトレジスタ
ＷＴ：制御信号
ＷＴＤ：制御信号
ＷＸＡＤ：ライトＸアドレス
ＹＲ１〜ＹＲｍ：リードＹアドレス信号
ＹＷ１〜ＹＷｍ：ライトＹアドレス信号
ＹＷＲ１〜ＹＷＲｍ：ライト／リードＹアドレス信号
Claims (7)
- 複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，前記各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第１レジスタと，前記各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第２レジスタと，前記各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータを格納することが可能な容量を有する第３レジスタと，を備えるシリアルアクセスメモリのライト／リード方法であって，
１ワードの入力シリアルデータを前記第１レジスタに格納する第１ライト工程と，
前記第１ライト工程において，前記第１レジスタに格納された１ワードのデータを前記複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送するとともに，前記第３レジスタに対して転送する第２ライト工程と，
前記第１ライト工程において，前記第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，前記第１レジスタに格納する第３ライト工程と，
前記第３ライト工程において，前記第１レジスタに格納された１ワードのデータを前記複数のワード線の中から選択された他のワード線に接続されている複数のメモリセルに対して転送する第４ライト工程と，
を含むことを特徴とする，シリアルアクセスメモリのライト／リード方法。 - 前記一のワード線に接続されている複数のメモリセルから１ワードの格納データを前記第２レジスタに転送する第１リード工程と，
前記前記第１リード工程において，前記第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第２リード工程と，
前記一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを前記第２レジスタに転送する第３リード工程と，
前記前記第３リード工程において，前記第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第４リード工程と，
を含むことを特徴とする，請求項１に記載のシリアルアクセスメモリのライト／リード方法。 - 前記第３レジスタに格納されているデータを１ワードの出力シリアルデータとして出力する第１リード工程と，
前記一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを前記第２レジスタに転送する第２リード工程と，
前記前記第２リード工程において，前記第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第３リード工程と，
を含むことを特徴とする，請求項１に記載のシリアルアクセスメモリのライト／リード方法。 - 前記第２リード工程は，前記第１リード工程に並行して行われることを特徴とする，請求項３に記載のシリアルアクセスメモリのライト／リード方法。
- 複数のワード線と複数のビット線の各交差部に配置された複数のメモリセルと，前記各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）を格納することが可能な容量を有する第１レジスタと，前記各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）を格納することが可能な容量を有する第２レジスタと，前記各ワード線に接続されている複数のメモリセルによって記憶される１ワードのデータ（ｍビット）よりも小さい容量（ｐビット）を有する第３レジスタと，を備えるシリアルアクセスメモリのライト／リード方法であって，
１ワードの入力シリアルデータの第１ビットから第ｐビットまでを前記第３レジスタに格納する第１ライト工程と，
前記１ワードの入力シリアルデータの第ｐ＋１ビットから第ｍビットまでを前記第１レジスタに格納する第２ライト工程と，
前記第２ライト工程において，前記第１レジスタに格納された第ｐ＋１ビットから第ｍビットまでのデータを前記複数のワード線の中から選択された一のワード線に接続されている複数のメモリセルに対して転送する第３ライト工程と，
前記第１ライト工程および前記第２ライト工程において，前記第３レジスタおよび前記第１レジスタに格納された１ワードの入力シリアルデータの次の１ワードの入力シリアルデータを，前記第１レジスタに格納する第４ライト工程と，
前記第４ライト工程において，前記第１レジスタに格納された１ワードのデータを前記一のワード線以外の他のワード線に接続されている複数のメモリセルに対して転送する第５ライト工程と，
を含むことを特徴とする，シリアルアクセスメモリのライト／リード方法。 - 前記一のワード線に接続されている複数のメモリセルの格納データを前記第２レジスタに転送する第１リード工程と，
前記第３レジスタに格納されているデータをｐビット長の出力シリアルデータとして出力する第２リード工程と，
前記前記第１リード工程において，前記第２レジスタに転送され格納されたデータのうち，第ｐ＋１ビットから第ｍビットまでを出力シリアルデータとして出力する第３リード工程と，
前記一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを前記第２レジスタに転送する第４リード工程と，
前記前記第４リード工程において，前記第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程と，
を含むことを特徴とする，請求項５に記載のシリアルアクセスメモリのライト／リード方法。 - 前記第３レジスタに格納されているデータをｐビット長の出力シリアルデータとして出力する第１リード工程と，
前記第１リード工程に並行して，前記一のワード線に接続されている複数のメモリセルの格納データを前記第２レジスタに転送する第２リード工程と，
前記前記第２リード工程において，前記第２レジスタに転送され格納されたデータのうち，第ｐ＋１ビットから第ｍビットまでを出力シリアルデータとして出力する第３リード工程と，
前記一のワード線以外の他のワード線に接続されている複数のメモリセルから１ワードの格納データを前記第２レジスタに転送する第４リード工程と，
前記前記第４リード工程において，前記第２レジスタに転送され格納されたデータを１ワードの出力シリアルデータとして出力する第５リード工程と，
を含むことを特徴とする，請求項５に記載のシリアルアクセスメモリのライト／リード方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190584A JP3776295B2 (ja) | 2000-06-26 | 2000-06-26 | シリアルアクセスメモリおよびデータライト／リード方法 |
| US09/778,891 US6445634B2 (en) | 2000-06-26 | 2001-02-08 | Serial access memory and data write/read method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000190584A JP3776295B2 (ja) | 2000-06-26 | 2000-06-26 | シリアルアクセスメモリおよびデータライト／リード方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002008365A JP2002008365A (ja) | 2002-01-11 |
| JP3776295B2 true JP3776295B2 (ja) | 2006-05-17 |
Family
ID=18690032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000190584A Expired - Fee Related JP3776295B2 (ja) | 2000-06-26 | 2000-06-26 | シリアルアクセスメモリおよびデータライト／リード方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6445634B2 (ja) |
| JP (1) | JP3776295B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4179920B2 (ja) * | 2003-04-30 | 2008-11-12 | 株式会社リコー | 緩衝バッファ回路 |
| EP1585024B1 (en) * | 2004-04-08 | 2007-10-10 | STMicroelectronics Pvt. Ltd. | An improved on-chip storage memory for storing variable data bits |
| US8675418B2 (en) | 2010-08-31 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory write assist |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4648077A (en) * | 1985-01-22 | 1987-03-03 | Texas Instruments Incorporated | Video serial accessed memory with midline load |
| JPH0289277A (ja) * | 1988-09-27 | 1990-03-29 | Oki Electric Ind Co Ltd | シリアルアクセスメモリ |
| US5812148A (en) | 1993-11-11 | 1998-09-22 | Oki Electric Industry Co., Ltd. | Serial access memory |
| JP3625955B2 (ja) | 1996-04-16 | 2005-03-02 | 沖電気工業株式会社 | 画像用半導体メモリ回路 |
| JP3722619B2 (ja) | 1997-07-10 | 2005-11-30 | 沖電気工業株式会社 | メモリ装置及びそのアクセス制御方法 |
| US6088285A (en) | 1998-01-20 | 2000-07-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit in which pattern widths of switching circuit and buffers are formed within a pattern width of a column unit |
-
2000
- 2000-06-26 JP JP2000190584A patent/JP3776295B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-08 US US09/778,891 patent/US6445634B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002008365A (ja) | 2002-01-11 |
| US6445634B2 (en) | 2002-09-03 |
| US20010055232A1 (en) | 2001-12-27 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050405 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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