JP3722619B2 - メモリ装置及びそのアクセス制御方法 - Google Patents

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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば動画のディジタル処理に有用な特徴を有するメモリ装置
及びそのアクセス制御方法に関する。
【０００２】
【従来の技術】
この種の処理の必要性は次第に強くなっている。例えば、テレビ受像機はディジタル画像処理技術を利用するものが多くなり、パソコンやワークステーションは映像の表示に用いられることが多くなっている。また、動画がこれらの異なるメディア間でやり取りされることが増えており、異なるフォーマット間の変換が必要になっている。
【０００３】
多くのディジタル画像処理は複数の画素からなる矩形のブロックに対して行なわれる。その典型的な例として、ノイズ削減のための空間的及び時間的フィルタリング、効果処理及びフォーマット変換がある。他の例として、画像圧縮のための動き予測がある。動画をリアルタイムで処理するとき、画素のブロックを高速に検索することが必要である。例えば、動画の新しい画素の各々が受信され、記憶されるとき、新しい画素が生じた画素ブロック及び幾つかの先行する画像フレーム若しくはフィールドからの対応する画素ブロックを、次の新しい画素が受信される前に、読出す必要があるかも知れない。
【０００４】
【発明が解決しようとする課題】
従来のＤＲＡＭは、このタスクには遅過ぎる。読出しや書込みのためのアクセスの度に、時間の掛かる新しいアドレスの入力を行なう必要があるからである。
【０００５】
従来のデュアルポートＤＲＡＭ（ビデオＲＡＭ、ＶＲＡＭとも呼ばれる）は、行全体の画素、例えば、画面上の水平走査線上の全ての画素の高速のシリアル読出しを可能にする。しかし、この特徴は矩形の画素ブロックに対しては有用ではない。
【０００６】
同期ＤＲＡＭ（ＳＤＲＡＭ）及び同期グラフィクスＲＡＭ（ＳＧＲＡＭ）は画素のより小さなグループに対するバーストアクセスを可能にするが、読出しと書込みとで異なるアドレス入力を必要とする。この点は、新しい画素の到着により、読出しと書込みの双方が必要となる場合には不便である。ＳＤＲＡＭ及びＳＧＲＡＭはまた、ディジタルフィルタリングで最も頻繁に要求されるバースト長さをサポートしない。
【０００７】
その上、これらのメモリは何れも、幾つかのフレーム若しくはフィールド内の画素ブロックへのアクセスを可能にする従属接続をすることが困難である。
【０００８】
従来のＲＡＭの性能が不十分であるため、フィールド若しくはフレームを記憶するためにＦＩＦＯメモリを用い、ラインメモリを備えたＡＳＩＣ(application specific integrated circuit)を用い矩形の画素ブロックのアクセスを行なっていた。例えば各々がＳＲＡＭ(static RAM) からなり、１０２４ワード（１ワード＝８ビット）を記憶するラインメモリを２１個備えたＡＳＩＣが、ディジタルテレビ受像機に用いられた。ＳＲＡＭメモリセルは大きく、従って、ラインメモリはＡＳＩＣ内で大きなスペースを取り、画像処理回路のためのスペースが小さくなってしまう。また、ＳＲＡＭはシフトレジスタとして動作するため、大きな電流を消費し、ＡＳＩＣのコストが高くなる。
【０００９】
詳細は後述する。
【００１０】
本発明の目的は、フィールド若しくはフレームメモリの機能と、複数のラインメモリの機能を組合せたメモリ装置を提供することにある。
【００１１】
本発明の他の目的は、単一の行−列アドレスの入力によりバースト読出しアクセス及び単一の書込みアクセスを行なうことができるメモリ装置を提供することにある。
【００１２】
本発明のさらに他の目的は、単一の行アドレスの入力により、前もって入力された列アドレスを用い、バースト読出しアクセス及び単一の書込みアクセスを行なうことができるメモリ装置を提供することにある。
【００１３】
本発明のさらに他の目的は、従属接続に適したメモリ装置を提供することにある。
【００１４】
本発明のさらに他の目的は、動画の、複数のフィールド若しくはフレームのための画素データを記憶することができ、単一の組合せバーストで各フィールド若しくはフレームからの複数の画素データを出力することができるメモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
本願の第１の発明のメモリ装置は、主メモリアレイ及び副メモリアレイを有し、これらが同じワード線、行デコーダ、及び内部データバスを共用する。副メモリアレイは、主メモリアレイよりも列の数が少ない。データバスはデータ入力ユニット及びデータ出力ユニットに結合され、これらは外部データ入力端子及び外部データ出力端子を有する。
【００１６】
列アドレス発生器が、外部列アドレス信号により指定される単一の開始列アドレスを元にして一連の列アドレスを発生する。主列デコーダは列アドレスをデコードし、主メモリアレイ内の一連の列を選択する。副列デコーダは列アドレスの下位ビットをデコードし、副メモリアレイ内の一連の列を選択する。
【００１７】
制御信号発生器は内部制御信号を発生し、これにより主メモリアレイ内に記憶されたデータ内部データバスを介して出力され、主メモリアレイ内に記憶されたデータが内部データバスを介して副メモリアレイに転送され、副メモリアレイに記憶されたデータが内部データバスを介して出力され、入力データが内部データバスを介して主メモリアレイに転送される。好ましくは、これらの動作は単一のバーストで行なわれる。即ち、単一のバーストにおいて、データが主メモリアレイ内の複数の列及び副メモリアレイ内の複数の列から出力され、主メモリアレイ内の一つの列から副メモリアレイ内の一つの列に転送され、主メモリアレイ内の同じ一つの列に入力される。
【００１８】
データ入力端子及びデータ出力端子は別個のものであっても良く、この場合、データ出力ユニットでデータを出力している間にデータ入力ユニットで入力を行なうことができる。入力データと、入力データと同時に出力されるデータは、主メモリアレイ内の同じ列アドレスを有し、これによりメモリ装置の従属接続を容易にするのが好ましい。
【００１９】
主メモリアレイから副メモリアレイへのデータの転送を容易にするために、内部データバスを、主メモリアレイに結合された主部分と、副メモリアレイに結合された副部分とに分割しても良い。これら２つの部分は、データバススイッチにより、又はデータ出力ユニットにより相互に結合しても良い。データバススイッチが用いられる場合、書込み増幅器を設け、内部データバスの副部分から副メモリアレイに書込まれるデータを増幅するのが好ましい。
【００２０】
列アドレス発生器を主列デコーダ及び副列デコーダに結合する列アドレス信号線を同様にアドレスバススイッチにより分割しても良く、これらのために別個の信号線を設けても良い。
【００２１】
メモリ装置は、好ましくは、アドレスレジスタを有し、ここに開始アドレスを記憶し、列アドレス発生器が、同じ開始アドレスを外部から繰返し入力しなくても、同じ一連の列アドレスを繰返し発生する。
【００２２】
メモリ装置は、好ましくは少なくとも２つのバンクを有し、各バンクがそれぞれ主メモリアレイと副メモリアレイを有する。単一のバーストで、第１のバンク内の主メモリアレイからのデータの出力と、第２のバンク内の主メモリアレイからのデータの出力と、第１のバンク内の副メモリアレイからのデータの出力と、第１のバンク内の主メモリアレイへのデータの入力とを行なう。第１のバンク内の主メモリアレイへの入力データの書込みと、第１のバンク内の主メモリアレイから副メモリアレイへのデータの転送とは、第２のバンクの読出しアクセスの間に行なわれるのが好ましい。転送レジスタを設け、第１のバンク内の主メモリアレイから読出されたデータを転送レジスタに一時的に記憶し、その後、第２のバンクがアクセスされている間に第１のバンク内の副メモリアレイに転送するのが好ましい。入力データレジスタを設け、第１のバンク内に主メモリアレイへの書込みまでの間入力データを保持するのが好ましい。
【００２３】
本願の第２の発明のメモリ装置は、メモリアレイと、行デコーダと、列デコーダと、列アドレス発生器と、内部データバスと、データ入力ユニットと、データ出力ユニットとを有する。データ入力ユニットのデータ入力端子とデータ出力ユニットのデータ出力端子とが別々に設けられている。データ出力ユニットはデータバススイッチを介して内部データバスに結合されている。
【００２４】
メモリ装置はさらに制御信号発生器を有する。この制御信号発生器により発生される制御信号により、列アドレス発生器が外部列アドレス信号により指定された開始アドレスから一連の列アドレスを発生する。メモリアレイ内の対応する列からデータがバーストの形で読出される。バーストの最後に、入力データがデータ入力ユニットにより受信され、メモリアレイ内の一つの列に転送される。
【００２５】
この一つの列は、データが読出された列のうちの最後の列であるのが好ましい。バッファ回路をデータバススイッチとデータ出力ユニットの間に設け、最後の列から読出されたデータがデータ出力ユニットにより出力されている間に、入力データをデータ入力ユニットにより受信し、メモリアレイに転送することができるようにし、これによりメモリ装置の従属接続を容易にすることとしても良い。
【００２６】
データバス初期化ユニットを設け、最後の列から読出されたデータがバッファ回路に転送された後で、データ入力ユニットからメモリアレイへのデータの転送の準備のため、内部データバスを初期化するのが好ましい。
【００２７】
第１の発明と同様、アドレスレジスタを設けるのが好ましい。
【００２８】
メモリアレイを、各々動画の１フィールド又は１フレームを記憶する複数のブロックに分割しても良い。この場合、ブロック選択ユニットを設け、少なくとも一つの列アドレスビットをバーストの途中で修正し、一つのブロックから他のブロックへバーストがジャンプし、異なるフィールド又はフレームのためのデータを読出すようにしても良い。
【００２９】
さらに、メモリアレイを複数のバンクに分割しても良い。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を、添付の図面を参照して説明する。しかし、その前に、動画処理について一般的なことを説明する。
【００３１】
ディジタル画像処理の一つは、フィルタリングである。これは画素の値をその周辺の画素の値により修正するものである。図１において、そのようなフィルタリング処理の一例は、ｎ番目の走査線上の、ハッチングした円で示す画素の値を、ｎ−１番目の走査線、ｎ番目の走査線、ｎ＋１番目の走査線上の、ハッチングしない円で示す隣接画素により修正することである。
【００３２】
このようなフィルタリングは時間次元の方向において行なわれる場合もある。図２は、動画の５つの相連続するフィールドを示す。この５つのフィールドは、奇数番目フィールドＦｍ−２，Ｆｍ，Ｆｍ＋２と、これらとインターレースする偶数番目のフィールドＦｍ−１，Ｆｍ＋１を含む。シンボルΔｔはフィールド周期、例えば１／６０又は１／５０秒を表わす。空間的及び時間的フィルタリング処理により、５つのグループＤＴｍ−２ないしＤＴｍ＋２内の全ての画素の値に応じて、フィールドＦｍ内の、ハッチングで示す位置において、フィルタされた画素値が生じる。
【００３３】
図３は、５つの相連続するフィールドにおける、５×５の画素ブロックをアクセスする処理を一般化して示し、空間的及び時間的フィルタリングが、３種類の遅延により互いに分離されている画素への高速アクセスを必要とすることを示す。この３種類の遅延とは、同じライン上の相連続する画素間の間隔に対応するビット遅延（Ｗ）と、相連続するライン間の間隔に対応するライン遅延（Ｌ）と、フィールド間の間隔に対応するフィールド遅延（ｔ）である。
【００３４】
ビット遅延と言う用語が用いられているのは、同じ画素のデータビットは同時に並列にアクセスされることが多いからである。この用語は画素が単一のビットにより表わされることを意味しない。画素は典型的には、モノクロム画像の場合８ビットで表わされ、カラー画像の場合には、それよりも多い数のビットで表わされる。
【００３５】
図４は、図３に示される画素値へのアクセスのための従来のシステムを示す。ここでは１画素が８ビットで表わされると想定している。左端に５つの従属接続されたＦＩＦＯが示されている。各々は１フィールド分の画素データを記憶する。これらのフィールドメモリはデュアルポートメモリ装置であり、１つのメモリの出力ポートが次のメモリの入力ポートに結合されている。各画素は各フィールドメモリ内に１フィールド期間Δｔだけ存在する。入力及び出力は同時に、同じクロック信号（ＣＬＫ）に同期して行なわれる。例えば、第１のフィールドメモリＦ１は新しい画素Ｄａ５を受けると同時に、先のフィールドの、同じ位置の画素Ｄｂ５を第２のフィールドメモリＦ２に渡す。フィールドメモリはこのように、図３に示すフィールド遅延（ｔ）を有する。
【００３６】
ライン遅延（Ｌ）は複数のラインメモリＬ１１〜Ｌ５４により与えられる。第１のフィールドメモリＦ１に供給される各画素は、第１のラインメモリＬ１１にも供給される。ラインメモリＬ１１はラインメモリＬ１２、Ｌ１３、Ｌ１４と従属接続されている。画素はこの従属接続を通してシフトレジスタの場合と同じようにシフトされ、各ラインメモリにおいて、１水平走査周期分の時間を費やす。従って、ラインメモリＬ１１の出力は１ライン分遅れており、ラインメモリＬ１２の出力は２ライン分遅れている。他のラインメモリも、フィールドメモリＦ２〜Ｆ５の入力に対し、同様の遅延をもたらす。
【００３７】
ビット遅延（Ｗ）は、Ｄ型フリップフロップＤＦＦの列により与えられる。フィールドメモリに入力される、又はラインメモリから出力される各画素は、４つのＤ型フリップフロップの従属接続にも供給される。これらの４つフリップフロップの出力は、フィールドメモリ及びラインメモリの入力及び出力とともに、図３に示す５つの相連続するフィールドのそれぞれ５×５のブロックの、すべての画素に対する同時読出しアクセスを可能にする。
【００３８】
図４のラインメモリ及びＤ型フリップフロップは、従来ＡＳＩＣ内に形成されていた。しかし、上記のように、ラインメモリはＳＲＡＭで構成されており、大きなスペースを必要とし、また電流消費が多く、装置が高価となる。
【００３９】
図５及び図６は、ブロックアクセスを画素入力に同期させる２つの方法を示している。これらの図はともに、１つのフィールドに記憶されている画素を示している。ハッチングした円は、現に受信されているフィールドに属する新しい画素を示し、ハッチングしない円は、先のフィールドに属する画素を示す。「読出し」と記した枠はフィルタリングに用いられている５×５の画素ブロックの位置を示す。「書込み」と記した矢印は現に受信されている画素の位置（Ｄｎ）を示す。
【００４０】
図５において、新しい画素がフィールド内の位置Ｄｎに書込まれるとき、先のフィールドの５×５の画素ブロックが処理されている。Ｄｎを含む水平走査線はこのブロック内の最も古い走査線である。画素データは図４に示すように従属接続されたＤ型フリップフロップを通される。従って、位置Ｄｎの新しい画素を書込む前に、太線の円Ｄｎ〜Ｄｎ＋４で示された５つの位置からのデータをＤ型フリップフロップにロードすれば充分である。これらのデータはすべてフィールド内に保持されている。
【００４１】
図６は、図５と類似の図である。但し、Ｄｎを含む水平走査線が、ブロック内で最も新しい走査線である。画素Ｄｎ−１〜Ｄｎ−４はすでに上書されており、Ｄｎがいま上書されようとしている。この場合上書された画素を記憶するための手段を付加する必要がある。フィルタリング動作が現在のフィールドと先のフィールドを共に必要とするのであれば、両フィールド内の位置Ｄｎ〜Ｄｎ−４から画素値を出力しなければならない。
【００４２】
図７及び図８は図４の一部の拡大図である。図７の点線の枠はフィールドメモリＦ１及びラインメモリＬ２１〜Ｌ２４を示す。これらは図５の画素Ｄｎ〜Ｄｎ＋４に対する読出しアクセスを可能にする。図８の点線の枠はフィールドメモリＦ１及びラインメモリＬ１１〜Ｌ２４を示す。これらは図６の、現フィールド及び先のフィールドの、画素Ｄａ５以外の画素Ｄｎ〜Ｄｎ−４への読出しアクセスを可能にする。
【００４３】
本発明は、図７の点線により囲まれた部分又は図８の点線により囲まれた部分のすべての機能をもつ単一のメモリ装置を提供する。メモリ装置はさらに、図４、図７、図８に示されたフィールドメモリの従属接続に適したものである。
【００４４】
第１の実施の形態
第１の実施の形態のメモリ装置を図９のブロック図に示す。これは図８の点線で囲まれた部分の機能を持つものである。本願の第１の発明を例示するもとして、メモリ装置は主メモリアレイ２、副メモリアレイ４、行（Ｘ）デコーダ６、主列デコーダ（ＭＹＤ）８、副列デコーダ（ＳＹＤ）１０、列（Ｙ）アドレス発生器１２、データ入力ユニット（ＤＩ）１４、データ出力ユニット（ＤＯ）１６を有する。データ入力ユニット１４は少なくとも一つのデータ入力端子ＤＩＮを有する。データ出力ユニット１６は少なくとも一つの出力端子ＤＯＵＴを有する。
【００４５】
以下の説明で、行及び列を表わすのに文字Ｘ及びＹを用いる。
【００４６】
Ｙアドレス発生器１２は、上位アドレスバス１８により主Ｙデコーダ８に結合されており、下位アドレスバス２０により主Ｙデコーダ８及び副Ｙデコーダ１０に結合されている。下位アドレスバスはアドレスバススイッチ２２により２つの部分に分けられている。下位アドレスバスの第１の部分は主Ｙデコーダ８に接続されている。下位アドレスバスの第２の部分は副Ｙデコーダ１０に接続されており、アドレスバススイッチ２２によりＹアドレス発生器１２から分離可能となっている。
【００４７】
データ入力ユニット１４及びデータ出力ユニット１６は、内部データバス２４により主メモリアレイ２及び副メモリアレイ４に接続されている。内部データバス２４はデータバススイッチ２６により２つの部分に分けられており、一端が書込み増幅器（ＷＡＭＰ）２８に接続されている。内部データバス２４の２つの部分は主データバス（ＭＤＢ）及び副データバス（ＳＤＢ）と呼ばれる。
【００４８】
主メモリアレイ２及び副メモリアレイ４内の円の各々は、同じＸ−Ｙ（行−列）アドレスを持つメモリセルのグループを表わす。画像処理の用途においては、各グループは１画素のデータを記憶する。相連続する水平走査線により走査される動画では、同じ列アドレス（Ｙアドレス）を有する画素が同じ走査線上に配置される。従って、列が図面では水平方向に延在し、行が水平方向に延在する。各行のメモリセルはワード線（ＷＬ）に接続されている。ワード線は主メモリアレイ２及び副メモリアレイ４で共通である。
【００４９】
図１０は、第１の実施の形態の構成をより詳細に示す。Ｘデコーダ６はＸアドレス発生器２９に接続され、このＸアドレス発生器２９は外部から入力される行アドレスＸＡＤを受信する。Ｙアドレス発生器１２は、外部から入力される列アドレスＹＡＤを受信するもので、ダウンカウンタ（ＤＣ）３０及びＹアドレス出力回路（ＹＡＤＯＵＴ）３２を有する。ダウンカウンタ３０は列アドレスカウンタとして動作し、順次小さくなる一連の列アドレス（Ｙアドレス）を発生する。データ入力ユニット１４は、入力データを保持するための内部ラッチ（ＬＴ）３４を有する。データ出力ユニット１６は出力データを増幅するための出力増幅器（ＯＡＭＰ）３６を有する。主及び副ＹデコーダＭＹＤ及びＳＹＤは、上位アドレスバス１８及び下位アドレスバス２０に接続された複数のＡＮＤゲート３８を有する。アドレス保持ラッチ（ＨＬＤ）４０は、下位アドレスバス２０内のアドレス線の各々に対して設けられている。
【００５０】
主Ｙデコーダ内のＡＮＤゲート３８には記号Ａｎｄ１〜Ａｎｄｎが付され、副Ｙデコーダ内のＡＮＤゲート３８にはＡｄ１〜Ａｄｏが付されている。文字"ｎ"及び"ｏ"はそれぞれ主メモリアレイ２及び副メモリアレイ４内の列の数を表わす。副メモリアレイ４は主メモリアレイ２よりも列の数が少ない（ｏ＜ｎ）。ＡＮＤゲート３８は、列選択信号を発生し、この列選択信号は、主ＹデコーダにおいてはＹ１〜Ｙｎで、副ＹデコーダにおいてはＹｓ１〜Ｙｓｏで、それぞれ表わされている。
【００５１】
データバスの各部分は、主データバスにおいて一対の相補バスラインＤｍ及びＤｍ／を有し、副データバスにおいて一対の相補バスラインＤｓ及びＤｓ／を有する。バスラインＤｍ及びＤｓは、データバススイッチ２６内の、一対の逆のチャンネル型のトランジスタで構成されたトランスミッションゲートを介して互に結合されている。同様に、バスラインＤｍ／及びＤｓ／は、データバススイッチ２６内の、トランスミッションゲートを介して互に結合されており、下位アドレス信号線はアドレスバススイッチ２２内のトランスミッションゲートにより開閉される。これらのトランスミッションゲートは副メモリイネーブル（ＳＭＥ）信号により制御される。このＳＭＥ信号は各トランスミッションゲートの負チャンネルトランジスタに直接供給され、トランスミッションゲートの正チャンネルトランジスタにはインバータ４２により反転された後に供給される。ＳＭＥ信号はまた、インバータ４４を介してアドレス保持ラッチ４０に制御のために供給される。
【００５２】
主メモリアレイ２は、複数対の相補ビット線ＢＬ１及びＢＬ１／〜ＢＬｎ及びＢＬｎ／を有する。これらは列方向に、即ちワード線ＷＬ１〜ＷＬｎに対し直角の方向に延存している。ダイナミックメモリセルＮｉｊは、各々トランジスタとキャパシタを含み、ワード線及びビット線に図示のように接続されている。センス増幅器（ＳＡ）は各対の相補ビット線に接続されている。主メモリアレイ２内の相補ビット線は、一対のトランスファートランジスタ４６により相補データバスラインＤｍ及びＤｍ／に接続されている。トランスファートランジスタ４６は主デコーダ内のＡＮＤゲート３８の一つからの列選択信号により駆動される。
【００５３】
同様に副メモリアレイ４も複数対の相補ビット線ＢＬｓ１及びＢＬｓ１／〜ＢＬｓｏ及びＢＬｓｏ／、メモリセルＮｓｉｊ、センス増幅器ＳＡ、及びトランスファートランジスタ４６を有する。主メモリアレイ２及び副メモリアレイ４内のセンス増幅器はともに単一のセンス増幅器制御信号ＰＳＡにより活性化される。
【００５４】
簡単のため、図１０は各Ｘ−Ｙアドレスにおいてメモリセルを一つだけ示している。上述のように、一般には、各Ｘ−Ｙアドレスにメモリセルのグループが配置されている。データバスは複数の相補対のバスラインを有する。各列において、同数の相補対のビット線及び同数のセンス増幅器が存在し、データ入力ユニット１４及びデータ出力ユニット１６は同数の入力及び出力端子を有する。
【００５５】
第１の実施の形態の部材のうち、図９及び図１０には示されていないものとしてメモリ制御信号発生器がある。これは図１０に示す制御信号を発生するものである。すでに述べたＳＭＥ及びＰＳＡ制御信号に加え、これらの制御信号には、制御信号Ｒ／Ｗがある。制御信号ＰＹＥは副Ｙデコーダ内のＡＮＤゲートに供給される制御信号ＰＹＥと、Ｙアドレス出力回路３２に供給される制御信号Ｒ／Ｗとがある。メモリ制御信号発生器は後の実施の形態において図示される。
【００５６】
次に第１の実施の形態の動作を説明する。
【００５７】
メモリ制御信号発生器は種々の動作モードでの制御を行ない得るようにプログラムされ得る。第１のモードは図６に示す画素データへのアクセスを可能にするものである。
【００５８】
このモードにつき、図９を参照して説明する。図６についての取決めに従い、図９のハッチングされた円は現フィールドの画素を記憶するメモリセルのグルーウを示し、ハッチングされていない円は先のフィールドのデータを記憶する
メモリセルのグループを示す。
【００５９】
このモードにおいて、Ｘアドレスが受信され、Ｘデコーダ６においてデコードされ、対応するワード線ＷＬが活性化される。このワード線に接続された（主メモリアレイ２及び副メモリアレイ４内の）全てのメモリセルがこれにより対応するビット線に接続され、これらのメモリセルに記憶されているデータがセンス増幅器により増幅される。
【００６０】
次に、始めのＹアドレスがＹアドレス発生器１２により発生され、主Ｙデコーダ８によりデコードされ、主メモリアレイ２内の対応する列が選択される。この列とワード線ＷＬの行との交点に位置するメモリセルがデータバス２４に接続され、それらのデータがデータ出力ユニット１６に転送される。これが太い線（Ａ）で示されている。
【００６１】
同時に、これらのデータは主メモリアレイ２から副メモリアレイ４に転送される。これが矢印（Ｂ）で示されている。この転送は、内部データバス２４を介して行なわれる。このとき主データバス及び副データバスはデータバススイッチ２６で結合されている。データは書込み増幅器２８により増幅される。書込み増幅器２８がデータを得ると直ちにデータバススイッチ２６が開き、主データバスと副データバスを分離する。略同じ時に、副Ｙデコーダ１０がＹアドレスの下位アドレスビットをデコードし、副メモリアレイ４内の対応する列を選択する。書込み増幅器２８で増幅されたデータは、副メモリアレイ４内のこの列と、ワード線ＷＬとの交点に位置するメモリセルに書込まれる。
【００６２】
次に、Ｙアドレス発生器１２内のダウンカウンタ３０が、順次減少するＹアドレスを発生し、主Ｙデコーダ８は、矢印（Ｃ）で示すように、主メモリアレイ２内の列を順に選択する。これらの列内の、ワード線ＷＬ上のメモリセル内のデータはデータ出力ユニット１６に順次転送される。データ出力ユニット１６は転送されたデータをデータ出力端子（ＤＯＵＴ）から、あるレイレンシーをもって出力する。
【００６３】
これらのデータ（Ｃ）の転送の間、データバススイッチ２６は開いたままであり、従って転送は、副メモリアレイ４に影響を与えない。アドレスバススイッチ２２も開いており、従って、副Ｙデコーダ１０は、順次変化するＹアドレスを受信せず、アドレス保持ラッチ４０から、最初のＹアドレスを受信し続ける。従って、主メモリアレイ２からデータ出力ユニット１６に順次データ（Ｃ）が転送される間、副メモリアレイ４内の選択されたメモリセルへのデータ（Ｂ）の書込み動作が続けられる。
【００６４】
図９に示された動作において、主メモリアレイ２からデータ出力ユニット１６へのデータの転送は、３つの列がアクセスされると終る。この時までに、副メモリアレイ４への最初に転送されたデータの書込み動作は完了している。
【００６５】
次に、アドレスバススイッチ２２及びデータバススイッチ２６が閉じられ、Ｙアドレス発生器１２が同じ一連の３つのＹアドレスを再び発生する。副メモリアレイ４内のワード線ＷＬ上の対応するメモリセル（Ｄ）に記憶されたデータは、データバス２４を介して、データ出力ユニット１６に転送され、上記のレイテンシーをもって出力される。主メモリアレイ２及び副メモリアレイ４からのデータはこのように単一の連続したシリアルバーストとして出力される。
【００６６】
一方、データ入力端子（ＤＩＮ）では、新しい入力データが受信されており、データ入力ユニット１４内のラッチ３４に保持されている。副メモリアレイ４からデータ出力ユニット１６へのデータ（Ｄ）の転送が完了した後、Ｙアドレス発生器１２は開始Ｙアドレスを再び発生し、新しい入力データは入力ユニット１４から主メモリアレイ２に転送され（Ｅ）、バーストの最初に読出されたのと同じメモリセルに書込まれる。
【００６７】
バーストの最後に新しいデータを書込む理由の一つは、これにより読出しアクセスを中断なく連続して行なうことが可能になるからである。新しいデータが、バーストの途中に書込むべきものであれば、読出し−書込み−読出しの切換えのための余分な制御が必要となるのに対し、読出し−書込みの切換えを一度だけにすれば動作がより速くなる。
【００６８】
新しいデータの書込みをバーストの最後に行なう他の理由は、データ出力ユニット１６のレイテンシーである。これにより、データ出力ユニット１６がなおも副メモリアレイ４から読出されたデータを出力している間に、新しいデータが背景（バックグウランド）においてデータバス２４を介して転送されるのを可能にする。
【００６９】
上記の動作と図８との関係は以下の通りである。図９の動作（Ａ）は、図８において、フィールドメモリＦ１からのＤｂ５をフィールドメモリＦ２へ出力することに対応する。図９の動作（Ｃ）は、図８においてラインメモリＬ１１〜Ｌ１４からのデータＤａ４〜Ｄａ１を出力することに対応する。図９の動作（Ｄ）は、図８においてフィールドメモリＦ１及びラインメモリＬ２１〜Ｌ２４からデータＤｂ５〜Ｄｂ１を出力することに対応する。図９の動作（Ｅ）は、フィールドメモリＦ１へ新しいデータＤａ５を入力することに対応する。このように、第１の実施の形態は図８のフィールドメモリＦ１及びラインメモリＬ１１〜Ｌ２４の機能を持つ。
【００７０】
第１の実施の形態のメモリ装置を動画のディジタル処理に用いると、メモリ装置を制御するＡＳＩＣにおいて、数千のＳＲＡＭメモリセルを要する８つのラインメモリＬ１１〜Ｌ２４が不要となり、代わりに短い（例えば９段の）シフトレジスタによりメモリ装置から読出されたデータのバーストを記憶すれば足りる。この種のシフトレジスタの一例について後に図７５を参照して説明する。このようにして、ＡＳＩＣのサイズ、価格、電流消費が大幅に減少する。
【００７１】
なお、上記の動作中にデータＤｂ５の出力が二度起きる。一度は、バーストの開始時に主メモリアレイ２からであり、他の一度はバーストの途中において副メモリアレイ４からである。この二重の出力は、メモリ装置が従属接続されている場合に、後述のような利用が可能である。
【００７２】
第１の実施の形態の、上記の動作の幾つかの側面についてさらに詳細に説明する。
【００７３】
第１の実施の形態の動作は図１０に示す同期信号（ＣＬＫ）に同期して行なわれる。さらに第１の実施の形態は以下の外部制御信号を受信する。即ち、チップ選択（ＣＳ／）、行アドレスストローブ（ＲＡＳ／）、列アドレスストローブ（ＣＡＳ／）、書込みイネーブル（ＷＥ／）である。信号名におけるスラッシュ「／」は、該信号が活性化されたとき低レベルとなるものであることを示す。第１の実施の形態はさらに、外部アドレスバス（ＡＤＤ）を有する。アドレス入力及び他の入力及び出力信号は、クロック信号（ＣＬＫ）の立上がりエッジに同期している。
【００７４】
図１１は、主メモリアレイ２からのデータの読出し、及び主メモリアレイ２から副メモリアレイ４へのデータの転送の動作（図９の動作（Ａ）、（Ｂ）、（Ｃ））を行なっているときの、外部制御信号及び内部制御信号の波形を示す。内部制御信号は、外部制御信号に基づき、先に言及した制御信号発生器において、制御信号発生器にプログラムされた動作モード情報に従って、発生される。
【００７５】
時刻ｔ１において、ＣＳ／及びＲＡＳ／は低レベルであり、ＣＡＳ／及びＷＥ／は高レベルである。制御信号のこの組合せは、アドレスバス（ＡＤＤ）上のアドレスが行アドレス（Ｘｉ：Ｘアドレス発生器２９によりＸデコーダ６に供給される）であることを示す。Ｘデコーダ６は対応するワード線ＷＬｉ（図１１においてＷＬ３）を活性化し、このワード線上のメモリセル内のキャパシタを主メモリアレイ２内のビット線ＢＬｊ及びＢＬｊ／（ｊ＝１〜ｎ）及び副メモリアレイ４内のビット線ＢＬｓｊ及びＢＬｓｊ／（ｊ＝１〜ｏ）に接続する。これらのキャパシタに記憶されていたデータは各相補対のビット線間に小さな電位の差として現われる。次にセンス増幅器制御信号ＰＳＡ（図示せず）がセンス増幅器を活性化し、センス増幅器が、両メモリアレイ内のビット線上の電位差を増幅して電源電圧の幅一杯の信号に変換する。
【００７６】
時刻ｔ２において、ＣＳ／、ＣＡＳ／及びＷＥ／が低レベルであり、ＲＡＳ／が高レベルである。制御信号のこの組合せは、アドレスバス（ＡＤＤ）上のアドレスが列アドレス（Ｙｊ：Ｙアドレス発生器１２内のダウンカウンタ３０にロードされる））であることを示す。信号のこの組合せはまた入力データ端子（ＤＩＮ）における入力データの存在を示す。入力データはデータ入力ユニット１４内のラッチ３４にラッチされる。しかし、直ちに主メモリアレイ２に書込まれる訳ではない。
【００７７】
ＹアドレスＹｊの４つの下位ビット、従ってダウンカウンタ３０により出力される開始アドレスの４つの下位ビットＹＡ３，ＹＡ２，ＹＡ１，ＹＡ０の値が図示のように"０１１０"であると仮定する。主Ｙデコーダ８内のＡＮＤゲート３８はこの開始アドレスをデコードする。これらのＡＮＤゲート３８のうちの一つのみから出力される列選択信号（Ｙｊとも表わされる）が、時刻ｔ２に始まる１／２クロックサイクルの間、高レベルとなり、その１／２クロックサイクルの間、ビット線ＢＬｊ及びＢＬｊ／を主データバスラインＤｍ及びＤｍ／に接続する。従って、ビット線ＢＬｊ及びＢＬｊ／上の電位がデータＤ１としてトランスファートランジスタ４６を介してデータバスラインＤｍ及びＤｍ／に転送される。
【００７８】
イネーブル信号ＳＭＥはこのとき高レベルであり、主データバスラインＤｍ及びＤｍ／はデータバススイッチ２６を介して副データバスラインＤｓ及びＤｓ／に接続されている。従って、データＤ１は副データバスラインＤｓ及びＤｓ／にも転送される。
【００７９】
Ｒ／Ｗ制御信号は、文字Ｌで示すように、読出し動作中低レベルである。
【００８０】
ＰＹＥ制御信号は、時刻ｔ２に始まる１／２クロックサイクルの間低レベルであり、この間副Ｙデコーダ１０をディスエーブルにする（不活性にする）。全てのＡＮＤゲート３８から出力された列選択信号は、この間低レベルに保たれる。この結果、書込み増幅器２８は、副データバスラインＤｓ及びＤｓ／上の電位（Ｄ１）をラッチし、内部的に増幅する時間を与えられる。
【００８１】
書込み増幅器２８はイネーブル信号を有するが、簡単のため図示されていない。主Ｙデコーダイネーブル信号も図示されていない。この主Ｙデコーダイネーブル信号は、図１１に示す動作では高レベルであり、主Ｙデコーダ８をイネーブルする。この主Ｙデコーダイナーブル信号は、ＰＹＥを副Ｙデコーダ１０内のＡＮＤゲート３８に供給するのと同じようにして、主Ｙデコーダ８内のＡＮＤゲート３８に供給しても良く、代わりに、主Ｙデコーダイネーブル信号を、Ｙアドレス出力回路３２に供給し、その後Ｙアドレス出力回路３２からＡＮＤゲート３８に余分のアドレスビットとして供給しても良い。
【００８２】
時刻ｔ２から１／２クロックサイクル経過後、ＰＹＥは高レベルとなる。副Ｙデコーダ１０は下位アドレスビットをデコードし、副Ｙデコーダ１０内の、対応するＡＮＤゲート３８により出力される列選択信号Ｙｓｊが高レベルとなり、ビット線対ＢＬｓｊ及びＢＬｓｊ／を副データバスラインＤｓ及びＤｓ／に接続する。副データバスラインＤｓ及びＤｓ／は書込み増幅器２８によりデータＤ１の電位に保持されている。ビット線ＢＬｓｊ及びＢＬｓｊ／の先の電位に拘らず、書込み増幅器２８はこれらのビット線をデータＤ１の電位に駆動する。
【００８３】
時刻ｔ２から１クロックサイクル経過後、ダウンカウンタ３０の値が１だけ減少し、下位アドレスビットが"０１１０"から"０１０１"に変化する（ＹＡ３からＹＡ０の順に読むものとする）。しかし、Ｙアドレス出力回路３２の出力は、時刻ｔ３の直前まで"０１１０"のままである。データ出力ユニット１６内の出力増幅器３６は、このとき、出力端子（ＤＯＵＴ）からデータＤ１の出力を開始する。
【００８４】
時刻ｔ３の少し前に、イネーブル信号ＳＭＥが低レベルとなり、副データバスラインＤｓ及びＤｓ／を主データバスラインＤｍ及びＤｍ／から分離し、副Ｙデコーダ１０への下位アドレスビットの更なる入力を阻止する。アドレス保持ラッチ４０は開始アドレスの下位ビット値（"０１１０"）を保持し続け、信号Ｙｓｊは高レベルのままであり、ビット線ＢＬｓｊ及びＢＬｓｊ／のデータＤ１は副メモリアレイ４内の対応するメモリセルに書込まれる。データＤ１の書込みは、他のデータが主メモリアレイ２から読出されている間、任意の期間続けることができ、書込み増幅器２８は、充分な時間を掛けて、書込まれるキャパシタの充電又は放電を行なうことができる。
【００８５】
時刻ｔ３において、Ｙアドレス出力回路３２は減少したＹアドレス（下位が"０１０１"）を出力する。このアドレスは主Ｙデコーダ８でデコードされ、先の列内のＡＮＤゲート３８により出力される列選択信号Ｙｊ−１が高レベルとなる。データＤ２がこの列のビット線から読まれ、主データバスラインＤｍ及びＤｍ／に伝えられる。列アドレス信号の入力からバーストの最初のデータの出力までの読出しレイテンシーは１クロックサイクルである。
【００８６】
このようにしてバースト動作が続けられる。時刻ｔ４において、Ｙアドレス出力回路３２がさらに減少したＹアドレス（下位が"０１００"）を出力し、主メモリアレイ２から主データバスラインＤｍ及びＤｍ／へのデータＤ３の転送が始まるが、出力端子ＤＯＵＴにおいてはなおもデータＤ２が出力されている。バーストのこの部分の更なる説明は省略する。
【００８７】
主メモリアレイ２からのデータの読出しが終ると、副メモリアレイ４からのデータの読出しが同じようにして行なわれる。このときイネーブル信号ＳＭＥ及びＰＹＥがともに高レベルであり、主Ｙデコーダイネーブル信号（図示しない）が低レベルである。ダウンカウンタ３０はＹアドレスＹｊ（下位が"０１１０"）からカウントを再開する。
【００８８】
これらの動作の読出しレイテンシーは１クロックサイクルに限らない。メモリ装置はより長い読出しレイテンシーを有しても良く、また読出しレイテンシーがプログラム可能であっても良い。
【００８９】
新しいデータを主メモリアレイ２に書込む動作の詳細はここでは省略し、後の実施の形態に関して説明する。
【００９０】
次に、第１の実施の形態の第２の動作モードについて説明する。このモードでは、副メモリアレイ４からのデータの読出しを、主メモリアレイ２からのデータの読出しに続いて自動的に行なわない。代わりに、副メモリアレイ４からのデータの読出しを、外部からのコマンドに応じて行なう。このモードは外部装置が主メモリアレイ２及び副メモリアレイ４から、異なる時にデータを得る必要がある場合、又は主メモリアレイ２内の一つの行及び副メモリアレイ４内の他の行からデータを得る必要がある場合に有用である。
【００９１】
主メモリアレイ２からのデータの読出し及び主メモリアレイ２から副メモリアレイ４へのデータの転送は図１１に示し、上述したのと同じように行なわれる。
【００９２】
図１２は、副メモリアレイ４からのデータの読出しを示す。この動作の間、それぞれＨ，Ｌで示すように、ＳＭＥ信号は高レベルであり、Ｒ／Ｗ信号は低レベルである。
【００９３】
この動作の前に、制御信号発生器は、副メモリアレイ４へのアクセスを指定する外部コマンド（図示しない）によりプログラムされている。従って時刻ｔ１にＸアドレス（Ｘｉ）が入力されるとイネーブル信号ＰＹＥが高レベルとなる。
【００９４】
時刻ｔ２において、ＣＳ／及びＣＡＳ／が低レベルであり、ＲＡＳ／及びＷＥ／が高レベルである。従って、Ｙアドレス（Ｙｊ）が受信されても新しい入力データはラッチされない。このＹアドレス（下位が"０１１０"）はダウンカウンタ３０及びＹアドレス出力回路３２により直ちに出力される。ＳＭＥが高レベルであるので、Ｙアドレスの下位ビットはアドレスバススイッチ２２を介して副Ｙデコーダ１０に伝えられる。ＰＹＥが高レベルであるので、副Ｙデコーダ１０はイネーブルされ、これら下位ビットをデコードする。副Ｙデコーダ１０内の対応するＡＮＤゲート３８により出力される列選択信号Ｙｓｊは高レベルとなり（１クロックサイクルの間）、副メモリアレイ４の対応する列のワード線ＷＬｉ（ＷＬ３）上のメモリセルに記憶されているデータＤｓ１は副データバスラインＤｓ及びＤｓ／に転送される。ＳＭＥが高レベルであるので、これらのデータＤｓ１はデータバススイッチ２６を介して主データバスラインＤｍ及びＤｍ／、さらにデータ出力ユニット１６に転送される。
【００９５】
時刻ｔ３において、出力増幅器３６により増幅されたデータＤｓ１は出力データ端子ＤＯＵＴから出力される。このとき、ダウンカウンタ３０の値は減少して次の下位アドレス（"０１００"で終る）になっており、副Ｙデコーダ１０は列選択信号Ｙｓｊ−１を活性化し、データＤｓ２がこの信号Ｙｓｊ−１により選択されたメモリセルからデータバスラインに転送される。
【００９６】
読出し動作がこのように時刻ｔ４及びｔ５でも続けられる。更なる説明は省略する。
【００９７】
変形例として、第１の実施の形態を常に第２のモードで動作するように構成することもできる。この場合、副メモリアレイ４へのバーストアクセスの度に別個のアドレス入力が必要である。別個のアドレス入力は、主メモリアレイ２への書込みアクセスにも用い得る。他の種々の動作モードも可能である。第１の実施の形態の基本的特徴は、主メモリアレイ２と同じワード線及び下位Ｙアドレスを共用し、主メモリアレイ２がアクセスされたとき主メモリアレイ２からデータが自動的に転送される副メモリアレイ４の存在である。
【００９８】
さらに他の変形例として、新しいデータＤａ５の入力を古いデータＤｂ５の最初の出力と同時に行なうようにタイミングを定めることもできる。図１１を再度参照し、この場合ＣＳ／及びＣＡＳ／は時刻ｔ２において低レベルとし、ＣＳ／及びＷＥ／は時刻ｔ３において低レベルとし、新しいデータを時刻ｔ３（時刻ｔ２ではなく）に入力端子ＤＩＮに供給する。代わりに、各バーストの最初のデータの出力の際に、データ入力ユニット１４が新しいデータを、ＷＥ／信号が別個に入力されなくても、自動的にラッチするモードで動作するようにメモリ装置をプログラムすることもできる。この変形例は、図８に示すように、第１の実施の形態（Ｆ１）を他のメモリ装置（Ｆ２）と従属接続する場合に便利である。両メモリ装置Ｆ１、Ｆ２がともに入力データを同時に受信することができるからである。
【００９９】
第２の実施の形態
図１３を参照し、第２の実施の形態は第１の実施の形態と類似である。異なるのはデータバスの構成である。第１の実施の形態と同一又は相当する部材には同じ符号が付されている。以下、第１の実施の形態との違いについて説明する。
【０１００】
第１の実施の形態では、主及び副データバスがデータバススイッチ２６により相互接続されていた。第２の実施の形態ではこれらは相互接続されていない。代わりに主データバスラインＤｍ及びＤｍ／と副データバスラインＤｓ及びＤｓ／がデータ出力ユニット１６内の出力増幅器３６に独立に接続されている。出力増幅器３６は、主データバスから副データバスにデータを転送することによりデータバススイッチ２６と同じ役割を果す。出力増幅器３６はまた、副メモリアレイ４に書込まれるデータを増幅し、第１の実施の形態の書込み増幅器２８の役割を果す。これによりデータバススイッチ２６及び書込み増幅器２８を省略することができる。
【０１０１】
主データバスラインＤｍ及びＤｍ／はデータ入力ユニット１４内のラッチ３４に接続されている。副データバスラインＤｓ及びＤｓ／はデータ入力ユニット１４に接続されていない。
【０１０２】
第２の実施の形態は第１の実施の形態と同じように動作する。しかし、データバススイッチ２６を省略したことに伴い、データバススイッチ２６のトランジスタの電気抵抗がなくなり、副メモリアレイ４へのアクセスが一層速くなる。さらに、各データバスラインの電気キャパシタンスが小さくなり、これもまた高速化に貢献する。第２の実施の形態は従って第１の実施の形態よりも高いクロックレートで動作可能である。
【０１０３】
データバススイッチ２６及び書込み増幅器２８をなくしたので、回路の構成が簡単になる。これも更なる利点である。
【０１０４】
第３の実施の形態
図１４を参照し、第３の実施の形態は第１の実施の形態と類似である。しかし、列（Ｙ）アドレスバス構成が異なる。第１の実施の形態と同一又は相当する部材には同じ符号が付されている。以下、第１の実施の形態との違いについて説明する。
【０１０５】
第１の実施の形態では、下位アドレスバス２０が主Ｙデコーダ８に直接接続されており、アドレスバススイッチ２２を介して副Ｙデコーダ１０に接続されていた。第３の実施の形態では、下位アドレスバス２０が二重に設けられ、一方の組の下位アドレスライン４７が主Ｙデコーダ８に接続され、他方の組の下位アドレスライン４８が副Ｙデコーダ１０に接続されている。第１の実施の形態のアドレスバススイッチ２２及びアドレス保持ラッチ４０は省略されている。
【０１０６】
上位アドレスバス１８及び下位アドレスライン４７の組合せにより主アドレスバスが構成され、これによりＹアドレス発生器１２からのＹアドレスの上位及び下位部分を主Ｙデコーダ８に伝える。下位アドレスライン４８は副アドレスバスを構成し、Ｙアドレス発生器１２からのＹアドレスの下位部分を副Ｙデコーダ１０に伝える。
【０１０７】
第３の実施の形態は第１の実施の形態と同じように動作する。しかし、アドレスバススイッチ２２の省略により、アドレスバススイッチ２２のトランジスタの電気抵抗がなくなり副メモリアレイ４へのアクセスが速くなる。さらに下位アドレスバスラインの電気キャパシタンスが小さくなるので、これもまたアクセスの高速化に貢献する。従って、第３の実施の形態は第１の実施の形態よりも速いクロックレートで動作可能である。
【０１０８】
アドレスバススイッチ２２及びアドレス保持ラッチ４０をなくしたの、回路構成が簡単になる。これも第３の実施の形態の更なる利点である。
【０１０９】
第４の実施の形態
図１５を参照し、第４の実施の形態は第２の実施の形態及び第３の実施の形態の特徴を組合せたものである。主データバスラインＤｍ及びＤｍ／並びに副データバスラインＤｓ及びＤｓ／は、データ出力ユニット１６内の出力増幅器３６に別個に接続され、主Ｙデコーダ８及び副Ｙデコーダ１０に対し別個の下位アドレスバスライン４７及び４８が設けてある。第１の実施の形態のアドレスバススイッチ２２、データバススイッチ２６、書込み増幅器２８、及びアドレス保持ラッチ４０はすべて除去されている。
【０１１０】
第４の実施の形態は、回路構成が簡単であり、動作が高速である点において、第２及び第３の実施の形態の利点を兼備している。
【０１１１】
第１ないし第４の実施の形態の動作を図１６を参照して要約する。ここでも、Ｄａ１〜Ｄａ５により現フィールドの画素データを表わし、Ｄｂ１〜Ｄｂ５により先のフィールドの画素データを表わす。新たな画素のデータＤａ５が受信されると、先のフィールドの同じ画素のデータＤｂ５が主メモリアレイ２から副メモリアレイ４に転送される。データＤｂ５、Ｄａ４〜Ｄａ１及びＤｂ５〜Ｄｂ１が主メモリアレイ２及び副メモリアレイ４からバーストとして出力され、新しいデータＤａ１が主メモリアレイ２に書込まれる。これらのデータは全てメモリ装置内の同じ行アドレス（Ｘアドレス）を有する。
【０１１２】
楕円の矢印により示すように、副メモリアレイ４は循環的に用いられる。主Ｙデコーダ８及び副Ｙデコーダ１０は別個のアドレスバスラインを有する第３及び第４の実施の形態において、副メモリアレイ４の循環的使用が行なわれる限り、副Ｙデコーダ１０に供給されるアドレスは主Ｙデコーダ８に供給されるアドレスの下位ビットと同じである必要はない。この場合、副メモリアレイ４の列の数は２のべきでなくても良く、例えば、図１６に示すように６であっても良い。
【０１１３】
以上の説明において、データＤｂ５は同じバーストにおいて２度出力された。しかし、これは必ずしも必要ではない。例えば、データ入力ユニット１４からデータ出力ユニット１６に新しいデータＤａ５を転送し、バーストの先頭においてＤｂ５の代わりにＤａ５が出力されるようにしても良い。この場合も、古いデータＤｂ５が主メモリアレイ２から副メモリアレイ４に転送される。以下の実施の形態でその具体例が説明される。
【０１１４】
以上の説明において、バースト長さを制御する手段、及び同じＹアドレスをダウンカウンタ３０に繰返しロードするための手段の説明を省略した。これらの手段の例については以下の実施の形態において説明する。しかし、第１ないし第４の実施の形態の以下の実施の形態において示される手段に限定されない。先にも述べたように、第１ないし第４の実施の形態は、同じアドレスを外部から繰返し入力して動作するように構成することもできる。バースト長さも外部で制御するように構成することもできる。
【０１１５】
第５の実施の形態
図１７を参照して第５の実施の形態は第１の実施の形態と類似である。同一又は相当する部材には同じ符号が付されている。第１の実施の形態とは異なり、Ｙアドレス発生器１２内に３つの付加的部材が設けられている。これらの付加部材とは、アクセスカウンタ（ＡＣ）５０、アドレスレジスタ（ＡＤＲ）５２、及びアドレスレジスタ出力スイッチ５４である。アクセスカウンタ５０は、クロック信号ＣＬＫ及び停止制御信号ＰＳＴを受信し、アドレス入力制御信号ＰＡＩをアドレスレジスタ出力スイッチ５４に出力する。アドレスレジスタ５２は外部から入力されるＹアドレスＹＡＤを受信して記憶する。アドレスレジスタ出力スイッチ５４は、アドレスレジスタ５２をダウンカウンタ３０に結合する。
【０１１６】
制御信号ＰＳＴはアクセスカウンタ５０に、バースト長さを制御する値を初期設定する。この値はアクセスカウンタ５０にプリセットされる一定値であっても良く、メモリ制御信号発生器（図示しない）に記憶されたプログラム可能な値であって、アクセスカウンタ５０に制御信号ＰＳＴ自体により伝達されるものであっても良い。アクセスカウンタ５０は制御信号ＰＡＩを出力するだけで良く、従って、アクセスカウンタ５０は例えばリングカウンタ又はシフトレジスタにより構成可能である。
【０１１７】
図面に明示されていないが、第５の実施の形態はまたデータ入力ユニット１４内のラッチ３４に保持されている入力データを、例えば主データバスラインＤｍ及びＤｍ／を介して、またはデータバスラインをバイパスする直接の相互接続線を介して、データ出力ユニット１６内の出力増幅器３６に転送するための制御信号を有する。この転送は、入力データを、一旦主メモリアレイ２に記憶することなく、データ出力ユニット１６から出力することを可能にする。
【０１１８】
図１８を参照し、第５の実施の形態は、先の実施の形態と同じＣＳ／，ＲＡＳ／，ＣＡＳ／，ＷＥ／制御信号を受信する。これに加えて、アドレス転送制御信号ＡＤＸ／を受信する。メモリ装置はこの制御信号ＡＤＸ／を用いて、アドレスバスＡＤＤ上に入力がなくても、Ｘ又はＹアドレス信号を内部で発生する。ＲＡＳ／及びＡＤＸ／がともに低レベルであるとき、Ｘアドレス発生器２９は、先のＸアドレスを増加することにより、新しいＸアドレスを発生する。ＣＡＳ／及びＡＤＸ／がともに低レベルであるとき、アドレスレジスタ５２に保持されているＹアドレスはアドレスレジスタ出力スイッチ５４を介してダウンカウンタ３０に転送される。
【０１１９】
図１８に示す動作において、読出しレイテンシーは、先の実施の形態とは異なり、２クロックサイクルである。新しいＸアドレスＸｉ及びＹアドレスＹｊ、並びに新しいデータＤａ５の入力に続き、入力データＤａ５が、上記のように、データ入力ユニット１４からデータ出力ユニット１６に転送される。入力データＤａ５はまたデータ入力ユニット１４内に保持される。新しいデータＤａ５が書込まれるべきメモリセルに存在する古いデータＤｂ５は主メモリアレイ２から副メモリアレイ４に転送される。この場合、データ出力ユニット１６にラッチされない。その後、先の実施の形態と同様、データＤａ４〜Ｄａ１が主メモリアレイ２から読出され、データＤｂ５〜Ｄｂ１が副メモリアレイ４から読出される。
【０１２０】
従って、データ出力端子（ＤＯＵＴ）から出力されるデータは、Ｄａ５、次にＤａ４〜Ｄａ１、次にＤｂ５〜Ｄｂ１である。このように、現フィールドから５つの画素、先のフィールドから対応する５つの画素を提供する。
【０１２１】
図１８において、矢印Ｘは、アドレスレジスタ５２からダウンカウンタ３０へのアドレスＹｊの再ローディングを示す。この動作はアクセスカウンタ５０により以下のように制御される。列アドレスストローブ信号ＣＡＳ／が低レベルとなるクロックサイクルにおいて、内部制御信号ＰＳＴがアクセスカウンタ５０を例えば値「５」に初期設定する。ダウンカウンタ３０が５つの相連続するＹアドレス（ＹｊからＹｊ−４）カウントする間、アクセスカウンタ５０は「５」から「０」にカウントダウンする。アクセスカウンタ５０の計数値がゼロになると、アクセスカウンタ５０は、ＰＡＩ制御信号を活性化し、アドレスレジスタ５２に保持されているアドレスＹｊがダウンカウンタ３０に再びロードされる。従って、次のクロックサイクルにおいて、アドレスレジスタ５２は再びＹｊからカウントダウンを始める。
【０１２２】
このようにして、ダウンカウンタ３０は、主メモリアレイ２及び副メモリアレイ４の双方からデータを読出すためのＹアドレスを、２度目のアドレス入力なしで、容易に発生する。副メモリアレイ４からのデータの読出しの間、アクセスカウンタ５０も再び「５」から「０」へカウントダウンする。副メモリアレイ４からのデータの読出しに続き、アクセスカウンタ５０は再び制御信号ＰＡＩを活性化し、開始アドレス（Ｙｊ）をダウンカウンタ３０に今一度ロードする。データ入力１４内のラッチ３４に保持されている新しい入力データＤａ５は主メモリアレイ２に転送され、以前データＤｂ５により占められていたメモリセルに書込まれる。
【０１２３】
このバーストアクセスの後、外部制御信号ＡＤＸ／は２度低レベルとなる。最初はＣＳ／，ＲＡＳ／とともにであり、次はＣＳ／，ＣＡＳ／，ＷＥ／とともにである。これらのコマンドにより、Ｘアドレス発生器２９が次のＸアドレス（Ｘｉ＋１）を発生し、アクセスカウンタ５０は同じＹアドレス（Ｙｊ）をダウンカウンタ３０に再ロードする。従って、次のバーストにより、現フィールド及び先のフィールドのＤａ５〜Ｄａ１及びＤｂ５〜Ｄｂ１よりも一つ右側の５つの画素が出力される。
【０１２４】
それ以後、ＡＤＸ／により新しいアドレスを発生して、同様にバーストを出力することができる。水平走査線全体の画素データをこのようにして受信し、メモリ装置に記憶するとともに、フィルタリングに必要なバースト出力を提供することができる。しかもこれを、走査線の最初にただ一つのＸアドレス及びＹアドレスを用意することで実現できる。
【０１２５】
図１８はさらに、従来のＳＤＲＡＭに対する第５実施の形態の利点を示している。第５の実施の形態のバースト長さは、副メモリアレイ４のサイズによってのみ（間接的に）制限される。これに対し、従来のＳＤＲＡＭにおけるバースト長さは、特定の値「１」、「２」、「４、」、「８」に制限される。制限のないバーストも可能ではあるが、その場合、外部制御によりバーストを停止しなければならない。従来のＳＤＲＡＭでは、例えば、２つのフィールドの５つの相連続したアドレスから読出された１０個のデータを連続したバーストとして得ることが困難である。
【０１２６】
第５の実施の形態は図１９において点線で囲んだフィールドメモリＦ１及びラインメモリＬ１１〜Ｌ２４と同じ役割を果す。第１ないし第４の実施の形態の場合よりも、新しいデータＤａ５の出力が含まれる点において、機能が多い。しかし、メモリ装置を従属接続する場合にはこの構成は第１ないし第４の実施の形態ほど適切ではない。図１９においてメモリ装置Ｆ１が単独で用いられているのに対し、図８では、メモリ装置Ｆ１がメモリ装置Ｆ２と従属接続されている。
【０１２７】
図２０は、第５の実施の形態における制御信号ＰＡＩのタイミングを示している。ここで、開始Ｙアドレス（Ｙｊ）が"０１１０"で終るものとしている。主メモリアレイ２内においてアクセスされる列の数は「５」ではなく、「３」であると仮定している。ＰＡＩは時刻ｔ２を中心とするクロックサイクルにおいて高レベルとされ、開始アドレスＹｊがダウンカウンタ３０にロードされ、"０１１０"がアドレス信号線ＹＡ３，ＹＡ２，ＹＡ１，ＹＡ０に現われる。ダウンカウンタ３０が減少すると、アドレス出力値は時刻ｔ３において"０１０１"、時刻ｔ４において、"０１００"でそれぞれ終る値に変わる。時刻ｔ５を中心とするクロックサイクルにおいて、アクセスカウンタ５０はＰＡＩを再び高レベルにし、同じアドレス（Ｙｊ）をアドレスレジスタ５２からダウンカウンタ３０に再ロードさせ、値"０１１０"が再びアドレス信号線ＹＡ３，ＹＡ２，ＹＡ１，ＹＡ０に現われる。
【０１２８】
第５の実施の形態は図１８に示す動作モードに限定されない。バーストの最初は、新しいデータＤａ５ではなく、古いデータＤｂ５とし、メモリ装置の従属接続を可能にしても良い。この場合、第１の実施の形態について説明したように、新しいデータＤａ５の入力は、古いデータＤｂ５の最初の出力と同じタイミングになるように制御されるのが好ましい。
【０１２９】
バーストの最初を新しいデータＤａ５とするか古いデータＤｂ５とするかに拘らず、ＡＤＸ／制御信号に応じての、アドレスレジスタ５２からダウンカウンタ３０へのＹアドレスの再ロードにより、第５の実施の形態において、単一の列アドレスを入力するだけで、水平走査線全体の画素を受信し、記憶することが可能になり、フィルタリングに必要な出力データのバーストを得ることができる。これは第５の実施の形態を制御する装置の利点である。制御装置は同じ列アドレスを繰返し供給する必要がないからである。
【０１３０】
第６の実施の形態
図２１を参照し、第６の実施の形態は第５の実施の形態と類似である。しかし、データバスの構成が異なる。第５の実施の形態と同じ符号は同一又は相当する部材を示す。以下第５の実施の形態との違いについて説明する。
【０１３１】
第５の実施の形態では、主データバス及び副データバスがデータバススイッチ２６で相互接続されていた。第６の実施の形態では、主データバス及び副データバスが互いに接続されていない。第２の実施の形態と同様、主データバスラインＤｍ及びＤｍ／、並びに副データバスラインＤｓ及びＤｓ／は、データ出力ユニット１６内の出力増幅器３６に別個に接続されている。従って、出力増幅器３６は、第２の実施の形態と同様、主データバスから副データバスへのデータの転送をする点においてデータバススイッチ２６の役割を果すとともに、副メモリアレイ４に書込まれるデータを増幅する点において上記書込み増幅器２８の役割を果す。このため、データバススイッチ２６及び書込み増幅器２８を省くことができる。
【０１３２】
第２の実施の形態と同様、主データバスラインＤｍ及びＤｍ／はデータ入力ユニット１４内のラッチ３４に接続されている。副データバスラインＤｓ及びＤｓ／はデータ入力ユニット１４に接続されていない。
【０１３３】
第６の実施の形態は、第５の実施の形態と同様に動作する。データバススイッチ２６がないので、データバススイッチ２６内のトランジスタの電気抵抗がなくなり、副メモリアレイ４へのアクセスがより速くなる。また、第２の実施の形態と同様、データバスライン対の電気キャパシタンスを小さくすることができる。従って、第６の実施の形態は、第５の実施の形態よりも高いクロックレートで動作することができ、データバススイッチ２６及び書込み増幅器２８の除去により回路構成が簡単になる。
【０１３４】
第７の実施の形態
図２２を参照し、第７の実施の形態は第５の実施の形態と類似である。しかし、列アドレスバスの構成が異なる。第５の実施の形態と同一の符号は同一または相当する部材を示す。以下、第５の実施の形態との違いについて説明する。
【０１３５】
第５の実施の形態では、下位アドレスバス２０が直接主Ｙデコーダ８に結合され、アドレスバススイッチ２６を介して副Ｙデコーダ１０に結合されていた。第７の実施の形態では、下位アドレスバスが二重になっており、一方の組の下位アドレスライン４７が主Ｙデコーダ８に結合され、他方の組の下位アドレスライン４８が副Ｙデコーダ１０に結合されている。第５の実施の形態のアドレスバススイッチ２２及びアドレス保持ラッチ４０は省略されている。
【０１３６】
第７の実施の形態は第５の実施の形態と同様に動作する。しかし、アドレスバススイッチ２２がないので、アドレスバススイッチ２２内のトランジスタの電気抵抗がなくなり、副メモリアレイ４へのアクセスが一層高速になる。さらに、下位アドレスバスラインの電気キャパシタンスを小さくできるので、これによっても一層アクセスの高速化が図れる。従って、第７の実施の形態は、第５の実施の形態よりも速いクロックレートで動作することができ、アドレスバススイッチ２２及びアドレス保持ラッチ４０の除去により回路構成が簡単になる。
【０１３７】
第８の実施の形態
図２３を参照し、第８の実施の形態は、第６の実施の形態の特徴と第７の実施の形態の特徴を組合せたものである。主データバスラインＤｍ及びＤｍ／並びに副データバスラインＤｓ及びＤｓ／は、データ出力ユニット１６内の出力増幅器３６に別個に接続され、別個の下位アドレスバスライン４７及び４８が主Ｙデコーダ８及び副Ｙデコーダ１０のために設けられている。第５の実施の形態のアドレスバススイッチ２２、データバススイッチ２６、書込み増幅器２８、及びアドレス保持ラッチ４０はすべて省略されている。
【０１３８】
第８の実施の形態は、回路構成の簡単化及び動作の高速化と言う点に関し、第６の実施の形態の利点と第７の実施の形態の利点とを併せ持っている。
【０１３９】
第９の実施の形態
図２４を参照し、第９の実施の形態のメモリ装置は、２つのバンクＡ及びＢを有する。２つのバンクの各々は第５の実施の形態と構成が同じである。第５の実施の形態と同一又は相当する部材は同一の符号に添字Ａ、Ｂを付して示す。斯くして、バンクＡは、主メモリアレイ２Ａ、副メモリアレイ４Ａ、Ｘデコーダ６Ａ、主Ｙデコーダ８Ａ、副Ｙデコーダ１０Ａ、Ｙアドレス発生器１２Ａ、上位アドレスバス１８Ａ、下位アドレスバス２０Ａ、アドレスバススイッチ２２Ａ、内部データバス２４Ａ、データバススイッチ２６Ａ、書込み増幅器２８Ａ、及びアドレス保持ラッチ４０Ａを有する。一方、バンクＢは、主メモリアレイ２Ｂ、副メモリアレイ４Ｂ、Ｘデコーダ６Ｂ、主Ｙデコーダ８Ｂ、副Ｙデコーダ１０Ｂ、Ｙアドレス発生器１２Ｂ、上位アドレスバス１８Ｂ、下位アドレスバス２０Ｂ、アドレスバススイッチ２２Ｂ、内部データバス２４Ｂ、データバススイッチ２６Ｂ、書込み増幅器２８Ｂ、及びアドレス保持ラッチ４０Ｂを有する。２つのデータバス２４Ａ及び２４Ｂはバンクスイッチ５６を介してデータ入力ユニット１４及びデータ出力ユニット１６に結合されており、データ入力ユニット１４及びデータ出力ユニット１６はバンクＡ及びＢにより共用されている。
【０１４０】
各バンクの回路構成の詳細は図１７に示したのと同じである。
【０１４１】
図２４はまた第９の実施の形態の一つの動作モードを示している。バンクＡ及びＢの主メモリアレイは、両者で動画の１フレーム（２つの連続したフィールドからなる）分の画素データを記憶している。フィールドデータは２つのバンクに偶数−奇数の区別により、後述のように分割されている。２つの副メモリアレイは同じバンクの主メモリアレイ内のデータに対し１フレーム（２フィールド）遅れたデータを保持している。
【０１４２】
この動作モードにおいて、出力バーストは３つの部分に分けられる。
【０１４３】
最初に例えばバンクＡ内の主メモリアレイ２Ａからデータが読出される（動作１）。このとき、１画素のデータがバンクＡ内の副メモリアレイ４Ａに転送される。副メモリアレイ４Ａに転送されるデータは２フィールド古いものである。主メモリアレイ２Ａから読出される他のデータは現フィールドのものである。
【０１４４】
次に１フィールド古い画素データがバンクＢ内の主メモリアレイ２Ｂから読みされる（動作２ａ）。同時に、現フィールド内の一つの新しい画素のデータがバンクＡ内の主メモリアレイ２Ａ内の、上記動作１の副メモリアレイ４Ａへのデータ転送の転送元である位置に書込まれる（動作２ｂ）。
【０１４５】
最後に、バンクＡ内の副メモリアレイ４Ａから画素データが読出される（動作３）。これらのデータは２フィールド古いものである。
【０１４６】
バースト内の最初の画素データは、副メモリアレイ４Ａに転送された古い画素であっても良く、主メモリアレイ２Ａに書込まれた新しい画素であっても良い。これはメモリ装置が従属接続で用いられているかどうかに依る。
【０１４７】
図２５は、バーストの各部分において５つの画素が出力される場合を示している。最初に最も新しいフィールドに属する５つのデータＤａ５〜Ｄａ１がバンクＡ内の主メモリアレイ２Ａから出力される。（データＤａ５は、実際には、データ入力ユニット１４からデータ出力ユニット１６への直接転送により出力される。）次に、一つ前のフィールドに属するデータＤｂ５〜Ｄｂ１がバンクＢ内の主メモリアレイ２Ｂから出力される。最後に、２つ前のフィールドに属するデータＤｃ５〜Ｄｃ１がバンクＡ内の副メモリアレイ４Ａから出力される図２５に示すように、第９の実施の形態は、単一のメモリ装置により、２つのフィールドメモリ（Ｆ１及びＦ２）及び３組のラインメモリ（Ｌ１１〜Ｌ３４）の役割を果し、３つの相連続するフィールド（フィールドａ、ｂ、ｃ）からのデータを提供することを可能にする。
【０１４８】
図２を再び参照し、ディジタルフィルタリングの際、処理動作の対象になるのは、通常奇数個のフィールド内の画素であり、これにはフィルタされる画素値が発生されるフィールドと、その前及び後の同数のフィールドである。第９の実施の形態は、３つのフィールドＦｍ，Ｆｍ−１，Ｆｍ＋１内のデータに対し処理を行なうことにより、フィールドＦｍ内のフィルタされた画素を発生するフィルタリング動作を、単一のメモリ装置で実現する。ここでフィールドＦｍ，Ｆｍ−１，Ｆｍ＋１はそれぞれフィールドａ，ｂ，ｃに対応する。
【０１４９】
従属接続により、第９の実施の形態はさらに、５つのフィールドＦｍ，Ｆｍ−１，Ｆｍ−２，Ｆｍ＋１，Ｆｍ＋２内のデータに対する演算によりフィールドＦｍ内のフィルタリングされた画素を発生するフィルタリング動作を２つのメモリ装置で実現する。第１のメモリ装置は、図２５の新しい画素データＤａ５を受けると同時に、古い画素データＤｃ５、及びこれに伴う他のフィールドａ，ｂ，ｃからの画素データのバーストを出力する（画素データＤｃ５は２度出力されても良い。）第２のメモリ装置は第１のメモリ装置から画素データＤｃ５を受け、フィールドｃ，ｄ，ｅからの画素データを出力する。フィールドａ，ｂ，ｃ，ｄ，ｅはフィールドＦｍ＋２，Ｆｍ＋１，Ｆｍ，Ｆｍ−１，Ｆｍ−２にそれぞれ対応する。この場合、２つのメモリ装置を従来の４つのフィールドメモリ及び５組のラインメモリの代わりに用いることができる。
【０１５０】
図２６〜２９は第９の実施の形態のフィールドデータを記憶する方法を示す。
【０１５１】
図２６において、バンクＡは、フィールドａ（最新のフィールド）内の奇数Ｘアドレス（行アドレス）の画素のデータ及びフィールドｂ（その前のフィールド）の偶数Ｘアドレスの画素のデータを記憶する。バンクＢは、フィールドａ内の偶数Ｘアドレスの画素のデータ及びフィールドｂ内の奇数Ｘアドレスの画素のデータを記憶する。副メモリアレイはフィールドｃ及びｄの対応するデータを保持する。図面中の矢印に付された数字「１」、「２」、「３」は、フィールドａにおいて奇数Ｘアドレスの行内の３つの画素をデータを読む動作（１）、フィールドｂにおいて同じ行内の対応する３つの画素のデータを読む動作（２）、フィールド（ｃ）において同じ行内の対応する３つの画素のデータを読む動作（３）を示す。これらの動作は、奇数Ｘアドレスの新しい画素が、黒いドットで示す位置に受信されたときに行なわれる。
【０１５２】
次に受信されるべき新しい画素は、偶数行（Ｘ）アドレスを有する。この画素は図２７において黒いドットで示される場所に記憶される。一方、この偶数Ｘアドレスを有する３つの画素のデータはフィールドａから（４）、次にフィールドｂから（５）、次にフィールドｃから（６）読出される。
【０１５３】
これらの動作により、バンクＡ及びバンクＢにおいて交互に新しい画素が記憶される。これらの動作は、フィールドａの全ての画素が受信されるまで、続けられる。
【０１５４】
図２８を参照し、次のフィールド（フィールドｚ）において、偶数Ｘアドレスの画素のデータがバンクＡに記憶され、奇数Ｘアドレスの画素のデータがバンクＢに記憶される。これらの場合、フィールドｂのデータが上書され、フィールドａのデータは保存される。黒いドットは、バンクＡ内において、偶数Ｘアドレスの新しい画素のデータが記憶される位置を示す。数字「１」、「２」、及び「３」は、フィールドｚのこの偶数Ｘアドレスの３つの画素のデータを読む動作（１）、フィールドａの同じ行内の対応する３つの画素のデータを読む動作（２）、及びフィールドｂの同じ行内の対応する３つの画素のデータを読む動作（３）を示す。
【０１５５】
図２９において、バンクＢ内において、黒いドットは次の新しい画素（奇数Ｘアドレスを有する）のデータが記憶される位置を示す。数字「４」、「５」、及び「６」は、フィールドｚのこの奇数Ｘアドレスの３つの画素のデータを読出す動作（４）、フィールドａの同じ行の対応する３つの画素のデータを読出す動作（５）、及びフィールドｂの同じ行の対応する３つの画素のデータを読出す動作（６）を示す。
【０１５６】
図２６ないし図２９においては、偶数及び奇数行が分離して示してある。これは説明の便宜のためであり、当然ながら偶数及び奇数行をインターリーブしても良い。
【０１５７】
第９の実施の形態の幾つかの動作モードについて次に説明する。最初の２つのモードにおいては、図２６〜図２９を用いて概説した方法を用い、図３０に示すように、３つの相連続するフィールドから画素データを単一のバーストで出力する。
【０１５８】
図３１は、従属接続されたメモリ構成に適した動作モードを示す。
【０１５９】
時刻ｔ１において、ＣＳ／及びＲＡＳ／が低レベルであり、奇数Ｘアドレス（Ｘｉ）がラッチされ、デコードされ、バンクＡ内の対応するワード線（ＷＬｉ）がＸデコーダ６Ａにより駆動される。バンクバススイッチ５６は、バンクＡを出力ユニット１６に接続する状態になる。
【０１６０】
時刻ｔ２において、ＣＳ／及びＣＡＳ／が低レベルであり、Ｙアドレス（Ｙｊ）が受信され、バンクＡ及びＢのＹアドレス発生器１２Ａ及び１２Ｂ内のアドレスレジスタ５２に記憶される。バンクＡにおいて、アドレスＹｊは、ダウンカウンタ３０にロードされ、主及び副Ｙデコーダ８Ａ及び１０Ａが順にイネーブルされ、アドレスバススイッチ２２Ａが制御され（第１の実施の形態と同様）、古いデータＤｃｊを、主メモリアレイ２Ａから副メモリアレイ４Ａに、そしてデータ出力ユニット１６に転送する。バンクＢにおいては、この時ワード線のプリチャージおよび、ビット線およびデータバスラインの初期化（プリチャージ及び等化）が開始される。
【０１６１】
時刻ｔ３において、ＣＳ／及びＷＥ／が低レベルであり、行アドレスＸｉ、列アドレスＹｊの新しいデータＤａｊが受信され、データ入力ユニット１４内にラッチされる。同時に、データ出力ユニット１６は同じ行−列アドレスの古いデータＤｃｊを出力する。この間、Ｙアドレス発生器１２Ａ内のダウンカウンタ３０は減少を続け、データＤａｊ−１及びＤａｊ−２がバンクＡ内の主メモリアレイ２Ａからデータ出力ユニット１６に転送され、ワード線ＷＬｉはバンクＢ内において活性化されている。
【０１６２】
主メモリアレイ２Ａからデータ出力ユニット１６へのデータＤａｊ−２の転送が完了すると、バンクバススイッチ５６は切換えられバンクＢを出力ユニット１６に接続し、バンクＡを入力ユニット１４に接続する。そして、バンクＢ内の主メモリアレイ２からデータ出力ユニット１６へのデータＤｂｊ，Ｄｂｊ−１，Ｄｂｊ−２の転送が始まる。このとき、Ｙアドレス発生器１２ｂ内のダウンカウンタ３０は必要な列アドレスを発生する。
【０１６３】
データのバースト出力が時刻ｔ３からｔ４に示されるように続く。出力データは最初はバンクＡ（フィールドａ）から、次にバンクＢ（フィールドｂ）から読出される。データがバンクＢ内の主メモリアレイ２Ｂから読出されている間、アドレスＹｊがＹアドレス発生器１２Ａ内のダウンカウンタ３０に再ロードされ新しいデータＤａｊがバンクＡ内の主メモリアレイ２Ａに書込まれる。バンクＢからデータ出力ユニット１６へのデータの転送が終ると、バンクＢは再びプリチャージされ、初期化される。この間に、バンクＡ内の副メモリアレイ４Ａからデータ出力ユニット１６へのデータの転送も開始される。このとき、バンクバススイッチ５６は、バンクＡを出力ユニット１６に結合し、Ｙアドレス発生器１２Ａ内のダウンカウンタ３０は再びＹｊからＹｊ−２までカウントダウンする。
【０１６４】
時刻ｔ４において、次のＸアドレス（Ｘｉ＋１）が入力される。これは偶数行アドレスであり、バンクＢ内で対応するワード線（ＷＬｉ＋１）が活性化される。同時に、データ出力ユニット１６はデータＤｃｊを出力し、データＤｃｊ−２がバンクＡ内の副メモリアレイ４Ａからデータ出力ユニット１６に転送される。
【０１６５】
時刻ｔ５において、データ出力ユニット１６からデータＤｃｊ−２が出力され、最初のバーストが終る。同時に、ＣＳ／、ＣＡＳ／及びＡＤＸ／が低レベルにされ、列アドレスＹｊがアドレスレジスタ５２から、両バンクのＹアドレス発生器１２Ａ及び１２Ｂ内のダウンカウンタ３０内に再ロードされる。このとき、バンクＡ内のワード線、ビット線、及びデータバスラインの初期化（プリチャージ及び等化）が始まる。
【０１６６】
時刻ｔ６において、第２のバーストが始まり、バンクＢ内の主メモリアレイ２Ｂからのデータの出力と、バンクＢ内の主メモリアレイ２Ｂ内に書込まれる新しいデータの入力とが行なわれる。第２のバーストは第１のバーストと同様に行なわれる。但し、バンクＡとバンクＢの役割が入替わる。
【０１６７】
時刻ｔ７において、他の新しいＸアドレス（Ｘｉ＋２）が受信され、第２のバーストの終了後、第３のバーストが行なわれる。第３のバーストも、ＡＤＸ信号を用いて同じ列アドレスを再ロードして、第１のバーストと同様に行なわれる。
【０１６８】
図３１に示すように、バンクＡ及びＢのアクセスを交互に行なうことで、一つのバンクのプリチャージは他のバンクからのデータの読出しの間に行なわれ、バースト間の遅れを短くできる。各バンクへの新しい入力データの書込みも、他のバンクからのデータの読出しの間に行なわれる。これにより動作の効率が高くなる。
【０１６９】
同じＸ及びＹアドレスを持つデータの同時入力及び出力は、２つのメモリ装置を従属接続したとき、両者が同じアドレス信号及び制御信号（ＣＳ／，ＲＡＳ／，ＣＡＳ／，ＷＥ，及びＡＤＸ／）を受け、両者から同じタイミングで出力データが得られることを意味する。この結果、従属接続されたメモリシステムの設計が簡単になる。
【０１７０】
図３１のＸアドレスはすべて外部で発生されている。しかし、第９の実施の形態は、第５の実施の形態で説明したモードで動作することができる。この場合、新しいＸアドレスはＣＳ／，ＲＡＳ／，及びＡＤＸ／に応じて自動的に発生される。
【０１７１】
図３２は、従属接続されないメモリ構成に使用するのに適した同様の一連のバーストを示す。このモードにおける動作は図３１と略同じである。但し、新しいデータ（Ｄａｊ）の入力が２クロックサイクル早く行なわれ、これにより新しいデータがデータ入力ユニット１４からデータ出力ユニット１６に転送され、バーストの最初のデータとして出力されるのを可能にしている。このモードにおいて、第９の実施の形態は、出力を重複することなく、３フィールドの各々から３つの画素のデータを出力する。詳細な説明は省略する。
【０１７２】
第９の実施の形態の先に述べた動作モードはフィールド遅延が要求されるディジタルフィルタリングにおいて有用である。しかし、第９の実施の形態は他の動作、例えば動き予測（その場合フレーム遅延が必要である）においても利点を発揮する。図３３を参照し、そのような動作の場合、フィールドａ及びｃからのデータのバーストが必要であり、間のフィールドｂからのデータは必要ではない。図３４は従属モードにおけるこの種のバーストの出力を示す。時刻ｔ１におけるＸアドレスの入力により開始される最初のバーストでは、フィールドａ及びｃからのデータが出力される。データＤｃｊは２度出力される。１度は新しいデータＤａｊの入力と同時である。一つのバンク、例えばバンクＡのみがこのバーストで用いられる。他のバンク（バンクＢ）は、最初のバースト中に、時刻ｔ３からｔ４までの間にプリチャージされる。バンクＢを用いる、第２のバーストのためのコマンド及びデータの入力は、時刻ｔ４、ｔ５、ｔ６に起きる。これにより、第１のバーストの終了後直ちに（中断なく）第２のバーストが始まる。第２のバーストのためのアドレスは、第５の実施の形態で説明したようにＡＤＸ／信号により発生される。第２のバーストの間に、背景動作として新しいデータＤａｊがバンクＡ内の主メモリアレイ２Ａに書込まれ、バンクＡがプリチャージされる。
【０１７３】
図３５は、第９の実施の形態の類似の非従属接続動作モードを示す。動作タイミングは図３４と略同じである。但し、新しいデータ（Ｄａｊ）の入力が２クロックサイクル早く行なわれ、新しい入力データが、データ入力ユニット１４からデータ出力ユニット１６に転送され、バーストの最初のデータとして出力されるのを可能にしている。各バーストは２フィールド（相互間に１フレーム遅延を有する）の各々からの５つの画素からなる。
【０１７４】
画像処理動作のある種のものにおいては、異なるフィールドに対し異なる量のデータが必要とされる。図３６は、フィールドａから５画素、フィールドＢから３画素、フィールドｃから５画素がそれぞれ要求される場合を示す。第９の実施の形態は、バンクＡ及びＢのための別個のＹアドレス発生器１２Ａ及び１２Ｂを有するので、バンクＡ及びＢのダウンカウンタ及びＹアドレスデコーダを別個に制御することにより、上記の要求に簡単に応えることができる。
【０１７５】
図３７は、非従属接続モードにおける、この種のバースト出力を示す。このバーストは、フィールドａからの５画素（ＤａｊからＤａｊ−４）、フィールドｂからの３画素（ＤｂｊからＤｂｊ−２）、及びフィールドｃからの５画素（ＤｃｊからＤｃｊ−４）を含む。この種のバーストは、１４クロックサイクルの周期で繰返される。これは新しい画素の入力相互間の間隔（文字「Ｔ」で示す）に等しい。
【０１７６】
この種の動作の更なる詳細は後の実施の形態の説明で現われる。
【０１７７】
第１０の実施の形態
図３８を参照し、第１０の実施の形態は、第９の実施の形態と類似である。但し、第６の実施の形態と同様、各バンクが主及び副メモリアレイのための別個のデータバスラインを有する。バンクＡは主データバス５８Ａ及び副データバス６０Ａを有する。バンクＢは、主データバス５８Ｂ及び副データバス６０Ｂを有する。主データバス５８Ａ及び５８Ｂはバンクバススイッチ５６を介してデータ入力ユニット１４及びデータ出力ユニット１６に接続されている。副データバス６０Ａ及び６０Ｂはバンクバススイッチ５６を介してデータ出力ユニット１６に接続されている。
【０１７８】
図３８の他の部材は図２４のものと同じであり、同じ符号が付されている。
【０１７９】
別個の主及び副データバスを備えているので、第９の実施の形態のデータバススイッチ２６Ａ及び２６Ｂ並びに書込み増幅器２８Ａ及び２８Ｂが不要となり、回路構成が簡単になる。さらに、第６の実施の形態と同様、データバスラインの電気抵抗及びキャパシタンスが小さくなり、動作速度が高まる。
【０１８０】
第１１の実施の形態
図３９を参照し、第１１の実施の形態は第９の実施の形態と類似である。但し、第７の実施の形態と同様、各バンクが、主及び副メモリアレイに対し別個のアドレスバスラインを有する。バンクＡは主下位アドレスライン４７Ａ及び副下位アドレスライン４８Ａを有する。バンクＢは主下位アドレスライン４７Ｂ及び副下位アドレスライン４８Ｂを有する。図３９の他の部材は、図２４のものと同じであり、同じ符号が付されている。
【０１８１】
別個の主及び副アドレスバスを備えることにより、第９の実施の形態のアドレスバススイッチ及びアドレス保持ラッチが不要となり、回路構成が簡単になる。さらに、第７の実施の形態について述べたように、アドレスバスラインの電気抵抗及びキャパシタンスを小さくすることができ、動作速度が高くなる。
【０１８２】
第１２の実施の形態
図４０を参照し、第１２の実施の形態は第１０及び第１１の実施の形態の特徴を組合せたものである。別個の、主データバス５８Ａ、５８Ｂ、及び別個の副データバス６０Ａ、６０Ｂが設けられ、別個の主下位アドレスライン４７Ａ、４７Ｂ、及び別個の副下位アドレスライン４８Ａ、４８Ｂが設けられている。第９の実施の形態のバススイッチ２２Ａ、２２Ｂ、２６Ａ、２６Ｂ、書込み増幅器２８Ａ、２８Ｂ、及びアドレス保持ラッチ４０Ａ、４０Ｂがすべて不要となる。
【０１８３】
第１２の実施の形態は第１０及び第１１の実施の形態の双方の利点（回路構成の簡単化及び動作の高速化）を併せ持つ。
【０１８４】
第１３の実施の形態
図４１を参照し、第１３の実施の形態は第１１の実施の形態に類似である。但し、データバス２４Ａ、２４Ｂは主及び副部分に分割されておらず、書込み増幅器が設けられていない。斯くして、第１１の実施の形態のバススイッチ２６Ａ、２６及び書込み増幅器２８Ａ、２８Ｂが除去されている。
【０１８５】
新たな部材として、第１３の実施の形態はバンクバススイッチ５６に結合された転送レジスタ６２を備えている。転送レジスタ６２は、一つのバンク内の主メモリアレイから副メモリアレイに転送されつつあるデータを一時的に記憶し、これによりそのデータの副メモリアレイへの書込みを、他のバンクがアクセスされている間に、背景動作として行なうことを可能にする。
【０１８６】
他の部材は図３９のものと同様であり、同じ符号が付されている。データ入力ユニット１４とデータ出力ユニット１６の相互接続は図４１に明示されている。
【０１８７】
次に第１３の実施の形態の、非従属接続、フィールド遅延モードにおける動作を、図４２〜図４７を参照して説明する。入力及び出力データ及び制御信号のタイミング関係は第９の実施の形態の対応するモードと同じであるので、図３２に示されたタイミング及びデータ値をも参照する。
【０１８８】
図３２に示されるように、Ｘ及びＹアドレスＸｉ及びＹｊの入力（ｔ１、ｔ２）の後、図４２のバンクＡ、Ｂにおいてワード線ＷＬａｉ，ＷＬｂｉが、第９の実施の形態で説明したタイミングで活性化され、バンクバススイッチ５６がデータ出力ユニット１６及び転送レジスタ６２を共にバンクＡのデータバス２４Ａに結合する。バンクＡの主メモリアレイ２Ａ内の、このＸ−Ｙアドレス（Ｘｉ−Ｙｊ）に記憶された古いデータＤｃｊはデータバス２４Ａ及びバンクバススイッチ５６を介して転送レジスタ６２に転送され（図４２の矢印）、新しい入力データＤａｊはデータ入力ユニット１４からデータ出力ユニット１６に転送される。データＤａｊはデータ出力ユニット１６から、２クロックサイクルの読出しレイテンシーを持って出力される（図３２、時刻ｔ３）。
【０１８９】
図４３を参照し、データＤｃｊの後、データＤａｊ−１，Ｄａｊ−２が主メモリアレイ２Ａからデータバス２４Ａ及びバンクバススイッチ５６を介してデータ出力ユニット１６に転送され、時刻ｔ３後の次の２クロックサイクルにデータ出力ユニット１６から出力される。データＤａｊ，Ｄｃｊはそれぞれデータ入力ユニット１４及び転送レジスタ６２にそれぞれ保持されたままである。
【０１９０】
図４４を参照し、バンクＡ内の主メモリアレイ２Ａからデータ出力ユニット１６へのデータＤａｊ−２の転送に続き、バンクバススイッチ５６が切換えられ、データ入力ユニット１４がバンクＡのデータバス２４Ａに接続され、データ出力ユニット１６がバンクＢのデータバス２４Ｂに接続される。Ｙアドレス発生器１２Ａ、１２Ｂはともに列アドレスＹｊを発生する。新しい入力データＤａｊはデータ入力ユニット１４からバンクバススイッチ５６及びデータバス２４Ａを介してバンクＡ内の主メモリアレイ２Ａに転送され、データＤｃｊが記憶されていたメモリセルに書込まれる。略同時に、データＤｂｊがバンクＢ内の主メモリアレイ２Ｂからデータバス２４Ｂ及びバンクバススイッチ５６を介して、データ出力ユニット１６に転送され、データＤａｊ−２の次に出力される。
【０１９１】
次に、図４５を参照し、バンクＡ内のＹアドレス発生器１２Ａは任意の便宜な列アドレスを発生する。一方、バンクＢ内のＹアドレス発生器１２Ｂはカウントダウンして、Ｙｊ−１及びＹｊ−２を出力する。これらのクロックサイクルにおいて、転送レジスタ６２に保持されたデータＤｃｊは、
バンクバススイッチ５６及びデータバス２４Ａを介してバンクＡ内の副メモリアレイ４Ａに転送され、Ｙアドレス発生器１２Ａにより指定される列のメモリセル内に書込まれる。一方、データＤｂｊ−１及びＤｂｊ−２はバンクＢ内の主メモリアレイ２Ｂからデータバス２４Ｂ及びバンクバススイッチ５６を介してデータ出力ユニット１６に転送される。これらのデータはデータＤｂｊの次にデータ出力ユニット１６から出力される。
【０１９２】
図４６を参照し、次に、データ出力ユニット１６に転送され、データ出力ユニット１６から出力されるべきデータは、転送レジスタ６２に保持されているデータＤｃｊである。データＤｃｊは図３２の時刻ｔ４にデータ出力ユニット１６から出力される。
【０１９３】
図４７を参照し、バンクバススイッチ５６が再び切換えられ、データ出力ユニット１６がバンクＡ内のデータバス２４Ａに接続され、Ｙアドレス発生器１２Ａが更に２つ列アドレスを発生する。データＤｃｊ−１及びＤｃｊ−２はバンクＡ内の副メモリアレイ４Ａからデータバス２４Ａ及びバンクバススイッチ５６を介してデータ出力ユニット１６に転送され、データＤｃｊに続いて出力される。これにより図３２の最初のバーストが完了する。
【０１９４】
次のバーストも同様に行なわれる。但し、バンクＡ及びＢの役割が入替わる。
【０１９５】
第１３の実施の形態も図３１に示すように従属接続モードで動作することができる。内部動作は図４２〜図４７を参照して説明したのと同様である。但し、データ入力ユニット１４からデータ出力ユニット１６への新しいデータＤａｊの転送は行なわれない。代りに古いデータＤｃｊがデータ出力ユニット１６に転送され、バーストの最初に出力され、新しいデータＤａｊの入力が古いデータＤｃｊの出力と同時に行なわれる（図４８）。
【０１９６】
第１の実施の形態における外部データ入力及び出力のシーケンス及びタイミングは第９の実施の形態と同じであるが、転送レジスタ６２は内部動作に対する要求を幾つかの点で緩和する。図４５に示すように、データＤｃｊの転送レジスタ６２から副メモリアレイ４Ａへの書込みが、データＤｂｊ−１及びＤｂｊ−２の主メモリアレイ２Ｂからデータ出力ユニット１６への転送の間に、背景において行なわれるので、副Ｍメモリアレイ４Ａ内のビット線上のデータＤｃｊの増幅のためのタイミングマージンが大きくなる。さらに、データＤｃｊの主２Ａからの転送と、副メモリアレイ４Ａへの転送とが別個の動作で行なわれるので、副メモリアレイ４Ａへのアクセスが始まるときにＹアドレス発生器１２Ａ内のダウンカウンタ３０に再ロードする必要がなく、ダウンカウンタ３０は現在の値を引続いてカウントダウンを続ければ良い。Ｙアドレス発生器１２Ａ内のダウンカウンタ３０は、全バーストの間に、データＤａｊを主メモリアレイ２Ａに書込む前に、再ロードを（第９の実施の形態のごとく２度ではなく）１度行なう必要がある。
【０１９７】
上記の説明においてデータＤａｊの主メモリアレイ２Ａへの書込みが、データＤｃｊの副メモリアレイ４Ａへの書込みの前に行なわれる。しかし、これらの順序は逆にしても良い。
【０１９８】
第１３の実施の形態の変形として、副メモリアレイ４Ａ及び４Ｂ内の任意のアドレスにデータを記憶することができ、データバス２４Ａ及び２４Ｂが主及び副部分に分割されていないので、第１３の実施の形態をメモリアレイ、Ｙデコーダ、Ｙアドレスバンクが各バンクに一つしかない場合に適用し得る。この場合、各バンクのメモリアレイの一部は副部分として利用され、上書されるデータが同じアレイの他の（主）部分からこの副部分に転送される。
【０１９９】
次に、第１３の実施の形態に関連する更に５つの実施の形態を説明する。如何の説明で図４１と同じ符号は等価な部材を示す。
【０２００】
第１４の実施の形態
図４９を参照し、第１４の実施の形態は、データ入力ユニット１４とバンクバススイッチ５６の間に結合された入力データレジスタ６４を含む。入力データはデータ入力ユニット１４から入力データレジスタ６４に転送され、主メモリアレイの一つに書込まれるまでの間入力データレジスタ６４に保持される。
【０２０１】
この違いを除けば、第１４の実施の形態は第１３の実施の形態と同様に動作する。従って、詳細な説明は省略する。
【０２０２】
入力データレジスタ６４により、メモリ装置の内部動作のタイミングに関し自由度が増大する。他の利点は、入力データがメモリアレイの近くで記憶されることである。この点は、データ入力ユニット１４からバンクバススイッチ５６の間には、信号線の長さ及び信号伝搬時間と言う点で長い距離があるかも知れないので重要である。
【０２０３】
第１５の実施の形態
図５０を参照し、第１５の実施の形態は第１３の実施の形態と同様である。但し、単一の転送レジスタ６２の代りに、バンクＡ、Ｂのデータバス２４Ａ、２４Ｂに別個の転送レジスタ６２Ａ、６２Ｂが結合されている。この構成により、データを、バンクバススイッチ５６を介することなく、各バンクの主メモリアレイから転送レジスタに転送すること、及び転送レジスタから各バンクの副メモリアレイに転送することが可能になる。そのため、転送の際、バンクバススイッチ５６の電気抵抗が障害とならない。
【０２０４】
第１６の実施の形態
図５１を参照し、第１６の実施の形態は、第１４の実施の形態及び第１５の実施の形態の特徴を組合せたものである。即ち、第１４の実施の形態のように、入力データレジスタ６４を有し、第１５の実施の形態のように別個の転送レジスタ６２Ａ、６２Ｂを有する。この構成の利点は上記の通りである。
【０２０５】
第１７の実施の形態
図５２を参照し、第１７の実施の形態は、バンクＡ、Ｂの双方に単一のフルデュープレクスデータバス６６を用いており、これにより、第１３の実施の形態のバンクバススイッチ５６を除去している。フルデュープレクスデータバスは、読出し及び書込みを、衝突を起こすことなく、同時に行ない得るデータバスである。データバス６６は、データ入力ユニット１４、データ出力ユニット１６及び転送レジスタ６２に直接結合されている。
【０２０６】
他の部材は、第１３の実施の形態のものと同様であり、同じ符号で示されている。
【０２０７】
第１７の実施の形態は第１３の実施の形態と略同様に動作する。但し、データバスの切換えの必要がなく、またバンクバススイッチの電気抵抗もない。
【０２０８】
第１８の実施の形態
図５３を参照し、第１８の実施の形態は第１４の実施の形態及び第１７の実施の形態の特徴を組合せたものである。即ち、データ出力ユニット１６、転送レジスタ６２、及び入力データレジスタ６４に結合されたフルデュープレクスデータバス６６を有する。この構成の利点は上記の通りである。
【０２０９】
第１９の実施の形態
図５４を参照し、第１９の実施の形態は第１３の実施の形態に対して、Ｙアドレス発生器１２Ａ、１２Ｂの構成において異なる。第１３の実施の形態では、各Ｙアドレス発生器が別個にアクセスカウンタ５０を有し、これによりダウンカウンタ３０により発生されるアドレスの数を制御していた。第１９の実施の形態では、Ｙアドレス発生器１２Ａ、１２Ｂが同じアクセスカウンタ５０を共用する。共用されるアクセスカウンタ５０はメモリ制御信号発生器（ＳＧ）６８（これまでの実施の形態では図示の簡単化のため省略していた）により制御される。第１９の実施の形態にはまた、アクセスカウントレジスタ７０が設けられている。このアクセスカウントレジスタ７０は、アクセスカウンタ５０のための初期値ＡＤＮを記憶する。この値はメモリ制御信号発生器６８から供給される。
【０２１０】
第１９の実施の形態の他の部材（転送レジスタ６２を含む）は第１３の実施の形態と同じであり、同じ符号で示されている。
【０２１１】
第１９の実施の形態は、Ｙアドレス発生器１２Ａ、１２Ｂの各々が常に固定数の相連続するアドレスを発生するようにアドレス発生器を制御するための効率的な方法を提供する。メモリ制御信号発生器６８は、単に適切な固定数ＡＤＮをアクセスカウントレジスタ７０に書込み、次いでアクセスカウンタ５０に対し、この固定数ＡＤＮを適切な時に再ロードするようコマンドを与え、アクセスカウンタ５０にＹアドレス発生器１２Ａ、１２Ｂに対する制御を行なわせる。
【０２１２】
この制御モードは、例えば、図３１及び図３２に示すように、３つのフィールドの各々から同数の画素を必要とするフィルタリング動作において有用である。
【０２１３】
第２０の実施の形態
図５５を参照し、第２０の実施の形態は第１４の実施の形態と第１９の実施の形態の特徴を組合せたものであり、転送レジスタ６２、入力データレジスタ６４、メモリ制御信号発生器６８により制御される共用のアクセスカウンタ５０、固定値ＡＤＮを記憶するアクセスカウントレジスタ７０を有する。アクセスカウントレジスタ７０に記憶される固定値ＡＤＮは、Ｙアドレス発生器１２Ａ、１２Ｂにより発生される相連続するアドレスの数を制御するためにアクセスカウンタ５０により利用される。第２０の実施の形態の利点は上記の通りである。
【０２１４】
第２１の実施の形態
図５６を参照し、第２１の実施の形態は、第１５の実施の形態の特徴と、第１９の実施の形態の特徴を組合せたものであり、第１９の実施の形態の単一の転送レジスタ６２の代りに、バンクＡ、Ｂ内のデータバス２４Ａ、２４Ｂに結合された別個の転送レジスタ６２Ａ、６２Ｂを有する。第２１の実施の形態の利点は上記の通りである。
【０２１５】
第２２の実施の形態
図５７を参照し、第２２の実施の形態は第１６の実施の形態及び第１９の実施の形態の特徴を組合せたものであり、入力データレジスタ６４、別個のバンクＡ、Ｂ内のデータバス２４Ａ、２４Ｂに結合された別個の転送レジスタ６２Ａ、６２Ｂ、及び第１９の実施の形態で説明された他の部材を有する。第２２の実施の形態の利点は上記の通りである。
【０２１６】
第２３の実施の形態
図５８を参照し、第２３の実施の形態は第１７の実施の形態及び第１９の実施の形態の特徴を組合せたものであり、データ入力ユニット１４、データ出力ユニット１６及び転送レジスタ６２に結合されたフルデュープレクスデータバス６６と、第１９の実施の形態で説明した他の部材を有する。第２３の実施の形態の利点は上記の通りである。
【０２１７】
第２４の実施の形態
図５９を参照し、第２４の実施の形態は第１８の実施の形態と第１９の実施の形態の特徴を組合せたものであり、データ出力ユニット１６、転送レジスタ６２、及び入力データレジスタ６４に結合されたフルデュープレクスデータバス６６と、第１９の実施の形態で説明した他の部材を有する。第２４の実施の形態の利点は上記したのと同じである。
【０２１８】
第２５の実施の形態
図６０を参照し、第２５の実施の形態は、第１９の実施の形態の構成に、さらに２つのアクセスカウントレジスタ７２、７４を付加したものである。第１のアクセスカウントレジスタ７０は、バースト内の最初にアクセスされるフィールドから必要とされる画素の数に対応した値ＡＤＮ１を保持する。第２及び第３のアクセスカウントレジスタ７２、７４、は第２、第３のフィールドから必要とされる画素の数に対応した値ＡＤＮ２、ＡＤＮ３を保持する。３つの値ＡＤＮ１，ＡＤＮ２，ＡＤＮ３はすべてメモリ制御信号発生器６８から供給される。
【０２１９】
第２５の実施の形態は図３６及び図３７に示したように、必要とされる画素データの数がフィールドごとに異なるフィルタリング動作において有用である。図３６及び図３７の動作のためには、ＡＤＮ１，ＡＤＮ２，ＡＤＮ３はそれぞれ「５」、「３」、「５」に設定される。ＡＤＮ１は、バーストの最初の部分（このときデータは例えばバンクＡの主メモリアレイ２Ａから読出される）を制御するために用いられる。ＡＤＮ２は、バーストの第２の部分（このときデータは例えばバンクＢの主メモリアレイ２Ｂから読出される）を制御するために用いられる。ＡＤＮ３は、バーストの第３の部分（このときデータは例えばバンクＡの副メモリアレイ４Ａから読出される）を制御するために用いられる。
【０２２０】
第２６の実施の形態
図６１を参照し、第２６の実施の形態は第２５の実施の形態の構成に一対のアドレス再計算器（ＲＥＣＡＬＣ）７６Ａ、７６Ｂを付加したものである。アドレス再計算器７６Ａは、バンクＡ内のＹアドレス発生器１２Ａに結合され、メモリ制御信号発生器６８により出力されるシフト制御信号ＳＦＴａに応じて、Ｙアドレス発生器１２Ａで用いられる開始Ｙアドレスを再計算する。アドレス再計算器７６Ｂは、バンクＢ内のＹアドレス発生器１２Ｂに結合され、メモリ制御信号発生器６８により出力されるシフト制御信号ＳＦＴｂに応じて、Ｙアドレス発生器１２Ｂで用いられる開始Ｙアドレスを再計算する。
【０２２１】
第２６の実施の形態はインターレース走査から順次走査への変換に用いられるフィルタリングにおいて特に有用である。これは図６２〜図６４に示されている。図６２〜図６４は、時間軸に沿って分布するいくつかの相連続するフィールドの垂直断面を示す。
【０２２２】
図６２において、インターレース走査においては、偶数フィールド（フィールドａ、ｃ）の画素は奇数フィールド（フィールドｂ、ｄ）の画素の間の空間に配置されている。画素Ｄｃ３の位置においてフィルタされた画素値を生成するための典型的なフィルタリング処理においては、偶数フィールドｃからの５つの画素（Ｄｃ１〜Ｄｃ５）、先の奇数フィールドｄからの４つの画素（Ｄｄ２〜Ｄｄ５）、及び後の奇数フィールドｂからの４つの画素（Ｄｂ２〜Ｄｂ５）が必要とされる。
【０２２３】
これらのデータは第２５の実施の形態では単一のバーストとして生成される。メモリ装置に記憶されたとき、矢印で示すように画素Ｄｂ５，Ｄｃ５，Ｄｄ５がすべて同じ列アドレスを有するからである。即ち、開始列アドレスはこれら３つのフィールドｂ，ｃ，ｄにおいて同じである。必要なのは、ＡＤＮ１、ＡＤＮ３に値「４」を与え、ＡＤＮ２に値「５」を与えることだけである。画素Ｄｂ５の記号「×」は、バーストの間に新しいデータが古いデータ上に書換えられる場所を示す。
【０２２４】
順次走査への変換のためには、フィールドｃの画素Ｄｃ２，Ｄｃ３の中間に位置する新しい画素の生成が求められ、図６３に示されるデータ、即ちフィールドｄの画素Ｄｄ１〜Ｄｄ５，フィールドｃの画素Ｄｃ１〜Ｄｃ４、フィールドｂの画素Ｄｂ１〜Ｄｂ５が必要とされる。これらのデータを第２５の実施の形態で生成するのは容易ではない。フィールドｃの開始アドレス（列アドレスＤｃ４）がフィールドｂ、ｄの開始アドレス（Ｄｄ５，Ｄｂ５）と異なるからである。
【０２２５】
図６４は、奇数フィールドｂ内の画素値Ｄｂ３の変換に必要な画素データ、即ちフィールドｃのＤｃ１〜Ｄｃ４、フィールドｂのＤｂ１〜Ｄｂ５、フィールドａのＤａ１〜Ｄａ４を示す。この場合、フィールドｂの開始列アドレスが、フィールドａ、ｃの開始列アドレスと異なるだけでなく、新しい入力画素データＤａ５が出力バーストの一部を構成しない。
【０２２６】
第２６の実施の形態はこれらのすべての場合に対応し得る。以下に図６２〜図６４の動作を詳細に説明する。
【０２２７】
図６２のバーストのためには、メモリ制御信号発生器６８はＡＤＮ１を「４」に、ＡＤＮ２を「５」に、ＡＤＮ３を「４」にそれぞれ設定し、ＳＦＴａ及びＳＦＴｂを共に「０」に設定する。図６５は結果として得られる出力シーケンスを示す。
【０２２８】
出力がバンクＢから始まると仮定し、最初にＡＤＮ１（「４」）がアクセスカウントレジスタ７０から読出されアクセスカウンタ５０に書込まれる。そこで、アクセスカウンタ５０は、バンクＢ内のＹアドレス発生器１２Ｂに４つのＹアドレス（Ｙｊ〜Ｙｊ−３）を発生させる。データＤｄ５はバンクＢ内の主メモリアレイ２Ｂから転送レジスタ６２に転送され、新しい入力データＤｂ５がデータ入力ユニット１４からデータ出力ユニット１６に転送され、データＤｂ４〜Ｄｂ２がバンクＢ内の主メモリアレイ２Ｂから読出され、データ出力ユニット１６から、データＤｂ５の後に、出力される。
【０２２９】
次にＡＤＮ２（「５」）が第２のアクセスカウントレジスタ７２から読出されアクセスカウンタ５０に書込まれる。そこで、アクセスカウンタ５０は、バンクＡ内のＹアドレス発生器１２Ａに５つのＹアドレス（Ｙｊ〜Ｙｊ−４）を発生させる。Ｄｃ５〜Ｄｃ１がバンクＡ内の主メモリアレイ２Ａから順に出力される。この間、背景において、データＤｄ５が転送レジスタ６２からバンクＢの副メモリアレイ４Ｂに書込まれ、データ入力ユニット１４内に保持されている新しい入力データＤｂ５は主メモリアレイ２Ｂ内に書込まれる。
【０２３０】
最後にＡＤＮ３（「４」）が第３のアクセスカウントレジスタ７４から読出されアクセスカウンタ５０に書込まれる。Ｙアドレス発生器１２Ｂはさらに４つのＹアドレスを発生し、データＤｄ５〜Ｄｄ２がバンクＢ内の副メモリアレイ４Ｂから出力される。
【０２３１】
図６４のバーストのためには、出力がバンクＡから始まるものと仮定する。メモリ制御信号発生器６８はＡＤＮ１を「４」に、ＡＤＮ２を「５」に、ＡＤＮ３を「４」にそれぞれ設定し、ＳＦＴａを「１」にＳＦＴｂを「０」に設定する。図６６は結果として得られる出力シーケンスを示す。
【０２３２】
最初にＡＤＮ１（「４」）がアクセスカウントレジスタ７０から読出されアクセスカウンタ５０に書込まれる。そこで、Ｙアドレス発生器１２Ａは４つのＹアドレスを発生する。ＳＦＴａが「１」であるので、アドレス再計算器７６Ａでは開始アドレスが計算され、Ｙｊではなく、Ｙｊ−１が求められる。Ｙアドレス発生器１２ＡはアドレスＹｊをスキップし、Ｙｊ−１からＹアドレス出力を開始する。データＤａ４〜Ｄａ１がバンクＡ内の主メモリアレイ２Ａからデータ出力ユニット１６に転送され、データ出力ユニット１６によりバーストの最初の部分として出力される。
【０２３３】
次にＡＤＮ２（「５」）が第２のアクセスカウントレジスタ７２から読出されアクセスカウンタ５０に書込まれる。そこで、アクセスカウンタ５０は、バンクＡ内のＹアドレス発生器１２Ｂに５つのＹアドレスを発生させる。ＳＦＴｂが「０」であるので、アドレス再計算器７６Ｂは開始アドレスを変更せず、従って開始アドレスはＹｊのままである。Ｄｂ５〜Ｄｂ１がバンクＢ内の主メモリアレイ２Ｂから順に出力され、データ出力ユニット１６により出力される。この間、バンクＡでは、背景において、Ｙアドレス発生器１２Ａが、先にスキップされたアドレスＹｊを発生する。データＤｃ５は主メモリアレイ２Ａから転送レジスタ６２に転送され、その新しい入力データＤａ５が主メモリアレイ２Ａ内の同じアドレスに書込まれる。この書込み動作の後、Ｙアドレス発生器１２Ａが適切なアドレスを発生し、転送レジスタ６２に保持されているデータＤｃ５はバンクＡ内の副メモリアレイ４Ａ内に書込まれる。
【０２３４】
最後にＡＤＮ３（「４」）がアクセスカウンタ５０に書込まれ、Ｙアドレス発生器１２Ａ内の開始アドレスがアドレス再計算器７６Ａにより再計算され、Ｙアドレス発生器１２Ａは、再計算により求められた開始アドレスから始まる４つのＹアドレスを発生し、データＤｃ４〜Ｄｃ１がバンクＢの副メモリアレイ４Ｂから出力される。
【０２３５】
図６３のバーストのためには、バーストがバンクＢから始まる場合には、メモリ制御信号発生器６８はＡＤＮ１を「５」に、ＡＤＮ２を「４」に、ＡＤＮ３を「５」に、ＳＦＴａを「１」に、ＳＦｂを「０」にそれぞれ設定する。詳細な説明は省略する。
【０２３６】
フィールド毎に異なる数の画素を用いる上記の動作は、インターレース走査から順次走査への変換のみならず、ピクチャー・イン・ピクチャ処理、フォーマット変換、ノイズ除去等にも有用である。
【０２３７】
次に上記の実施の形態のすべてに当てはまる変形例について説明する。
【０２３８】
図６７を参照し、この変形において、主メモリアレイ２及び副メモリアレイ４は別個のＸデコーダ及びワード線を有する。副メモリアレイ４はそれ自体のＸデコーダ７７を有する。バンクが２つある場合には、各バンクの副メモリアレイが別個のＸデコーダを有する。
【０２３９】
Ｘ及びＹデコーダはＸ−Ｙアドレス発生器７８で発生され、このＸ−Ｙアドレス発生器は、ＸアドレスをＸアドレスバス７９を介してＸデコーダ６及び７７に供給し、Ｙアドレスを上位Ｙアドレスバス１８及び下位アドレスバス２０に供給する。
【０２４０】
内部データバス２４はデータバススイッチ８０により２つの部分に分割されている。データバススイッチ８０は主データバス（ＭＤＢ）をデータ入力ユニット１４及びデータ出力ユニット１６に選択的に結合し、副データバス（ＳＤＢ）をデータ出力ユニット１６に選択的に結合し、主データバス及び副データバスを互いに選択的に結合する。
【０２４１】
Ｘアドレス（Ｘｉ）が受信されると、Ｘデコーダ６及び７７が、主及び副メモリアレイの対応するワード線ＷＬｉ，ＷＬｉ’を同時に活性化する。２つのワード線ＷＬｉ，ＷＬｉ’が同時に活性化されるので、これらは、同じワード線の異なる部分と考えることができる。同様にＸデコーダ６及び７７はあたかも、二重デコード出力を発生する単一のＸデコーダであるかのように動作する。
【０２４２】
Ｘデコーダ６及び７７がともに同じＸアドレスを受けるので、この変形例は、第１の実施の形態と略同様に動作し、これまでに説明した他の実施の形態と同様の動作をするように改変することもできる。
【０２４３】
これまでに述べた実施の形態は図６に示すような、現在処理中の列からのデータと、先に処理された列からのデータを含むデータブロックを得るための方法を示す。以下の実施の形態は、図５に示すように現在処理している列のデータ及び後で処理すべき列のデータを含むデータブロックを得るための同様の方法を示す。
【０２４４】
この場合において、上書された画素データを副メモリアレイに転送しても意味がない。なぜなら、上書されたデータが再度必要になるまでに、１フィールド近い間隔が経過し、この間隔の間にデータは消滅するからである。むしろ上書されたデータは他のフィールドメモリに転送されるべきである。即ち、フィールドメモリを図４に示すように従属接続する必要がある。
【０２４５】
以下の実施の形態は、本願の第２の発明を例示するものであって、上記の実施の形態の副メモリアレイを持たず、一方従属接続に用いられる特徴、例えば別個のデータ入力及びデータ出力端子を有する。これらの実施の形態は、少なくとも、図７において点線で囲まれたフィールドメモリＦ１及びラインメモリＬ２１〜Ｌ２４の機能を提供する。
【０２４６】
先の実施の形態と同じ又は等価な部分には同じ符号が付してある。
【０２４７】
第２７の実施の形態
図６８を参照し、第２７の実施の形態は、メモリアレイ２、Ｘデコーダ６、Ｙデコーダ（ＹＤ）８、Ｙアドレス発生器１２、データ入力ユニット１４、データ出力ユニット１６、内部データバス２４、メモリ制御信号発生器６８、アドレス入力ユニット（ＡＤＩＮ）８１、データバススイッチ（ＳＷ）８２、及びバッファ回路（ＢＵＦ）８３を有する。Ｙアドレス発生器１２はダウンカウンタ３０及びアクセスカウンタ５０を含む。
【０２４８】
上記の実施の形態と同様、メモリアレイ２内の円ＮｉｊはＸアドレス（Ｘｉ）及びＹアドレス（Ｙｊ）が共通のメモリセルのグループを表わしている。
【０２４９】
アドレス入力ユニット８１（先に述べた実施の形態の図面では、図の簡単化のため省略していた）は、外部アドレス端子（ＡＤＤ）からＸアドレス及びＹアドレスを別個に受け、内部アドレス信号ＸＡＤ及びＹＡＤを発生する。Ｙアドレス信号ＹＡＤはダウンカウンタ３０に供給され、このダウンカウンタ３０は、ＹＡＤからカウントダウンしてＹデコーダ８に供給されるＹアドレスＹＡＤＤを発生する。ダウンカウンタ３０及びアクセスカウンタ５０はともに内部クロック信号（ＣＬＫ’）に同期して動作する。この内部クロック信号（ＣＬＫ’）は、外部クロック信号（ＣＬＫ）から発生されるもので、本実施の形態においては、外部クロック信号と同じ周波数を有する。アクセスカウンタ５０は、アドレス入力ユニット８１からバースト長制御信号ＰＡを受け、ダウンカウンタ３０及びデータバススイッチ８２を制御する制御信号ＰＷを発生する。
【０２５０】
データ入力ユニット１４、データバススイッチ８２、バッファ回路８３、及びデータ出力ユニット１６は、メモリ制御信号発生器６８により制御される。データ入力ユニット１４は外部データ入力端子ＤＩＮからの入力データを内部データバス２４に伝える。データバススイッチ８２はデータバス２４からのデータをバッファ回路８３に伝える。このデータは、データ出力ユニット１６により外部データ出力端子ＤＯＵＴから出力されるまで、バッファ回路８３に記憶される。バッファ回路８３（先に述べた実施の形態の図面では省略されている）は、ＦＩＦＯバッファであり、その深さはメモリ装置の最長読出しレイテンシーに等しい。
【０２５１】
メモリ制御信号発生器６８は、内部モードレジスタ（図示せず）を有する。これは読出しレイテンシー及び他の種々のアクセスモードを指定し得るように設計されている。モードレジスタは、ＣＳ／，ＣＡＳ／，ＲＡＳ／，ＷＥ／信号及びアドレス入力ライン上で受信された値の組合せにより形成されるコマンドによりプログラムされている。これは現存するメモリ装置例えばＯｋｉ ＭＳＭ５４Ｖ２４６３２Ａにおけるモードレジスタのプログラミングと概して同様である。
【０２５２】
図６９を参照し、アドレス入力ユニット８１は、３つの内部レジスタＲ１、Ｒ２、Ｒ３を有する。これらはすべてアドレス入力端子ＡＤＤに結合されている。メモリ制御信号発生器６８がバースト長プログラミングコマンドを受けると、アドレス入力端子において受信された値がレジスタＲ１にラッチされる。他の時にはアドレス入力端子で受信された値は、ＣＳ／，ＣＡＳ／が活性化された状態であればレジスタＲ２にラッチされ、ＣＳ／，ＲＡＳ／が活性化された状態であればレジスタＲ３にラッチされる。ＸアドレスＸＡＤははレジスタＲ３から出力され、ＹアドレスＹＡＤはレジスタＲ２から出力され、バースト長制御信号ＰＡはレジスタＲ１から出力される。
【０２５３】
図７０を参照し、アクセスカウンタ５０は、カウンタ８４と制御回路８６とを有する。カウンタ８４は内部クロック信号ＣＬＫ’及びバースト長制御信号ＰＡを受ける。制御回路８６は、制御信号ＰＡ、及びカウンタ８４の出力を受け、ＰＷ制御信号を発生する。
【０２５４】
ＰＡ信号は、Ｐ制御回路８６にＰＷ制御信号を活性化させる、ゼロでない信号であり、一方ＰＡ信号の値はカウンタ８４にロードされる。カウンタ８４は、ＣＬＫ’信号に同期してＰＡ値からカウントダウンする。カウンタ８４の出力がゼロに達すると、制御回路はＰＷ制御信号を不活性にする。
【０２５５】
次に、第２７の実施の形態の好ましいモードの動作について説明する。
【０２５６】
バースト長がプログラムされると、バースト長がアドレス入力端子（ＡＤＤ）から入力され、アドレス入力ユニット８１内のレジスタＲ１にラッチされる。パソコンやワークステーションにおいては、このプログラミングはＢＩＯＳにより行なうことができる。先に述べた実施の形態では、バースト長は副メモリアレイのサイズにより間接的に制限されていたが、本発明ではバーストを任意の長さに指定できる。以下の説明ではバースト長は「５」である。
【０２５７】
モードプログラミングの後、アクセス動作が図７１に示すように行なわれる。
【０２５８】
時刻ｔ１において、ＣＳ／，ＲＡＳ／は低レベルであり、行アドレス（Ｘｉ）がアドレス入力端子（ＡＤＤ）において受信される。行アドレスは、内部クロック信号ＣＬＫ’の立上がり（これは外部クロック信号ＣＬＫの立上がりと略同時である）において、レジスタＲ３にラッチされる。必要な内部ラッチ信号はメモリ制御信号発生器６８により発生される。このメモリ制御信号発生器６８はＸデコーダ６に、Ｘアドレスのデコードを行なわせ、メモリアレイ２内の対応するワード線を活性化させる。このワード線に接続されている全てのメモリセルは、データを対応するビット線に伝える。
【０２５９】
時刻ｔ２において、ＣＳ／，ＣＡＳ／が低レベルであり、列アドレス（Ｙｊ）がアドレス入力端子で受信され、ラッチされる。この列アドレス（Ｙｊ）は直ちにアドレス入力ユニット８１から列アドレス信号ＹＡＤとしてダウンカウンタ３０に、そしてダウンカウンタ３０から列アドレス信号ＹＡＤＤとしてＹデコーダ８に供給される。Ｙデコーダ８はデコードされた信号（図７１に波形Ｙｊとして図示）を出力する。このデコードされた信号はトランスファートランジスタを活性化し、このトランスファートランジスタを介して列Ｙｊの相補ビット線が内部データバス２４に結合される（第１の実施の形態で説明した通り）。従ってメモリセルＮｊｉに保持されていたデータＤｂｊがデータバス２４に伝えられる。
【０２６０】
時刻ｔ２において、アドレス入力ユニット８１はＰＡ信号（図示せず）を発生し、このＰＡ信号によりアクセスカウンタ５０はＰＷ制御信号を活性化する。この信号によりデータバススイッチ８２が閉じ、従ってデータＤｂｊがバッファ回路８２に伝えられる。時刻ｔ３またはそれ以前に発生されるメモリ制御信号発生器６８（図示せず）からの更なる制御信号によりバッファ回路８３はデータＤｂｊを記憶する。
【０２６１】
時刻ｔ３において、ダウンカウンタ３０のカウント値ＹｊからＹｊ−１に減少し、Ｙデコーダ８は列Ｙｊの相補ビット線をデータバス２４から切り離し、代りに列ｊ−１の相補ビット線をデータバス２４に接続する。これは、図７１の時刻ｔ３の少し後における、波形Ｙｊの高レベルから低レベルへの変化及び波形Ｙｊ−１の低レベルから高レベルへの変化で示されている。制御信号ＰＷは高レベルのままである。従って、データバススイッチ８２は閉じた状態に保たれ、メモリセルＮｉｊ−１に保持されているデータＤｂｊ−１がバッファ回路８３に記憶される。アクセスカウンタ５０内のカウンタ８４はカウント値が「５」から「４」の減少する。
【０２６２】
時刻ｔ４において、ダウンカウンタ３０はそのカウント値がＹｊ−１からＹｊ−２に減少し、メモリセルＮｊｉ−２に保持されているデータＤｂｊ−２が同様にデータバス２４、データバススイッチ８２を介してバッファ回路８３に転送される。カウンタ８４はそのカウント値が「４」から「３」に減少する。
【０２６３】
このときまで、データ出力ユニット１６は高インピーダンス状態であって、メモリ装置からデータは出力されていない。時刻ｔ４の次のクロックＣＬＫの立上がりにおいて、メモリ制御信号発生器６８は、データ出力ユニット１６に対し、時刻ｔ２の後にバッファ回路８３に記憶されたデータＤｂｊの出力を開始するようコマンドを与える。これらのデータＤｂｊは、時刻ｔ５において、外部クロック信号ＣＬＫの立上がりに、データ出力端子ＤＯＵＴ（Ａ）に現われ、この時外部装置はこれを読むことができる。時刻ｔ５において、ダウンカウンタ３０はカウント値がＹｊ−２からＹｊ−３に減少し、メモリセルＮｉｊ−３に保持されているデータＤｂｊ−３がバッファ回路８３に転送され、カウンタ８４はそのカウント値が「２」から「１」に減少する。
【０２６４】
同様に、時刻ｔ６において、データ出力ユニット１６はバッファ回路８３からのデータＤｂｊ−１を出力し、ダウンカウンタ３０はカウント値がＹｊ−４に減少し、データＤｂｊ−４がメモリセルＮｊｉ−４からバッファ回路８３に転送され、カウンタ８４のカウント値が「２」から「１」に減少する。
【０２６５】
時刻ｔ７において、データ出力ユニット１６は、データＤｂｊ−２を出力する。さらに、カウンタ８４はカウント値が「１」から「０」に減少し、これによりアクセスカウンタ５０内の制御回路８６が制御信号ＰＷを不活性化する。ＰＷ信号が不活性状態であると、ダウンカウンタ３０が停止し、データバススイッチ８２が開く。従って、新たなデータのバッファ回路８３への転送が行なわれなくなる。ダウンカウンタ３０により出力されるＹアドレスＹＡＤＤはＹｊ−４のままであり、Ｙデコーダ８は列Ｙｊ−４の相補ビット線をデータバス２４に接続した状態に保つ。
【０２６６】
時刻ｔ８において、データ出力ユニット１６は、データＤｂｊ−３を出力する。時刻ｔ８の直後の外部クロック信号ＣＬＫの立下がりにおいて、ＣＳ／及びＷＥ／が低レベルとなり、メモリアレイ２に記憶すべき新しい入力データＤａｊ−４がデータ入力端子ＤＩＮ（Ａ）で受信される。
【０２６７】
時刻ｔ９において、データ出力ユニット１６はデータＤｂｊ−４を出力し、データ入力ユニット１４は新しいデータＤａｊ−４をデータバス２４を介してメモリアレイ２に送る。このとき列Ｙｊ−４の相補ビット線はまだデータバス２４に結合されたままであるので、データＤａｊ−４は、出力されたばかりのデータＤｂｊ−４の代りに、メモリセルＮｉｊ−４に記憶される。
【０２６８】
メモリ装置の出力端子ＤＯＵＴ（Ａ）が同じ構成の他のメモリ装置の入力端子ＤＩＮ（Ｂ）に結合される場合、この第２のメモリ装置は同じ書込みイネーブル信号ＷＥ／を受け、時刻ｔ９において、第１のメモリ装置（Ａ）が新しいデータＡａｊ−４を記憶するとき、第２のメモリ装置（Ｂ）は、第１のメモリ装置（Ａ）から出力されたデータＤｂｊ−４を受けて記憶する。これが図７１の下に示してある。
【０２６９】
第２のメモリ装置（Ｂ）は、時刻ｔ９より前に第１のメモリ装置（Ａ）から出力されたデータＤｂｊ−１ないしＤｂｊ−３を受信しているが、そのとき信号ＷＥ／が不活性であるので、これらのデータＤｂｊ−１ないしＤｂｊ−３を無視する。
【０２７０】
時刻ｔ９からある適切な時間が経過した後、メモリ制御信号発生器６８はＹデコーダ８に対し全てのビット線をデータバスから切り離すようコマンドを与え、Ｘデコーダ６に対し、全てのワード線を不活性にするようコマンドを与える。図７１のＹｊ−４信号はこのとき低レベルとなり、データバス２４は次のアクセスへの準備のため初期化される。図７１においてこの次のアクセスは、同じ列アドレス（Ｙｊ）及び次の行アドレス（Ｘｉ＋１）を起点とする他の同様のバーストである。
【０２７１】
上記の動作をより詳しく見るため、図７２は、動画Ｐの１フィールド又は１フレームの記憶に用いられるメモリアレイ２の一部を示す。画素データは、ｎ行及びｍ列に記憶されている。ここでｎは１水平走査線上の画素の数であり、ｍは１フィールド又はフレーム内の水平走査線の数である。
【０２７２】
図７３は、第１の水平走査線の画素データが受信されるに伴い、メモリの内容が変化するかを示し、またどの画素データが読出されるかを示している。走査は左から右への順で行なわれ、また行アドレス即ちＸアドレスはゼロで始まり、１ずつ大きくなる。列アドレス（Ｙアドレス）も図示のようにゼロから始まる。文字ｔは時刻を表わし、Ｐ１，Ｐ２，．．．Ｐｎはメモリ内容の変化する状態を示す。ハッチングしたドットはメモリアレイ２内にすでに記憶された（記憶されたばかりの）画素データを示し、白いドットは先のフィールドの古い画素データを示し、記号「ｘ」を付したドットは上書されようとしている古い画素データを示す。
【０２７３】
上書される前に、古いデータ（「ｘ」と記したドット）は、その直下の４つの古いデータととともに（矩形の枠で示す）読出される。例えば状態Ｐ４において、新しいデータが列ゼロの古いデータに上書される前に、行アドレスが「３」（Ｘｉ＝３）で列アドレスが「４」から「０」（Ｙｊ＝４，Ｙｊ−４＝０）の画素データが単一のバーストとして読出される。
【０２７４】
この動作のためにメモリ装置に供給される列アドレスＹｊは、「０」ではなく、「４」であるので、入力データは入力列アドレスで指定された列に記憶される訳ではない。この点は不利ではなく、最初の数走査線が垂直ブランキング期間内にあり、そこには記憶されるべきデータがない映像信号の処理においては、便利でさえある。
【０２７５】
図７４は、同様に第２の水平走査線の画素データが受信されるときの変化（Ｐｎ＋１〜Ｐ２ｎ）を示す。この場合、メモリ装置は列アドレス「５」（Ｙｊ＝５）を受け、列「５」から列「１」までの画素データをバーストとして出力し、列「１」に新しいデータを書込む。列「０」（Ｙｊ＝０）のデータは、次のフィールドの始めまで読出されることはない。先に述べたように、これが１フィールドの一部のみの記憶容量しかない副メモリアレイに列「０」のデータを記憶しない理由である。
【０２７６】
なお、上記の説明は順次走査の場合にも当てはまる。この場合「フィールド」を「フレーム」に置き換えて読む必要がある。
【０２７７】
図７５は、第２７の実施の形態で出力されるデータを受けるために用い得るＤ型フリップフロップ８８のマトリクスを示す。メモリＡは図７１に示すようにデータを受信し、出力する。メモリＡから出力されるデータがメモリＢと最初のフリップフロップ８８に伝えられようとしている。このフリップフロップ８８及びその直下の４つのフリップフロップは、メモリＡからのデータの出力に同期しているバーストクロック信号（ＢＣＬＫ）によりタイミングを制御される。バーストクロック信号ＢＣＬＫは図７１に示すクロック信号にゲートを掛けることにより発生される。従って、例えば最初のバーストにおいては、ＢＣＬＫは時刻ｔ５から時刻ｔ９までの５つのクロックサイクルから成る。ＢＣＬＫによりタイミングを制御される５つのフリップフロップは、バーストの間データＤｂ５〜Ｄｂ１を記憶するシフトレジスタを形成する。
【０２７８】
図７５の他のフリップフロップはＲＡＳ／又はＣＡＳ／制御信号から発生される行クロック信号（ＲＣＬＫ）によりタイミングを制御される。ＲＣＬＫは各バーストの始まる前に１度パルスが発生される。最初のフリップフロップ８８の右の４つのフリップフロップは、データＤｂ１の左側のデータＤｂ１１，Ｄｂ２１，Ｄｂ３１，Ｄｂ４１（これらは４つの先のバーストにおいてメモリＡから出力された）を保持する。
【０２７９】
図７６は、第２７の実施の形態の３つのメモリ装置Ａ，Ｂ，Ｃの従属接続を示している。各メモリ装置は８つのデータ入力端子（ＤＩＮ）及び８つのデータ出力端子（ＤＯＵＴ）を有するものとして示されている。メモリＡの出力端子ＤＯＵＴ（Ａ）はメモリＢの入力端子ＤＩＮ（Ｂ）に結合されている。メモリＢの出力端子ＤＯＵＴ（Ｂ）はメモリＣの入力端子ＤＩＮ（Ｃ）に結合されている。同様にして任意の数のメモリ装置を従属接続することができる。
【０２８０】
メモリＡの右側に示した出力データＤｂ１〜Ｄｂ５は、図７５に示されるＢＣＬＫ信号によりタイミングを制御されるＤ型フリップフロップ８８内に記憶された１バーストの出力を表わす。図７５に示されるＲＣＬＫ信号によりタイミングを制御されるＤ型フリップフロップは図７６においてＤ−ＦＦ×４と言う符号を有する矩形のブロックで示されている。
【０２８１】
従来のＳＤＲＡＭの比べ、第２７の実施の形態はこの種の従属接続構成においていくつかの利点を有する。
【０２８２】
一つの利点は、バースト読出しアクセス及び書込みアクセスの双方に対し、単一のＸ−Ｙアドレス入力で足りることである。
【０２８３】
他の利点は、同じＸ及びＹアドレスを有するデータの入力及び出力を同時に行なえることである。全く同じアドレス信号、書込みイネーブル信号、及び他の制御信号を、同じタイミングで従属接続されたメモリ装置のすべてに供給すれば良い。入力及び出力を同時に行なえることは、読出し及び書込みアクセスを含むバーストが、従来のＳＤＲＡＭよりも短い時間で完了することを意味する。
【０２８４】
第３の利点は、各メモリ装置のデータ出力端子を、従属接続における次のメモリ装置のデータ入力端子に直接結合できることである。従来のＳＤＲＡＭはデータ端子を１組しか持っておらず、それが入力及び出力の双方に用いられていた。従来のＳＤＲＡＭを従属接続構成で用いる場合、間にスイッチを挿入し、入力データを出力データから分離する必要があり、該スイッチを制御するために別個の制御信号が必要である。
【０２８５】
従属接続構成における、従来のＳＤＲＡＭに対するこれらの利点のため、第２７の実施の形態はハードウエアが少なく、しかも高速の動作が可能である。
【０２８６】
第２８の実施の形態
図７７を参照し、第２８の実施の形態は、第２７の実施の形態の構成にデータバス初期化ユニット９０を付加したものである。データバス初期化ユニット９０は、アクセスカウンタ５０からのリセット信号ＰＲにより制御される。データバス初期化ユニット（ＩＮＩＴ）９０の役割は、各対の相補データバスラインの２本のバスラインを、電源電位及び接地電位の中間の、等しい電位に設定することにより、内部データバス２４を初期化するすることである。これは２本のバスラインを一時的に相互接続することにより、又はバスラインを所望の中間電位にプリチャージすることにより、或いはこれらの相互接続とプリチャージを共に行なうことにより達成される。結果は、各対の相補データバスラインは２進数の１のレベル及び２進数の０のレベルの中間のレベルにセットされる。
【０２８７】
第２８の実施の形態の動作は図７８に示されている。ここに示される波形は、図７１の波形と概して同じであるが、但しＰＲ波形が付加されている。以下データバス初期化動作について説明する。他の動作は第２７の実施の形態と同じである。
【０２８８】
時刻ｔ２から時刻ｔ７に掛けての、メモリアレイ２からデータバス２４を介してのバッファ回路８３へのデータの転送の間、ＰＷ制御信号が高レベルのとき、ＰＲ制御信号は低レベルのままであり、データバス初期化ユニット９０は不活性のままである。
【０２８９】
時刻ｔ７の後、アクセスカウンタ５０がＰＷ信号を低レベルにするとき、アクセスカウンタ５０は同時に、時刻ｔ８を中心とする１クロックサイクルの間ＰＲ信号を高レベルにする。このクロックサイクルの間、データバス２４はデータバス初期化ユニット９０により初期化される。列Ｙｊ−４のビット線（尚もデータバス２４及び同じ列のメモリセルＮｉｊ−４に接続されている）もまた初期化される。データバス初期化ユニット９０は時刻ｔ８及びｔ９の間のタイミングにおいて不活性にされ、データバス２４及びこれらのビット線及びメモリセルが初期化された状態となる。
【０２９０】
時刻ｔ９において、新しい入力データＤａｊ−４が受信され、データ入力ユニット１４からデータバス２４へ転送される。データバスライン及びビット線は、その中間電位から、２進数の１又は２進数の０を表わすレベルに速やかに変ることができ、メモリセルＮｉｊ−４内のキャパシタは速やかに充電又は放電されてデータを記憶する。このように、データの書込みが短時間で行なわれ、次のバーストの開始を早めることができる。
【０２９１】
データバス２４が初期化されず、新しい入力データＤａｊ−４が古いデータＤｂｊ−４と異なる場合、データバスライン及びビット線は電源電位と接地電位の間を一方から他方に変らなければならず、メモリセル内のキャパシタは完全に充電又は放電されなければならなず、従って書込み動作に掛かる時間が長く、バースト相互間の時間を長くしなければならない。
【０２９２】
バースト間の時間を短くすることにより、第２８の実施の形態のメモリ装置は、より長いバーストを出力することができる。
【０２９３】
第２９の実施の形態
図７９を参照し、第２９の実施の形態は、第２７の実施の形態の構成に、第５の実施の形態で説明したアドレスレジスタ５２を付加したものである。アドレスレジスタ５２はアドレス入力ユニット８１から出力されるＹアドレスＹＡＤを受信し、記憶する。これによりＹアドレスＹＡＤをダウンカウンタ３０に繰返しロードすることができる。第５の実施の形態について説明したように、ＹアドレスＹＡＤの再ロードは外部制御信号ＡＤＸ／に応じて行なわれる。
【０２９４】
アドレス入力ユニット８１ではなく、アドレスレジスタ５２内にＹアドレスＹＡＤを記憶することにより、Ｙアドレスを回路構成上ダウンカウンタ３０の近くで保持することができ、さらに、アドレス入力ユニット８１を次のＹアドレスの受信のための準備を開始することできる。
【０２９５】
ダウンカウンタ３０はバーストの途中で再ロードの必要がないので、アドレスレジスタ５２とダウンカウンタ３０の間のスイッチは必ずしも必要ではない。ダウンカウンタ３０はＰＷ制御信号により、制御することができる。即ちＰＷ制御信号の立上がり毎にダウンカウンタ３０は、アドレスレジスタ５２に保持されているＹアドレス値をロードし、その値からカウントダウンする。アドレスレジスタ５２は例えばトランスペアレントラッチを用いて構成され、アドレス入力ユニット８１により受信された新しいアドレス値はダウンカウンタ３０に直ちに利用できるようにすることができる。
【０２９６】
第２９の実施の形態の動作は、第５の実施の形態及び第２７の実施の形態の動作の説明から理解されよう。従って、詳細な説明は省略する。しかし、関連する説明が第３１の実施の形態でなされる。第２９の実施の形態の利点は同じ列アドレスを外部から繰返し入力することが不要だと言うことである。
【０２９７】
第３０の実施の形態
図８０を参照し、第３０の実施の形態は、第２８の実施の形態及び第２９の実施の形態の特徴を組合せたものであり、アドレスレジスタ５２とデータバス初期化ユニット９０の双方を備えている。詳細な説明は省略する。第３０の実施の形態の動作は次の実施の形態の動作と略同じである。
【０２９８】
第３１の実施の形態
図８１を参照し、第３１の実施の形態は第３０の実施の形態の構成に、アドレスレジスタ５２とダウンカウンタ３０の間に接続され、アクセスカウンタ５０からの制御信号ＰＯで制御される、第５の実施の形態で説明したアドレス出力スイッチ５４を付加したものである。さらにアクセスカウンタ５０からアドレスレジスタ５２へ供給される制御信号ＰＭが付加されている。
【０２９９】
図８２は、第３１の実施の形態の動作を示す。以下、ダウンカウンタ３０の再ロードの動作につき説明する。他の動作は第２８の実施の形態で説明した通りである。
【０３００】
図８２の、時刻ｔ１から時刻ｔ６までの最初のバーストの間、ＰＯ制御信号は低レベルのままであり、ダウンカウンタがアドレスレジスタ５２からロードされるのを防いでいる。代りに時刻ｔ２において、アドレス入力ユニット８１で受信された入力Ｙアドレス（Ｙｊ）が図８１に示されていない信号線を介して直接にダウンカウンタ３０にロードされる。ＹアドレスＹｊは、時刻ｔ２と時刻ｔ６の間の任意の便宜な時刻に、制御信号ＰＭ（図８２には図示せず）に応じて、アドレスレジスタ５２に記憶される。
【０３０１】
最初のバーストは、第２７及び第２８の実施の形態で説明したのと同じように行なわれる。時刻ｔ４の頃ＰＲ制御信号が活性化されると、データバス２４はデータバス初期化ユニット９０により初期化される。これは時刻ｔ５における新しいデータＤａｊ−４の書込みが準備のためである。
【０３０２】
第２のバーストは、新しいＸアドレス（Ｘｉ＋１）の入力とともに始まる。時刻ｔ８において、ＣＳ／，ＣＡＳ／，ＡＤＸ／信号は低レベルであり、ＰＷ制御信号が高レベルに駆動されるとき、アクセスカウンタ５０はＰＯ制御信号を高レベルとする。ＰＯ制御信号は１クロックサイクルの間高レベルであり、この間アドレスレジスタ出力スイッチ５４が閉じられ、前と同じＹアドレス（Ｙｊ）がアドレスレジスタ５２からダウンカウンタ３０にロードされる。第２のバーストの間、制御信号ＰＭ（図示せず）は不活性のままであり、アドレスレジスタ５２は同じアドレス値を維持する。従って、第２のバーストは同じ列内の、次の行（Ｘｉ＋１）のデータをアクセスする。
【０３０３】
第３１の実施の形態は、データバス２４の初期化により、第２８の実施の形態と同じく動作速度に関する改善をもたらすとともに、同じ列アドレスを繰返し入力する必要がない点で、第２９及び第３１の実施の形態と同じ利点を有する。
【０３０４】
第２９及び第３１の実施の形態と比較し、第３１の実施の形態は、アドレスレジスタ５２が新たに受信されたアドレスデータをダウンカウンタ３０に直ちに伝えなくても良いため、アドレスレジスタ５２の設計についての自由度が大きく、また、アドレス入力が必要とされないときに、アドレスレジスタ５２からダウンカウンタ３０が望ましくないアドレス入力を受けるのをアドレスレジスタ出力スイッチ５４が防ぐため、ダウンカウンタ３０についての設計の自由度が大きい。
【０３０５】
第３２の実施の形態
図８３を参照し、第３２の実施の形態は第３１の実施の形態の構成に、メモリアレイ２内の異なるデータブロックを選択するためのブロック選択ユニット９２を付加したものである。
【０３０６】
この実施の形態のアドレス入力ユニット８１は受信されたＹアドレスビットを上位グループＰＣと下位グループＰＢに分割する。下位グループＰＢはアドレスレジスタ５２及びダウンカウンタ３０に供給される。上位グループＰＣはブロック選択ユニット９２に供給される。供給されたアドレスビットからブロック選択ユニット９２は上位ＹアドレスＹＵＡＤを発生し、この上位ＹアドレスＹＵＡＤはＹデコーダ８に、ダウンカウンタ３０をバイパスして直接供給される。Ｙデコーダ８はＹＵＡＤを、例えば、Ｙアドレスの上位ビットとして用いる。
【０３０７】
第３２の実施の形態のメモリ制御信号発生器６８は、アクセスカウンタ５０に制御信号ＮＢＬを供給する。この制御信号ＮＢＬは各ブロック内の、同じバーストにおいてアクセスされるべき列の数を指定する。アクセスカウンタ５０は、次ブロック制御信号ＰＮＢＬをブロック選択ユニット９２に供給し、これによりブロック選択ユニット９２は次のブロックのための上位ＹアドレスＹＵＡＤを出力する。
【０３０８】
図８４はダウンカウンタ３０、アドレスレジスタ５２、アドレスレジスタ出力スイッチ５４、及びブロック選択ユニット９２の内部構成の一例を示す。文字"ｎ"は、上位アドレスビット及び下位アドレスビットを含むＹアドレスビットの合計数である。
【０３０９】
ダウンカウンタ３０は、相互接続され、カウンタクロック信号ＣＣＬＫにより駆動される一連の１−ビットカウンタＣ０〜Ｃｎ−３から成る。カウンタクロック信号ＣＣＬＫは、内部クロック信号ＣＬＫ’と制御信号ＰＷを図示のようにＮＡＮＤゲート及びインバータで組合せることにより得られる。各１−ビットカウンタＣｉは、例えば、左隣の１−ビットカウンタＣｉ−１により出力される信号の特定の遷移（立上がり又は立下がり）により反転する出力を有する回路である。全ての出力の遷移はカウンタクロックＣＣＬＫに同期している。
【０３１０】
アドレスレジスタ５２はラッチＥ０〜Ｅｎ−３及びトランジスタＴｒｄｄ０〜Ｔｒｄｄｎ−３から成る。トランジスタＴｒｄｄ０〜Ｔｒｄｄｎ−３は、ＰＭ制御信号により制御されるものであり、ｎ−２個の下位ＹアドレスビットＰＢ（Ｙ０〜Ｙｎ−３）をアドレス入力ユニット８１からラッチＥ０〜Ｅｎ−３に供給する。
【０３１１】
アドレスレジスタ出力スイッチ５４は、ＰＯ制御信号により制御されるトランジスタＴｒｄ０〜Ｔｒｄｎ−３から成り、アドレスレジスタ５２内のラッチＥ０〜Ｅｎ−３の出力をダウンカウンタ３０内の対応する１−ビットカウンタＣ０〜Ｃｎ−３に供給する。
【０３１２】
ブロック選択ユニット９２は一対の１−ビットカウンタＦ０，Ｆ１と、１対の１−ビットラッチＤ０，Ｄ１と、１対のトランジスタＴｒｄｄｎ−２，Ｔｒｄｄｎ−１と、もう１対のトランジスタＴｒｄｎ−２，Ｔｒｄｎ−１とを有する。トランジスタＴｒｄｄｎ−２，Ｔｒｄｄｎ−１はＰＭ制御信号により制御されるもので、２つの上位アドレスビットＹｎ−２，Ｙｎ−１（ＰＣ）をアドレス入力ユニット８１から１−ビットカウンタＦ０，Ｆ１に供給する。トランジスタＴｒｄｎ−２，Ｔｒｄｎ−１はＰＯ制御信号により制御されるもので、１−ビットカウンタＦ０，Ｆ１の出力をラッチＤ０，Ｄ１に供給する。１−ビットカウンタＦ０，Ｆ１はＰＮＢＬ制御信号により駆動されるのもので、相互接続され、アップカウンタ又はダウンカウンタとして動作する。
【０３１３】
ダウンカウンタ３０及びブロック選択ユニット９２の出力ＳＹ０〜ＳＹｎ−１は、Ｙデコーダ８に供給される完全なＹアドレス信号を形成する。下位ビットＳＹ０〜ＳＹｎ−３を組合せた値（ＹＡＤＤ）はカウンタクロックＣＣＬＫに同期してカウントダウンし、上位ビットＳＹｎ−２，ＳＹｎ−１を組合せた値（ＹＵＡＤ）はＰＮＢＬ制御信号に同期してカウントアップ及びダウンするする。
【０３１４】
図８５を参照し、ブロック選択ユニット９２により出力された上位アドレスビットＹＵＡＤはメモリアレイ２を複数のブロックに分割する。簡単のため、１つの上位アドレスビット及び２つのブロック（ブロックａ及びブロックｂ）のみが図８５に示されている。ブロックａの上位アドレスビット（ＹＵＡＤ）の値は０であり、ブロックｂの上位アドレスビットの値は１である。
【０３１５】
図８５のメモリは各ブロック内の１フィールドの画素データを記憶するために用いることができ、従ってメモリアレイ２は２フィールド又は１フレームの画素データを保持することができる。例えば偶数フィールドはブロックａに記憶され、奇数フィールドはブロックｂに記憶される。
【０３１６】
単一のバーストは、両フィールドからのデータを含む。図８５は、データが現に偶数フィールドのため受信され、ブロックａ内に記憶されつつある場合を示す。バーストは、ブロックｂからの、先の奇数フィールドの３つの画素のデータ（Ｙｂ３，Ｙｂ２，Ｙｂ１）の読出しに始まり、次にブロックａからの先の偶数フィールドの３つの画素のデータ（Ｙｃ３，Ｙｃ２，Ｙｃ１）の読出しが行なわれ、次に新しい入力データ（Ｙａ１図示せず）の、最も古い読出しデータ（Ｙｃ１）上への上書（ハッチングしたドットで示す）が行なわれる。
【０３１７】
このバーストは、データＹｂ１の転送の次に、上位アドレスビットが１から０に変化し、開始アドレス（"１０１１１"）の下位アドレスビットが再度アドレスレジスタ５２からダウンカウンタ３０にロードされるように、ブロック選択ユニット９２及びアドレスレジスタ出力スイッチ５４をＰＮＢＬ及びＰＯ制御信号により制御することにより得られる。従って、バーストはブロックｂ内の列アドレス"１１０１０１"（Ｙｂ１）からブロックａ内の列アドレス"０１０１１１"（Ｙｃ３）に、中断なくジャンプする。
【０３１８】
次のフィールド（奇数フィールド）のデータの受信の間に、新しい偶数フィールドのデータがすべてブロックａ内に記憶されると、図８６に示すようにバーストアクセスが行なわれる。今度は、各バーストはブロックａ内で始まりブロックｂ内で終り、新しい画素データはブロックｂ内に記憶される。
【０３１９】
順次走査が用いられる場合、異なるフィールドではなく異なるフレームのデータをそれぞれのブロックに記憶する。異なるブロックが異なるフレームの画素データを記憶する場合、データは異なるフレーム内の同じ位置の画素を表わす。異なるブロックが異なるフィールドの画素データを記憶する場合、データは異なるフィールドの互いに隣接する位置の画素を表わす。例えば、図６４に示すように、データＤａ１及びＤｂ１は、フィールドａ及びｂの互に隣接する位置の画素を表わす。
【０３２０】
第３２の実施の形態によれば、単一のメモリ装置が、複数のフィールド又はフレームからの画素データを単一のバーストで出力することができる。図８５及び図８６ではフィールド又はフレームの数は２である。しかし、上位アドレスビットの数に応じて、第３２の実施の形態のメモリアレイ２は、それぞれ異なるフィールド又はフレームを記憶する任意の数のブロックに分割することができる。第１ないし第２６の実施の形態とは異なり、第３２の実施の形態は１つのブロックから他のブロックへデータを転送する必要がない。従って、動作は、上記先の実施の形態よりも簡単である。但し、記憶すべきデータの量が多い。
【０３２１】
第３２の実施の形態の更なる詳細は第３８の実施の形態との関連で説明する。
【０３２２】
第３３の実施の形態
図８７を参照し、第３３の実施の形態は第２７の実施の形態と類似であるが、２つのメモリバンクを有し、別個のメモリアレイ２Ａ，２Ｂと別個のＸデコーダ６Ａ，６Ｂと、別個のＹデコーダ８Ａ，８Ｂとを有する。両バンクは同じ内部データバス２４及びダウンカウンタ３０を共用する。
【０３２３】
２つのバンクの一方は、偶数Ｘアドレスの画素データを記憶し、他方のバンクは同じフィールドの奇数Ｘフィールドの画素データを記憶し、従って他方のバンクへのアクセスの間に一方のバンクをプリチャージすることができる。
【０３２４】
第３３の実施の形態の動作の詳細は、第３８の実施の形態についての説明から理解されよう。
【０３２５】
第３４の実施の形態
図８８を参照し、第３４の実施の形態は第２８の実施の形態の特徴と第３３の実施の形態の特徴とを組合せたものである。即ち、第３４の実施の形態は第３３の実施の形態の２バンク構成にデータバス初期化ユニット９０を加えたものである。第３４の実施の形態は第２８の実施の形態の利点及び第３３の実施の形態の利点を併せ持つ。
【０３２６】
第３４の実施の形態の動作の詳細は、第３８の実施の形態についての説明から理解されよう。
【０３２７】
第３５の実施の形態
図８９を参照し、第３５の実施の形態は第２９の実施の形態の特徴と第３３の実施の形態の特徴とを組合せたものである。即ち、第３５の実施の形態は第３３の実施の形態の構成にアドレスレジスタ５２を加えたものである。第３５の実施の形態は第２９の実施の形態の利点及び第３３の実施の形態の利点を併せ持つ。
【０３２８】
第３５の実施の形態の動作の詳細は、第３８の実施の形態についての説明から理解されよう。
【０３２９】
第３６の実施の形態
図９０を参照し、第３６の実施の形態は第３０の実施の形態の特徴と第３３の実施の形態の特徴とを組合せたものである。即ち、第３６の実施の形態は第３３の実施の形態の構成にアドレスレジスタ５２及びデータバス初期化ユニット９０を加えたものである。第３６の実施の形態は第３０の実施の形態の利点及び第３３の実施の形態の利点を併せ持つ。
【０３３０】
第３６の実施の形態の動作の詳細は、第３８の実施の形態についての説明から理解されよう。
【０３３１】
第３７の実施の形態
図９１を参照し、第３７の実施の形態は第３１の実施の形態の特徴と第３３の実施の形態の特徴とを組合せたものである。即ち、第３７の実施の形態は第３６の実施の形態の構成にアドレスレジスタ出力スイッチ５４を加えたものである。第３７の実施の形態は第３１の実施の形態の利点及び第３３の実施の形態の利点を併せ持つ。
【０３３２】
第３７の実施の形態の動作の詳細は、第３８の実施の形態についての説明から理解されよう。
【０３３３】
第３８の実施の形態
図９２を参照し、第３８の実施の形態は、第３２の実施の形態及び第３３の実施の形態の特徴を組合せたものであり、第３２の実施の形態と同様ブロック選択ユニット９２を有するとともに、第３３の実施の形態と同様２つのメモリバンクを有する。各メモリバンクは、ブロック選択ユニット９２により出力される上位アドレスビットＹＵＡＤに応じて、複数のブロックに分割されている。
【０３３４】
図９３は、第３８の実施の形態の内部構成をより詳しく示す。
【０３３５】
アドレス入力ユニット８１はＸアドレス信号ＸＡＤ及び３つの他の制御及びアドレス信号ＰＡ，ＰＢ，ＰＣを出力する。ＰＡはアクセスカウンタ５０に供給され、バースト長を制御する。この点は、第２７の実施の形態について説明した通りである。ＰＢはＹアドレスの下位ビットから成り、アドレスレジスタ５２に供給される。ＰＣはＹアドレスの上位ビットから成り、ブロック選択ユニット９２に供給される。
【０３３６】
アクセスカウンタ５０はメモリ制御信号発生器６８からのＮＢＬ制御信号を受ける。第３２の実施の形態で説明したように、ＮＢＬは一つのバーストにより、各ブロックから読出されるビットの数を制御する。アクセスカウンタ５０は、第３１の実施の形態で示したように、ＰＯ制御信号を出力し、第３２の実施の形態で説明したようにブロック選択ユニット９２を制御するＰＮＢＬ信号を出力し、通常は低レベルであり、バーストの終りを示すときに高レベルとなるフラグ信号を出力する。
【０３３７】
アドレスレジスタ５２、アドレスレジスタ出力スイッチ５４、及びダウンカウンタ３０は、例えば図８４に示す構成を有する。但し、アドレスレジスタ出力スイッチ５４は、アクセスカウンタ５０からＰＯ制御信号を受けるほか、メモリ制御信号発生器６８からＮＯ制御信号を受ける。アドレスレジスタ出力スイッチ５４は、ＮＯ又はＰＯが活性化された状態のときアドレスレジスタ５２をダウンカウンタ３０に接続する。
【０３３８】
メモリ制御信号発生器６８は、先の実施の形態で説明したもののほか、種々の制御信号を出力する。そのうちの２つ、出力イネーブル信号ＰＯＥ及び読出しタイミング信号ＰＴＲが明示されている。他の制御信号は纏めて太い矢印で示してある。メモリ制御信号発生器６８はアクセスカウンタ５０により出力されたフラグ信号を受ける。
【０３３９】
ブロック選択ユニット９２は、例えば図８４に示される構造を有し、上位Ｙアドレス信号ＹＵＡＤを生成する１−ビットカウンタＦ０，Ｆ１を有する。
【０３４０】
内部データバス２４は、バンクＡのための、一対の相補信号線Ｄａ，Ｄａ／及びバンクＢのための、他の一対の相補信号線Ｄｂ，Ｄｂ／を有する。簡単のため、各バンクにつきデータバスラインが各１対のみ示されている。データバス２４もまた読出しバスラインＲＤ，ＲＤ／及びＲＲＤａ，ＲＲＤａ／（これらによりデータバスラインＤａ，Ｄａ／，Ｄｂ，Ｄｂ／がトランジスタスイッチ（後述する）を介してバッファ回路８３に結合される）の相補対、及び書込みデータバスラインＷＤａ，ＷＤａ／（これらによりデータバスラインＤａ，Ｄａ／，及びＤｂ，Ｄｂ／が他のトランジスタスイッチ（後述する）を介してデータ入力ユニット１４に結合される）の相補対を有する。
【０３４１】
データバス初期化ユニット９０は、データバスラインの相補対を等化するトランジスタＴｒａ１，Ｔｒｂ１を有する。これらのトランジスタはリセット制御信号ＰＲａ，ＰＲｂ（メモリ制御信号発生器６８により発生される制御信号の一部）により駆動される。
【０３４２】
バンクＡから引出されたデータバスラインＤａ，Ｄａ／はトランジスタＳＷａを介して書込みデータバスラインＷＤａ，ＷＤａ／に結合されている。トランジスタＳＷａは、バンクＡのための内部書込みイネーブル制御信号ＰＷＥａにより駆動される。同様に、バンクＢから引出されたデータバスラインＤｂ，Ｄｂ／はトランジスタＳＷｂを介して書込みデータバスラインＷＤａ，ＷＤａ／に結合されている。トランジスタＳＷｂは、バンクｂのための内部書込みイネーブル制御信号ＰＷＥｂにより駆動される。制御信号ＰＷＥａ及びＰＷＥＢはメモリ制御信号発生器６８から出力される。書込みデータバスラインＷＤａ及びＷＤａ／はデータ入力ユニット１４に結合されている。
【０３４３】
データバス２４をバッファ回路８３に結合するデータバススイッチ８２は、トランジスタＳＲａ１，ＳＲｂ１，ＳＲ２を有する。トランジスタＳＲａ１はバンクＡのデータバスラインＤａ，Ｄａ／を読出しデータバスラインＲＤ，ＲＤ／に結合するものであり、バンクＡのための内部読出しイネーブル制御信号ＰＲＥａにより駆動される。トランジスタＳＲｂ１はバンクＢのデータバスラインＤｂ，Ｄｂ／を読出しデータバスラインＲＤ，ＲＤ／に結合するものであり、バンクＢのための内部読出しイネーブル制御信号ＰＲＥｂにより駆動される。トランジスタＳＲ２は読出しデータバスラインＲＤ，ＲＤ／を読出しデータバスラインＲＲＤａ，ＲＲＤａ／に結合するものであり、メモリ制御信号発生器６８から出力される読出しレディ（準備完了）制御信号ＰＲＲにより駆動される。読出しデータバスラインＲＲＤａ，ＲＲＤａ／はバッファ回路８３に結合されている。増幅器９６が読出しデータバスライＲＤ，ＲＤ／及びデータバスラインＤｂ，Ｄｂ／（トランジスタＳＲｂ１からメモリアレイ２Ｂに至る）に結合され、読出しデータを増幅する。
【０３４４】
読出しイネーブル制御信号ＰＲＥａ，ＰＲＥｂは例えばＡＮＤゲート及びＯＲゲートを含み、メモリ制御信号発生器６８からのＰＴＲ制御信号及びアクセスカウンタ５０からのフラグ信号を受信する論理回路９８により発生される。論理回路９８はまたメモリ制御信号発生器６８により出力され、それぞれバンクＡ，Ｂを選択する制御信号Ｐａ，Ｐｂを受信する。
【０３４５】
データ出力ユニット１６は、メモリ制御信号発生器６８からの内部出力イネーブル信号ＰＯＥにより制御される。
【０３４６】
Ｙデコーダ８Ａ及び８Ｂは図１０に示すようにＡＮＤゲートを有する。図９３において、これらのＡＮＤゲートは、Ｙデコーダ８Ａ内のものがＹＤａ１〜ＹＤａｎで、Ｙデコーダ８Ｂ内のものがＹＤｂ１〜ＹＤｂｎで示されている。
【０３４７】
図９４はメモリアレイ２Ａ，２Ｂの内部構造を示す。幾つかの記号の違いがあるが、この構造は、図１０の主メモリアレイ２の構造と同じである。以下の説明は、記号の違いに関するものである。
【０３４８】
図９３と同様、ＹＤａ１（ＹＤｂ１）〜ＹＤａｎ（ＹＤｂｎ）はＹデコーダ８Ａ，８Ｂ内のＡＮＤゲートを表わし、これらは図１０のＡＮＤゲート３８と等価である。
【０３４９】
図１０においてＹ１〜Ｙｍで示された信号は、図９３においてはＹａ１（Ｙｂ１）〜Ｙａｎ（Ｙｂｎ）で示されている。文字"ａ"，"ｂ"はそれぞれバンクＡ，Ｂを表わす。
【０３５０】
ビット線をデータバスラインＤａ（Ｄｂ），Ｄａ／（Ｄｂ／）に接続するトランスファートランジスタ４６は、符号Ｓ１〜Ｓｎで示されている。ビット線はＢＬ１，ＢＬ１／〜ＢＬｎ，ＢＬｎ／で示されている。
【０３５１】
ＰＳＡＡ，ＰＳＡＢはバンクＡ，Ｂのセンス増幅器（ＳＡ）を活性化する信号である。Ｔ１〜Ｔｎは列１〜ｎを表わす。文字"ｍ"は各メモリバンク内の行の数を表わす。文字"ｎ"は各メモリバンク内の列の数を表わす。
【０３５２】
次に、第３８の実施の形態の動作を説明する。以下の説明は、６画素のデータが１つのバンクから読出されるバーストの場合についてのものであり、６画素は２フィールドから各々３画素ずつを取り出したものであり、データはバンク内の別個のブロックに記憶される。
【０３５３】
以下の説明は、第３２ないし第３７の実施の形態にも、これらの実施の形態が本実施の形態と共通の特徴を有する限りにおいて、当てはまる。
【０３５４】
図９５を参照し、時刻ｔ１において、ＣＳ／，ＲＡＳ／が低レベルであり、Ｘアドレス（Ｘｉ）がアドレス入力端子ＡＤＤで受信される。メモリ制御信号発生器６８は、例えばＸアドレスのＬＳＢに従ってバンクＡ又はＢを選択し、Ｘアドレスを対応するＸデコーダ６Ａ、６Ｂに送り、該Ｘデコーダ６Ａ，６Ｂは対応するワード線ＷＬｉを駆動する。以下の説明で、バンクＡが選択されるものと仮定する。この場合、制御信号Ｐａが高レベルであり、制御信号Ｐｂが低レベルである。
【０３５５】
時刻ｔ１の後、メモリ制御信号発生器６８は、選択されたバンクＡ内のセンス増幅器活性化信号（ＰＳＡＡ）を駆動し（高レベルにし）、バンクＡ内のビット線（ＢＬ１，ＢＬ１／〜ＢＬｎ，ＢＬｎ／）上にデータが現われ始める。バンクＢは不活性のままである。
【０３５６】
時刻ｔ２において、ＣＳ／，ＣＡＳ／が低レベルであり、ＹアドレスＹｊがアドレス入力端子ＡＤＤ／において受信される。アドレス入力ユニット８１は下位アドレスビット（ＰＢ）をアドレスレジスタ５２に送り、上位アドレスビット（ＰＣ）をブロック選択ユニット９２に送る。アドレス入力ユニット８１はまたＰＡ制御信号をアクセスカウンタ５０に送り、６サイクルのバースト長を指定する。メモリ制御信号発生器６８からアクセスカウンタ５０に送られるＮＢＬ制御信号は、バーストが選択メモリバンク内の各ブロックのアクセスに３サイクル費やすべきことを示す。
【０３５７】
本発明は、ＰＡ及びＮＢＬ制御信号を用いる特定の方法に限定されない。他の方法として、ＰＡが３サイクルを指定し、ＮＢＬが各３サイクルを２回繰返すことを指定しても良い。
【０３５８】
時刻ｔ２とｔ３の間の時点において、メモリ制御信号発生器６８はＮＯ制御信号を活性化し、アドレスレジスタ出力スイッチ５４はこれに応答してアドレスレジスタ５２をダウンカウンタ３０に接続し、下位Ｙアドレスビットをダウンカウンタ３０にロードする。これらのビットは、ブロック選択ユニット９２から出力される上位アドレスビットＹＵＡＤ出力と組合せられ、Ｙデコーダ８Ａは入力ＹアドレスＹｊの全体を受け、バンクＡ内の指定された列Ｔｊ内のビット線をデータバス２４に接続する信号Ｙａｊを活性化する。
【０３５９】
なお、図９５のデコーダ出力波形（Ｙａｊ，Ｙａｊ−１， ．．．，Ｙｂｊ−２）内の文字"ａ"，"ｂ"はバンクＡ、Ｂを意味しない。このバーストのアクセスはすべてバンクＡに対するものである。デコーダ出力波形における"ａ"，"ｂ"は、図８６のように、バンクＡ内のブロックａ，ｂを示す。
【０３６０】
時刻ｔ３において、データＤａｊ（図８６のデータＤａ３に対応する）がビット線ＢＬｊ，ＢＬｊ／から転送され、バンクＡのデータバスラインＤａ，Ｄａ／に現われ始める。次のクロックサイクル中に、内部読出しイネーブル制御信号ＰＲＥａがある期間活性化され、この間にデータＤａｊはデータバスラインＤａ，Ｄａ／からトランジスタＳＲａ１を介して読出しデータバスラインＲＤａ，ＲＤａ／に転送される（図９５の波形参照）。ＰＲＲ制御信号（図示せず）も活性化された状態であり、データＤａｊはトランジスタＳＲ２及び読出しデータバスラインＲＲＤａ，ＲＲＤａ／を介してバッファ回路８３に転送され、バッファ回路８３にラッチされ、データ出力ユニット１６に伝えられる。
【０３６１】
ＰＲＥａ信号は図９３に示す論理回路９８により、ＰＲＲ読出しタイミング信号から発生される。アクセスカウンタ５０により出力されるフラグ信号は低レベルであり、Ｐａは高レベルである。従って、ＰＲＥａはＰＴＲの高レベル及び低レベルの遷移に追従する（概して図９５の波形に示される通り）。
【０３６２】
時刻ｔ３より少し後、メモリ制御信号発生器６８は、出力イネーブル制御信号ＰＯＥを活性化し、次のサイクルにおいてデータ出力ユニット１６は図示のようにデータＤａｊを出力端子ＤＯＵＴに出力する。
【０３６３】
このようにして、動作が進行し（この間ダウンカウンタ３０のカウント値は１ずつ減少する）、データＤａｊ−１，Ｄａｊ−２がメモリアレイ２Ａからバッファ回路８３に転送される。これらの転送は時刻ｔ４の前後のクロックサイクルに行なわれる。
【０３６４】
時刻ｔ５より少し後、アクセスカウンタ５０は、先にＰＡ及びＮＢＬ信号により供給された情報から、ブロックａから充分なデータが読出された判断し、ＰＯ制御信号を活性化し、開始Ｙアドレス（下位ビット）をアドレスレジスタ５２からダウンカウンタ３０に再ロードさせる。同時に、図９５には示されていないが、アクセスカウンタ５０はＰＮＢＬ制御信号をブロック選択ユニット９２に送り、上位アドレスビットＹＵＡＤを、次のブロック（ｂ）を指示する内容のものに変える。かくして、時刻ｔ５において、Ｙデコーダ８Ａが、メモリバンクＡ内のブロックｂ内の列を選択する信号Ｙｂｊを発生し、データＤｂｊ（図８６のＹｂ３に対応する）がデータバスラインＤａ，Ｄａ／，ＲＤａ，ＲＤａ／，ＲＲＤａ，ＲＲＤａ／を介してバッファ回路８３に転送される。
【０３６５】
時刻ｔ６，ｔ７の後で、後続のデータＤｂｊ−１，Ｄｂｊ−２（図８６のＹｂ２，Ｙｂ１に対応する）がメモリアレイ２ＡからデータバスラインＤａ，Ｄａ／，ＲＤａ，ＲＤａ／，ＲＲＤａ，ＲＲＤａ／を介してバッファ回路８３に転送される。データＤｂｊ，Ｄｂｊ−１，Ｄｂｊ−２は，データ出力ユニット１６により、それぞれ時刻ｔ６，ｔ７，ｔ８に出力される。
【０３６６】
時刻ｔ８の頃、データＤｂｊ−２がバッファ回路８３への転送が済み、データ出力ユニット１６により出力されつつあるときに、メモリ制御信号発生器６８は、データバスリセット制御信号ＰＲａを活性化し、データバスラインＤａ，Ｄａ／を初期化する。Ｙデコーダ８Ａは、Ｙｂｊ−２列選択信号を出力し続け、従ってこの信号により選択されたビット線はまた初期化される。新しい入力データ（ハッチングしたドットで示してある）が時刻ｔ８にデータ入力端子ＤＩＮにおいて受信され、書込みデータバスラインＷＤａ，ＷＤａ／に供給される。
【０３６７】
このとき、アクセスカウンタ５０はフラグ信号を活性化し、バーストの終りを示す。フラグ信号を受け、メモリ制御信号発生器６８は、読出しタイミング信号ＰＴＲの出力を停止し、従って、時刻ｔ８の後ＰＴＲパルスは発生されない。従って、ＰＲＥａパルスも時刻ｔ８の後は発生されない。
【０３６８】
なお、図９３では、読出しイネーブル信号ＰＲＥａ，ＰＲＥｂを発生する論理回路９８がフラグ信号を受けるものをして示されているが、論理回路９８にフラグ信号を入力しなくても、ＰＲＥａ，ＰＲＥｂを正しく発生することができるので、この入力は省力することができる。
【０３６９】
時刻ｔ８より少し後、メモリ制御信号発生器６８は、内部書込みイネーブル信号ＰＷＥａを活性化し、書込みデータバスラインＷＤａ，ＷＤａ／を、メモリアレイ２ＡのためのデータバスラインＤａ，Ｄａ／に接続する。時刻ｔ９において、新しいデータがデータバスラインＤａ，Ｄａ／に転送される。Ｙデコーダ８Ａは信号Ｙｂｊ−２を出力し続けるので、入力データは、選択されたビット線に転送され、これまでデータＤｂｊ−２を記憶していたブロック内のメモリセル内に書込まれる。これらのビット線は図９５においてＢｌｊ，ＢＬｊ／と示されているが、バースト内の最初のデータＤａｊが読出されたのと同じビット線ＢＬｊ，ＢＬｊ／と同じではない。データＤａｊはブロックａから読出されたからである。
【０３７０】
このバーストの間、バンクＢ内のワード線を、次のバースト（バンクＢがアクセスされる）の準備のためにプリチャージすることもできる。バンクＡ内のデータバスライン及びビット線も初期化できる。
【０３７１】
図９５において、フラグ信号は時刻ｔ８から時刻ｔ１２まで高レベルのままであるとして示されている。しかしこのフラグ信号は、それより前に低レベルにして次のバーストに備えることとしても良い。タイミングに関する他の細かな変形も可能であり、図９５は、正確なタイミングの関係を示しているのではなく、それぞれの事象の大まかな流れを示しているに過ぎない。
【０３７２】
第３２の実施の形態と同様、第３８の実施の形態によれば、単一のメモリ装置により、複数のフィールド又はフレームからの画素データを単一のバーストで出力することができる。さらに第３８の実施の形態によれば、各バンクのプリチャージングを他のバンクのアクセスに隠すことで（同時に行なうことで）バースト間の間隔を短くすることができる。２つのバンクを用いることにより、第３８の実施の形態は、第３８の実施の形態の好ましい用い方は、各走査線内の奇数番号の画素のためのデータを一つのバンクに記憶し、各走査線内の偶数番号の画素のためのデータを他のバンクに記憶し、２つのバンクを交互にアクセスすることである。
【０３７３】
変形例
以上の実施の形態においては、一つのおきの行が交互のバンクにアクセスされるバンクインターリービングが行なわれた。しかし、バンク間で列インタリービングを行なうこともできる。
【０３７４】
バンクの数は２つに限らず、より多くても良い。
【０３７５】
Ｙアドレス発生器内のダウンカウンタの代りにアップカウンタを用いても良い。ダウンカウンタを用いた場合の利点は、動画内の走査線は概して画面の上から下へ昇順にアドレスされ走査されるので、上記のようなバースト（データが走査線の走査順とは逆に出力される）の場合、ダウンカウンタの方が便利である点である。
【０３７６】
第１ないし第２６の実施の形態を非従属接続構成で用い、入力及び出力が異なる時刻に行なわれる場合、データ入力ユニット１４及びデータ出力ユニット１６は同じ外部データ端子を共用することができる。
【０３７７】
第１９ないし第２６の実施の形態のアクセスカウントレジスタ及びアドレス再計算器は、他の実施の形態においても用い得る。
【０３７８】
第３１の実施の形態のＰＭ及びＰＯ制御信号は、アクセスカウンタ５０ではなく、メモリ制御信号発生器６８で発生することとしても良い。
【０３７９】
第２７の実施の形態のＰＡ制御信号は、アドレス入力ユニット８１ではなく、メモリ制御信号発生器６８で発生することとしても良い。
【０３８０】
本発明は動画のディジタル処理における問題の解決のためのものとして説明したが、本発明のメモリ装置は、動画のディジタル処理以外の用途にも用い得る。当業者には、特許請求の範囲の記載の範囲内でさらに種々の変形が可能であろう。
【０３８１】
【発明の効果】
以上のように、本発明によれば、フィールド若しくはフレームメモリの機能と、複数のラインメモリの機能を組合せたメモリ装置が得られる。また、単一の行−列アドレスの入力によりバースト読出しアクセス及び単一の書込みアクセスを行なうことができるメモリ装置が得られる。さらに、単一の行アドレスの入力により、前もって入力された列アドレスを用い、バースト読出しアクセス及び単一の書込みアクセスを行なうことができるメモリ装置が得られる。さらにまた、従属接続に適したメモリ装置が得られる。さらにまた、動画の、複数のフィールド若しくはフレームのための画素データを記憶することができ、単一の組合せバーストで各フィールド若しくはフレームからの複数の画素データを出力することができるメモリ装置が得られる。
【図面の簡単な説明】
【図１】 画素の群を示す図である。
【図２】 動画のいくつかの相連続するフィールド内の画素の群を示す図である。
【図３】 動画の相連続するフィールド内の、より多くの画素の群を示す図である。
【図４】 図３の画素の読出しアクセスのための従来のシステムを示す図である。
【図５】 読出し及び書込みアクセスの一例を示す図である。
【図６】 読出し及び書込みアクセスを示す他の例を示す図である。
【図７】 図５のアクセス動作に対応する図４の一部を示す図である。
【図８】 図６のアクセス動作に対応する図４の一部を示す図である。
【図９】 本発明の第１の実施の形態を示すブロック図である。
【図１０】 第１の実施の形態をより詳細に示す回路図である。
【図１１】 第１の実施の形態の主メモリアレイへの読出しアクセスを示すタイミング図である。
【図１２】 第１の実施の形態の副メモリアレイへの読出しアクセスを示すタイミング図である。
【図１３】 本発明の第２の実施の形態を示す回路図である。
【図１４】 本発明の第３の実施の形態を示す回路図である。
【図１５】 本発明の第４の実施の形態を示す回路図である。
【図１６】 第１ないし第４の実施の形態の主及び副メモリアレイの使用方法を示す図である。
【図１７】 本発明の第５の実施の形態を示す回路図である。
【図１８】 第５の実施の形態のバーストアクセス動作を示すタイミング図である。
【図１９】 図１８のアクセス動作に対応する図４の一部を示す図である。
【図２０】 第５の実施の形態のダウンカウンタの再ロードを示すタイミング図である。
【図２１】 本発明の第６の実施の形態を示す回路図である。
【図２２】 本発明の第７の実施の形態を示す回路図である。
【図２３】 本発明の第８の実施の形態を示す回路図である。
【図２４】 本発明の第９の実施の形態を示す回路図である。
【図２５】 第９の実施の形態により置き換え得る図４のシステムの一部を示す図である。
【図２６】 第９の実施の形態における画素データの記憶及びアクセスを示す概念図である。
【図２７】 第９の実施の形態における画素データの記憶及びアクセスを示す概念図である。
【図２８】 第９の実施の形態における画素データの記憶及びアクセスを示す概念図である。
【図２９】 第９の実施の形態における画素データの記憶及びアクセスを示す概念図である。
【図３０】 第９の実施の形態において単一バーストによりアクセスされる画素データを示す図である。
【図３１】 従属接続に適した方法で図３０に示す画素データをアクセスするバーストを示すタイミング図である。
【図３２】 図３０に示す画素データをアクセスする他のバーストを示すタイミング図である。
【図３３】 第９の実施の形態において単一バーストによりアクセスされるより多くの画素データを示す図である。
【図３４】 従属接続に適した方法で、図３３に示す画素データをアクセスするバーストを示すタイミング図である。
【図３５】 図３３に示される画素データをアクセスする他のバーストを示すタイミング図である。
【図３６】 第９の実施の形態において単一バーストでアクセスされる更により多くの画素を示す図である。
【図３７】 図３６に示す画素データをアクセスするバーストを示すタイミング図である。
【図３８】 本発明の第１０の実施の形態を示すブロック図である。
【図３９】 本発明の第１１の実施の形態を示すブロック図である。
【図４０】 本発明の第１２の実施の形態を示すブロック図である。
【図４１】 本発明の第１３の実施の形態を示すブロック図である。
【図４２】 非従属接続モードにおける第１３の実施の形態の動作を示す図である。
【図４３】 非従属接続モードにおける第１３の実施の形態の動作を示す図である。
【図４４】 非従属接続モードにおける第１３の実施の形態の動作を示す図である。
【図４５】 非従属接続モードにおける第１３の実施の形態の動作を示す図である。
【図４６】 非従属接続モードにおける第１３の実施の形態の動作を示す図である。
【図４７】 非従属接続モードにおける第１３の実施の形態の動作を示す図である。
【図４８】 バーストの最初における第１３の実施の形態の動作を示す図である。
【図４９】 本発明の第１４の実施の形態を示すブロック図である。
【図５０】 本発明の第１５の実施の形態を示すブロック図である。
【図５１】 本発明の第１６の実施の形態を示すブロック図である。
【図５２】 本発明の第１７の実施の形態を示すブロック図である。
【図５３】 本発明の第１８の実施の形態を示すブロック図である。
【図５４】 本発明の第１９の実施の形態を示すブロック図である。
【図５５】 本発明の第２０の実施の形態を示すブロック図である。
【図５６】 本発明の第２１の実施の形態を示すブロック図である。
【図５７】 本発明の第２２の実施の形態を示すブロック図である。
【図５８】 本発明の第２３の実施の形態を示すブロック図である。
【図５９】 本発明の第２４の実施の形態を示すブロック図である。
【図６０】 本発明の第２５の実施の形態を示すブロック図である。
【図６１】 本発明の第２６の実施の形態を示すブロック図である。
【図６２】 偶数及び奇数フィールドからの異なる数の画素を用いて、相連続するフィールドに対し行なわれるフィルタリング動作においてアクセスされる画素データを示す図である。
【図６３】 偶数及び奇数フィールドからの異なる数の画素を用いて、相連続するフィールドに対し行なわれるフィルタリング動作においてアクセスされる画素データを示す図である。
【図６４】 偶数及び奇数フィールドからの異なる数の画素を用いて、相連続するフィールドに対し行なわれるフィルタリング動作においてアクセスされる画素データを示す図である。
【図６５】 第２６の実施の形態における、図６２に示す画素データへのバーストアクセスを示すタイミング図である。
【図６６】 第２６の実施の形態における、図６４に示す画素データへのバーストアクセスを示すタイミング図である。
【図６７】 先の実施の形態の変形例を示す図である。
【図６８】 本発明の第２７の実施の形態を示すブロック図である。
【図６９】 図６８のアドレス入力ユニットのより詳細なブロック図である。
【図７０】 図６８のアクセスカウンタのより詳細なブロック図である。
【図７１】 従属接続された入力及び出力を示す、第２７の実施の形態の動作を示すタイミング図である。
【図７２】 第２７の実施の形態におけるメモリアレイ内のフィールドデータの配置を示す図である。
【図７３】 第２７の実施の形態による、連続するバーストアクセスを示す図である。
【図７４】 第２７の実施の形態による、連続するバーストアクセスを示す図である。
【図７５】 第２７の実施の形態により出力されたデータを受ける回路を示す図である。
【図７６】 第２７の実施の形態のメモリ装置の従属接続を示す図である。
【図７７】 本発明の第２８の実施の形態を示すブロック図である。
【図７８】 第２８の実施の形態の動作を示すタイミング図である。。
【図７９】 本発明の第２９の実施の形態を示すブロック図である。
【図８０】 本発明の第３０の実施の形態を示すブロック図である。
【図８１】 本発明の第３１の実施の形態を示すブロック図である。
【図８２】 第３１の実施の形態の動作を示すタイミング図である。
【図８３】 本発明の第３２の実施の形態を示すブロック図である。
【図８４】 第３２の実施の形態におけるアドレスレジスタ、アドレスレジスタ出力スイッチ、ダウンカウンタ、及びブロック選択ユニットの内部構成の一例を示す図である。
【図８５】 第３２の実施の形態において単一バーストでアクセスされるデータの一例を示す図である。
【図８６】 第３２の実施の形態において単一バーストでアクセスされるデータの他の例を示す図である。
【図８７】 本発明の第３３の実施の形態を示すブロック図である。
【図８８】 本発明の第３４の実施の形態を示すブロック図である。
【図８９】 本発明の第３５の実施の形態を示すブロック図である。
【図９０】 本発明の第３６の実施の形態を示すブロック図である。
【図９１】 本発明の第３７の実施の形態を示すブロック図である。
【図９２】 本発明の第３８の実施の形態を示すブロック図である。
【図９３】 第３８の実施の形態のより詳細なブロック図である。
【図９４】 第３８の実施の形態内のメモリアレイを示す概念図である。
【図９５】 第３８の実施の形態の動作を示すタイミング図である。
【符号の説明】
Ａ，Ｂ メモリバンク、 ２，２Ａ，２Ｂ 主メモリアレイ、 ４，４Ａ，４Ｂ 副メモリアレイ、 ６，６Ａ，６Ｂ 行デコーダ、 ８，８Ａ，８Ｂ 主列デコーダ、 １０，１０Ａ，１０Ｂ 副列デコーダ、 １２，１２Ａ，１２Ｂ 列アドレス発生器、 １４ データ入力ユニット、 １６ データ出力ユニット、 １８ 上位アドレスバス、 ２０ 下位アドレスバス、 ２２ アドレスバススイッチ、 ２４，２４Ａ，２４Ｂ 内部データバス、 ２６ データバススイッチ、 ２８ 書込み増幅器、 ３０ アドレスカウンタ、 ４０ アドレス保持ラッチ、 ４７ 主アドレスバス、 ４８ 副アドレスバス、 ５０ アクセスカウンタ、 ５２ アドレスレジスタ、 ５４ アドレスレジスタ出力スイッチ、 ５６ バンクバススイッチ、 ６２，６２Ａ 転送レジスタ、 ６４ 入力データレジスタ、 ６８ メモリ制レス発生器、 ７０，７２，７４ アクセスカウントレジスタ、 ７６Ａ，７６Ｂ アドレス再計算器、 ８２ データバススイッチ、 ８３ バッファ回路、 ９０ データバス初期化ユニット、 ９２ ブロック選択ユニット。

Claims (15)

  1. 行及び列アドレス信号、入力データ、及び外部制御信号を、クロック信号に同期して受けるメモリ装置であって、上記入力データを受けるデータ入力ユニットと、出力データの出力のためのデータ出力ユニットと、複数のワード線と、上記ワード線のうち、受信した行アドレス信号によって選択されたワード線を活性化する行デコーダとを備え、さらに、主メモリアレイと、内部データバスと、列アドレス発生器と、主列デコーダと、副メモリアレイと、副列デコーダと、制御信号発生器とを備え、
    上記主メモリアレイは、互いに交差する行及び列を形成するように配列された複数のメモリセルを有し、上記ワード線が該メモリセルのそれぞれの行に結合され、
    上記列アドレス発生器は、単一の受信された列アドレス信号から一連の列アドレスを発生し、該列アドレスの各々は上位部分と下位部分とを有し、
    上記主列デコーダは、上記主メモリアレイ及び上記列アドレス発生器に結合され、上記列アドレスをデコードし、上記主メモリアレイ内の対応するメモリセルの列を上記内部データバスに結合し、
    上記副メモリアレイは、互いに交差する行及び列を形成するように配列された複数のメモリセルを有し、上記ワード線はまた上記副メモリアレイ内のメモリセルのそれぞれの列に結合され、上記副メモリアレイ内の上記列の数が上記主メモリアレイの列の数よりも少なく、
    上記副列デコーダは、上記副メモリアレイ及び上記列アドレス発生器に結合され、上記列アドレスの下位部分をデコードし、上記副メモリアレイ内のメモリセルの対応する列を上記内部データバスに結合し、
    上記制御信号発生器は、上記列アドレス発生器に結合され、上記外部制御信号を受け、これに基づき、上記主列デコーダ及び上記副列デコーダをイネーブルし、上記データ入力ユニット及びデータ出力ユニットを制御する内部制御信号を発生し、これにより、
    上記主メモリアレイの複数の列に記憶されているデータを、上記内部データバス及び上記データ出力ユニットを介して出力させ、このようにして出力された複数の列のデータのうちの一つの列のデータを、上記内部データバスを介して上記副メモリアレイに転送させて記憶させ、
    上記副メモリアレイに記憶されているデータを、上記内部データバス及び上記データ出力ユニットを介して出力させ、
    上記データ入力ユニットにより受信された入力データを、上記内部データバスを介して上記主メモリアレイの上記一つの列に転送させて記憶させる
    メモリ装置。
  2. 上記制御信号発生器は、行アドレス信号、列アドレス信号、及び入力データの受信に伴い、上記主メモリアレイ内の第１の位置から上記副メモリアレイ内の第２の位置にデータが転送され、上記第１の位置に入力データが記憶され、上記主メモリアレイの第１の一連の位置からデータが出力され、上記副メモリアレイの第２の一連の位置からデータが出力される動作モードを有する請求項１に記載のメモリ装置。
  3. 上記第２の位置は上記第２の一連の列内にある請求項２に記載のメモリ装置。
  4. 上記第１の位置は上記第１の一連の位置内にある請求項３に記載のメモリ装置。
  5. さらに複数の外部データ端子を有し、上記データ入力ユニット及びデータ出力ユニットは異なる外部データ端子に結合され、データの入力及び出力を同時に行ない得る請求項４に記載のメモリ装置。
  6. 上記入力データの受信と上記主メモリアレイ内の上記第１の位置に記憶されているデータの出力が同時に行なわれる請求項５に記載のメモリ装置。
  7. 上記内部データバスを、上記主メモリアレイに結合された第１の部分と、上記副メモリアレイに結合された第２の部分に分割するデータバススイッチをさらに有する請求項１に記載のメモリ装置。
  8. 上記内部データバスの上記第２の部分に結合され、上記主メモリアレイから上記副メモリアレイに転送されるデータを増幅する書込み増幅器をさらに有する請求項７に記載のメモリ装置。
  9. 上記データ出力ユニットは、上記内部データバスを、上記主メモリアレイに結合された第１の部分と、上記副メモリアレイに結合された第２の部分とに分割し、上記データ出力ユニットが上記主メモリアレイから上記副メモリアレイに転送されるデータを増幅する請求項１に記載のメモリ装置。
  10. さらに、
    上記列アドレス発生器に結合され、上記列アドレスの上位部分を上記主列デコーダに伝える上位アドレスバスと、
    上記列アドレス発生器に結合され、上記列アドレスの下位部分を伝える下位アドレスバスと、
    上記下位アドレスバスを、上記主列デコーダに結合された第１の部分と、上記副列デコーダに結合された第２の部分とに分割し、上記制御信号発生器により制御されて、上記下位アドレスバスの上記第２の部分を上記列アドレス発生器から切り離すことのできるアドレスバススイッチとを有する請求項１に記載のメモリ装置。
  11. 上記下位アドレスバスの上記第２の部分に結合され、上記列アドレスの下位部分をラッチし、上記下位アドレスバスの上記第２の部分が上記列アドレス発生器から分離されたときに上記下位部分を上記副列デコーダに供給するアドレス保持ラッチをさらに有する請求項１０に記載のメモリ装置。
  12. 上記列アドレス発生器に結合され、上記列アドレスの上記上位部分及び上記下位部分を上記主列デコーダに伝える主アドレスバスと、
    上記列アドレス発生器に結合され、上記列アドレスの下位部分を上記副列デコーダに伝える副アドレスバスと
    をさらに有する請求項１に記載のメモリ装置。
  13. 上記列アドレス発生器は、
    上記メモリ装置により受信された上記列アドレス信号により指定される列アドレスを記憶するアドレスレジスタと、
    上記アドレスレジスタに記憶されている列アドレスを開始点として、上記クロック信号により決定されるレートで、上記一連の列アドレスを発生する列アドレスカウンタと、
    上記列アドレスカウンタにより発生される列アドレスを計数し、発生された上記列アドレスの数が所定値に達したら上記列アドレスカウンタを停止させるアクセスカウンタと
    を有する請求項１に記載のメモリ装置。
  14. 上記制御信号発生器は、上記アドレスレジスタに記憶されている上記列アドレスを上記列アドレスカウンタに繰返しロードする制御信号を発生し、上記メモリ装置により単一の列アドレス信号が受信されると、これに続き上記列アドレスカウンタが同じ一連の列アドレスを繰返し発生することを可能にする請求項１３に記載のメモリ装置。
  15. 上記制御信号発生器は、上記メモリ装置が異なる行アドレス信号を受信すると、受信された列アドレス信号が一つだけであっても、これに続き、上記列アドレスカウンタに上記同一の一連の列アドレスを繰返し発生させる制御信号を発生する請求項１４に記載のメモリ装置。
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