JP3494346B2 - 半導体記憶装置およびその制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックに同期し
て動作する同期型半導体記憶装置、半導体記憶装置、お
よびそれらの制御方法に関する。

【０００２】

【従来の技術】図６は、一般的なシンクロナスＤＲＡＭ
のブロック図である。図６のシンクロナスＤＲＡＭは、
バンク０に属するメモリセルアレイ１０と、バンク１に
属するメモリセルアレイ２０と、行バッファ１１および
２１と、行デコーダ１２および２２と、列バッファ１５
および２５と、列デコーダ１６および２６と、センスア
ンプ１３および２３と、列スイッチ回路１４および２４
と、入出力回路３０と、制御回路３１とを備えている。

【０００３】シンクロナスＤＲＡＭは、外部から供給さ
れるクロックＣＬＫの立ち上がりエッジに同期して、コ
マンドが設定されたり、データが入力または出力される
同期型ＤＲＡＭである。第１データがアクセスされるま
でのシンクロナスＤＲＡＭのアクセスタイムは、非同期
型のＤＲＡＭのものとほぼ同じである。しかし、シンク
ロナスＤＲＡＭは、同じワード線に接続されているメモ
リセルのデータをクロック単位で高速読み出しすること
が可能である。

【０００４】また、シンクロナスＤＲＡＭは、メモリセ
ルアレイ１０のメモリセルのデータとメモリセルアレイ
２０のメモリセルのデータを交互読み出すことにより、
プリチャージ時間を見かけ上隠すことができる。

【０００５】

【発明が解決しようとする課題】メモリセルアレイ１０
において、あるワード線に接続されているメモリセルの
データが連続して読み出されている途中に、他のワード
線に接続されているメモリセルのデータが読み出されて
いる場合について、以下に説明する。ただし、バースト
レングスが４であり、ＣＡＳレーテンシが２であるとす
る。なお、メモリセルアレイ１０のビット線は、時刻ｔ
０より前にプリチャージされている。

【０００６】図７は、ＪＥＤＥＣの規格に従って、図６
のシンクロナスＤＲＡＭから出力されるデータと時間と
の関係を示す図である。

【０００７】（ｔ０）〜（ｔ１）において、制御回路３
１は、アドレスＡＤの一部である行アドレスＲＡ０１が
行バッファ１１に保持されるように指令する。行アドレ
スＲＡ０１が行デコーダ１２でデコードされる。この結
果、メモリセルアレイ１０のうちの１つのワード線が選
択され、１行分のメモリセルの記憶内容がビット線上に
読み出される。次にビット線の電位であるデータがセン
スアンプ１３にて増幅される。

【０００８】ここで、例えば（ｔ０）は、時刻ｔ０から
始まる一連の動作を意味する。

【０００９】（ｔ２）〜（ｔ３）において、制御回路３
１は、アドレスＡＤの一部である列アドレスＣＡ０１が
列バッファ１５に保持されるように指令する。列アドレ
スＣＡ０１が列デコーダ１６でデコードされる。この結
果、列デコーダ１６によって選択されたビット線の電位
であるデータＤ００が列スイッチ回路１４を介し入出力
回路３０に供給される。データＤ００は、入出力回路３
０のラッチ回路（図示されず）に保持される。

【００１０】（ｔ４）において、データＤ００は、入出
力回路３０のラッチ回路から出力される。つまり、時刻
ｔ４では、図６のシンクロナスＤＲＡＭから出力される
データＤ００を外部で読み取ることが可能となる。ま
た、制御回路３１は、列アドレスカウンタ１５にクロッ
クを供給し、列バッファ１５の列アドレスをインクリメ
ントさせる。インクリメントされた列アドレスに対応す
るビット線の電位であるデータＤ０１が、列スイッチ回
路１４を介し入出力回路３０に供給される。データＤ０
１は、入出力回路３０のラッチ回路に保持される。

【００１１】上記（ｔ４）とほぼ同様の動作が繰り返さ
れ、（ｔ５）〜（ｔ７）の間に、データＤ０２およびＤ
０３が入出力回路３０から出力される。つまり（ｔ４）
〜（ｔ７）の間に、連続した４ワードのデータＤ００〜
Ｄ０３が入出力回路３０から出力される。

【００１２】（ｔ６）では、次のアクセスに備えてメモ
リセル１０のビット線がプリチャージされる。なお、Ｊ
ＥＤＥＣの規格では、このプリチャージの際に、行バッ
ファ１１、列バッファ１５および入出力回路３０のラッ
チ回路の内容が全てクリアされる。しかし、クロックＣ
ＬＫの１サイクルが例えば１０ｎｓと極めて短時間であ
るため、時刻ｔ６にて、クリアを指示する外部信号をシ
ンクロナスＤＲＡＭが受け取ったとしても、外部信号を
受け取ってからクリアが実行されるまでの間の信号伝播
遅延が発生する。このため、時刻ｔ７でデータＤ０３が
正しく出力される。（ｔ８）の間に、上記クリアが終了
する。

【００１３】（ｔ９）〜（ｔ１０）の間に、行アドレス
ＲＡ０ＸおよびアドレスＣＡ０Ｘが入力され、（ｔ１
３）〜（ｔ１６）の間に、連続した４ワードのデータＤ
Ｘ０〜ＤＸ３が入出力回路３０から出力される。

【００１４】一般的なシンクロナスＤＲＡＭでは、（ｔ
８）〜（ｔ１３）の期間が、無駄時間になるという問題
が生じる。

【００１５】本発明の目的は、上記問題に鑑み、同一バ
ンクにおいて、あるワード線に接続されているメモリセ
ルのデータが連続して読み出されている途中に、他のワ
ード線に接続されているメモリセルのデータが読み出さ
れている場合であっても、無駄時間を低減することがで
きる半導体記憶装置およびその制御方法を提供すること
にある。

【００１６】

【課題を解決するための手段】本発明の同期型半導体記
憶装置は、第１のバンクに属する少なくとも２つのメモ
リセルと、少なくとも２つのワード線と、第１および第
２のセンスアンプとを備え、前記第１のセンスアンプ
が、あるワード線に接続されているメモリセルのデータ
を増幅し保持し、前記第２のセンスアンプが、他のワー
ド線に接続されているメモリセルのデータを増幅し保持
し、そのことにより上記目的を達成する。

【００１７】前記同期型半導体記憶装置は、前記あるワ
ード線に接続されているメモリセルと前記第１のセンス
アンプとを電気的に接続／非接続する第１のスイッチ手
段と、前記他のワード線に接続されているメモリセルと
前記第２のセンスアンプとを電気的に接続／非接続する
第２のスイッチ手段をさらに備えてもよい。

【００１８】前記同期型半導体記憶装置は、第２のバン
クに属する少なくとも２つのメモリセルをさらに有し、
前記第１のバンクと前記第２のバンクが前記第２のセン
スアンプを共有してもよい。

【００１９】前記同期型半導体記憶装置は、アドレスを
クロックに同期してカウントする列アドレスカウンタ
と、前記列アドレスカウンタからの出力信号に応じて、
第１のバンクないの列を選択する列デコーダとをさらに
備えてもよい。

【００２０】前記同期型半導体記憶装置は、前記第１の
センスアンプと第１のデータバスを電気的に接続／非接
続する第３のスイッチ手段と、前記第２のセンスアンプ
と第２のデータバスを電気的に接続／非接続する第４の
スイッチ手段と、前記第１のデータバスと前記第２のデ
ータバスに接続され、前記データを出力する入出力回路
とをさらに備えてもよい。

【００２１】前記少なくとも２つのメモリセルが、第１
ビット線または第２ビット線に接続され、前記第１およ
び第２ビット線が前記第１のスイッチ手段を介して第１
および第２センス線に接続され、前記第１および第２ビ
ット線が前記第２のスイッチ手段を介して第３および第
４センス線に接続されてもよい。

【００２２】クロックに同期した第１のアクティブコマ
ンドに応じて、前記あるワード線が選択されるとき、前
記第１のスイッチ手段が、前記あるワード線に接続され
ているメモリセルと前記第１のセンスアンプとを電気的
に接続し、前記第２のスイッチ手段が、前記他のワード
線に接続されているメモリセルと前記第２のセンスアン
プとを電気的に非接続してもよい。

【００２３】前記あるワード線が選択された後、クロッ
クに同期してリードコマンドが入力されるまでの間に、
前記第１のスイッチ手段を介して第１および第２のセン
ス線に接続される第１のセンスアンプのみが活性化さ
れ、前記第１および第２センス線の電位差が増幅され、
前記第１のセンスアンプが、前記第１および第２センス
線の電位差であるデータをラッチしてもよい。

【００２４】クロックに同期したリードコマンドの入力
に応じて、前記第１のセンスアンプがデータをラッチし
ている間に、前記第１のスイッチ手段が非接続になり、
前記第１のセンスアンプのデータが、前記第３のスイッ
チ手段を介して前記第１のデータバスにクロックに同期
して転送されてもよい。

【００２５】クロックに同期したリードコマンドが入力
された後、前記第１のセンスアンプがデータをラッチし
ている間に、前記メモリセルにデータを再び書き込むた
めに、前記あるワード線が非選択にされてもよい。

【００２６】クロックに同期したリードコマンドが入力
された後、前記第１あるいは第２のセンスアンプにデー
タがラッチされている間に、前記第１および第２のスイ
ッチ手段が非選択にされ、前記第１および第２のビット
線がプリチャージされてもよい。

【００２７】クロックに同期したリードコマンドが入力
された後、前記第１および第２のデータバスのうち、前
記データが読み出されたデータバスのプリチャージが解
除され、前記データが読み出されていないデータバスが
プリチャージされてもよい。

【００２８】第２のアクティブコマンドが入力される前
に、前記第１のスイッチ手段が前記第１および第２のビ
ット線と前記第１および第２のセンス線を電気的に非接
続し、前記第２のスイッチ手段が前記第１および第２の
ビット線と前記第３および第４のセンス線を電気的に接
続し、プリチャージ回路が、前記第１および第２ビット
線と前記第３および第４のセンス線をプリチャージして
もよい。

【００２９】クロックに同期した第２のアクティブコマ
ンドの入力に応じて、前記第２のスイッチ手段を介して
第３および第４のセンス線に接続される第２のセンスア
ンプのみが活性化され、前記第３および第４センス線の
電位差が増幅され、前記第２のセンスアンプが、前記第
３および第４センス線の電位差であるデータをラッチし
てもよい。

【００３０】前記第１または第２アクティブコマンド
は、外部から供給されるクロックＣＬＫの立ち上がりエ
ッジに同期して、チップセレクト信号＊ＣＳ、行アドレ
スストローブ信号＊ＲＡＳ、列アドレスストローブ信号
＊ＣＡＳ、ライトイネーブル信号＊ＷＥおよびバンクセ
レクト信号ＢＳに基づいて決定されてもよい。

【００３１】前記リードコマンドは、外部から供給され
るクロックＣＬＫの立ち上がりエッジに同期して、チッ
プセレクト信号＊ＣＳ、行アドレスストローブ信号＊Ｒ
ＡＳ、列アドレスストローブ信号＊ＣＡＳ、ライトイネ
ーブル信号＊ＷＥ、バンクセレクト信号ＢＳおよびアド
レス信号ＡＤに基づいて決定されてもよい。

【００３２】本発明の同期型半導体記憶装置の制御方法
は、同一バンクに属し、マトリクス状に配置された複数
のメモリセルと、第１および第２のアンプと、第１〜第
４のスイッチ手段と、第１および第２のワード線と、第
１および第２のビット線と、第１〜第４のセンス線と、
第１および第２のデータバスとを備えた同期型半導体記
憶装置の制御方法であって、第１のアクティブコマンド
が入力された後、前記第１のワード線が選択される時点
において、前記第１のスイッチ手段を導通状態にし、第
２のスイッチ手段を非導通状態にする工程と、前記第１
のワード線が選択された後、導通状態にある前記第１の
スイッチ手段を介して前記第１および第２のビット線に
接続される前記第１および第２のセンス線に接続される
前記第１のセンスアンプのみを活性化し、前記第１のセ
ンスアンプが、前記第１および第２のセンス線の電位差
を増幅し、前記増幅されたデータをラッチする工程と、
リードコマンドが入力された後、前記第１のセンスアン
プがデータをラッチしている間に、メモリセルにデータ
を再び書き込みするために、前記第１のワード線を非選
択にする工程と、前記第１および第２のスイッチ手段を
非導通にし、前記第１および第２のセンスアンプから分
離された第１および第２のビット線をプリチャージする
工程と、前記第１のセンスアンプから前記データを前記
第３のスイッチ手段を介して前記第１データバスに読み
出す工程と、前記データを前記第１データバスに読み出
す工程の間に、前記第２のスイッチ手段を導通状態に
し、前記第１および第２ビット線と、前記第１および第
２ビット線に電気的に接続される前記第３および第４の
センス線をプリチャージする工程と、第２のアクティブ
コマンドが入力された後、前記第２のワード線が選択さ
れる時点において、前記第１のスイッチ手段を非導通状
態にし、前記第２のスイッチ手段を導通状態にする工程
と、前記第２のスイッチ手段に接続される前記第３およ
び第４のセンス線に接続される前記第２のセンスアンプ
のみを活性化し、前記第２のセンスアンプが、前記第３
および第４のセンス線の電位差を増幅し、前記増幅され
たデータをラッチする工程と、リードコマンドが入力さ
れた後、前記第２のセンスアンプがデータをラッチして
いる間に、前記メモリセルにデータを再び書き込みする
ために、前記第２のワード線を非選択にする工程と、前
記第１および第２のスイッチ手段を非導通にし、前記第
１および第２のセンスアンプから分離された前記第１お
よび第２のビット線をプリチャージする工程と、前記第
２センスアンプの前記データを前記第４のスイッチ手段
を介して前記第２データバスに読み出す工程と、前記デ
ータを前記第２のデータバスに読み出す工程の間に、前
記第１のスイッチ手段を導通状態にし、前記第１および
第２のビット線と、前記第１および第２のビット線に接
続される前記第１および第２センス線をプリチャージす
る工程とを包含し、そのことにより上記目的を達成す
る。

【００３３】前記同期型半導体記憶装置は、好ましくは
ＳＤＲＡＭである。

【００３４】本発明の半導体記憶装置は、第１のバンク
に属する少なくとも２つのメモリセルと、少なくとも２
つのワード線と、第１および第２のセンスアンプとを備
え、前記第１のセンスアンプが、あるワード線に接続さ
れているメモリセルのデータを増幅し保持し、前記第２
のセンスアンプが、他のワード線に接続されているメモ
リセルのデータを増幅し保持し、そのことにより上記目
的を達成する。

【００３５】前記半導体記憶装置は、前記あるワード線
に接続されているメモリセルと前記第１のセンスアンプ
とを電気的に接続／非接続する第１のスイッチ手段と、
前記他のワード線に接続されているメモリセルと前記第
２のセンスアンプとを電気的に接続／非接続する第２の
スイッチ手段をさらに備えてもよい。

【００３６】前記半導体記憶装置は、第２のバンクに属
する少なくとも２つのメモリセルをさらに有し、前記第
１のバンクと前記第２のバンクが前記第２のセンスアン
プを共有してもよい。

【００３７】前記半導体記憶装置は、アドレスを、列ア
ドレスストローブ信号＊ＣＡＳの立ち下がりに同期して
カウントする列アドレスカウンタと、前記列アドレスカ
ウンタからの出力信号に応じて、第１のバンクないの列
を選択する列デコーダとをさらに備えてもよい。

【００３８】前記半導体記憶装置は、前記第１のセンス
アンプと第１のデータバスを電気的に接続／非接続する
第３のスイッチ手段と、前記第２のセンスアンプと第２
のデータバスを電気的に接続／非接続する第４のスイッ
チ手段と、前記第１のデータバスと前記第２のデータバ
スに接続され、前記データを出力する入出力回路とをさ
らに備えてもよい。

【００３９】前記少なくとも２つのメモリセルが、第１
ビット線または第２ビット線に接続され、前記第１およ
び第２ビット線が前記第１のスイッチ手段を介して第１
および第２センス線に接続され、前記第１および第２ビ
ット線が前記第２のスイッチ手段を介して第３および第
４センス線に接続されてもよい。

【００４０】第１のアクティブコマンドに応じて、前記
あるワード線が選択されるとき、前記第１のスイッチ手
段が、前記あるワード線に接続されているメモリセルと
前記第１のセンスアンプとを電気的に接続し、前記第２
のスイッチ手段が、前記他のワード線に接続されている
メモリセルと前記第２のセンスアンプとを電気的に非接
続してもよい。

【００４１】前記あるワード線が選択された後、リード
コマンドが入力されるまでの間に、前記第１のスイッチ
手段を介して第１および第２のセンス線に接続される第
１のセンスアンプのみが活性化され、前記第１および第
２センス線の電位差が増幅され、前記第１のセンスアン
プが、前記第１および第２センス線の電位差であるデー
タをラッチしてもよい。

【００４２】リードコマンドの入力に応じて、前記第１
のセンスアンプがデータをラッチしている間に、前記第
１のスイッチ手段が非接続になり、前記第１のセンスア
ンプのデータが、前記第３のスイッチ手段を介して前記
第１のデータバスに、列アドレスストローブ信号＊ＣＡ
Ｓの立ち下がりに同期して転送されてもよい。

【００４３】リードコマンドが入力された後、前記第１
のセンスアンプがデータをラッチしている間に、前記メ
モリセルにデータを再び書き込むために、前記あるワー
ド線が非選択にされてもよい。

【００４４】リードコマンドが入力された後、前記第１
あるいは第２のセンスアンプにデータがラッチされてい
る間に、前記第１および第２のスイッチ手段が非選択に
され、前記第１および第２のビット線がプリチャージさ
れてもよい。

【００４５】第２のアクティブコマンドが入力される前
に、前記第１のスイッチ手段が前記第１および第２のビ
ット線と前記第１および第２のセンス線を電気的に非接
続し、前記第２のスイッチ手段が前記第１および第２の
ビット線と前記第３および第４のセンス線を電気的に接
続し、プリチャージ回路が、前記第１および第２ビット
線および前記第３と第４のセンス線をプリチャージして
もよい。

【００４６】第２のアクティブコマンドの入力に応じ
て、前記第２のスイッチ手段を介して第３および第４の
センス線に接続される第２のセンスアンプのみが活性化
され、前記第３および第４センス線の電位差が増幅さ
れ、前記第２のセンスアンプが、前記第３および第４セ
ンス線の電位差であるデータをラッチしてもよい。

【００４７】前記第１または第２アクティブコマンド
は、外部から供給されるクロックＣＬＫの立ち上がりエ
ッジに同期して、チップセレクト信号＊ＣＳ、行アドレ
スストローブ信号＊ＲＡＳ、列アドレスストローブ信号
＊ＣＡＳ、ライトイネーブル信号＊ＷＥおよびバンクセ
レクト信号ＢＳに基づいて決定されてもよい。

【００４８】前記リードコマンドは、外部から供給され
るクロックＣＬＫの立ち上がりエッジに同期して、チッ
プセレクト信号＊ＣＳ、行アドレスストローブ信号＊Ｒ
ＡＳ、列アドレスストローブ信号＊ＣＡＳ、ライトイネ
ーブル信号＊ＷＥ、バンクセレクト信号ＢＳおよびアド
レス信号ＡＤに基づいて決定されてもよい。

【００４９】本発明の半導体記憶装置の制御方法は、同
一バンクに属し、マトリクス状に配置された複数のメモ
リセルと、第１および第２のアンプと、第１〜第４のス
イッチ手段と、第１および第２のワード線と、第１およ
び第２のビット線と、第１〜第４のセンス線と、第１お
よび第２のデータバスとを備えた半導体記憶装置の制御
方法であって、第１のアクティブコマンドが入力された
後、前記第１のワード線が選択される時点において、前
記第１のスイッチ手段を導通状態にし、第２のスイッチ
手段を非導通状態にする工程と、前記第１のワード線が
選択された後、導通状態にある前記第１のスイッチ手段
を介して前記第１および第２のビット線に接続される前
記第１および第２のセンス線に接続される前記第１のセ
ンスアンプのみを活性化し、前記第１のセンスアンプ
が、前記第１および第２のセンス線の電位差を増幅し、
前記増幅されたデータをラッチする工程と、リードコマ
ンドが入力された後、前記第１のセンスアンプがデータ
をラッチしている間に、メモリセルにデータを再び書き
込みするために、前記第１のワード線を非選択にする工
程と、前記第１および第２のスイッチ手段を非導通に
し、前記第１および第２のセンスアンプから分離された
第１および第２のビット線をプリチャージする工程と、
前記第１のセンスアンプから前記データを前記第３のス
イッチ手段を介して前記第１データバスに読み出す工程
と、前記データを前記第１データバスに読み出す工程の
間に、前記第２のスイッチ手段を導通状態にし、前記第
１および第２ビット線と、前記第１および第２ビット線
に電気的に接続される前記第３および第４のセンス線を
プリチャージする工程と、第２のアクティブコマンドが
入力された後、前記第２のワード線が選択される時点に
おいて、前記第１のスイッチ手段を非導通状態にし、前
記第２のスイッチ手段を導通状態にする工程と、前記第
２のスイッチ手段に接続される前記第３および第４のセ
ンス線に接続される前記第２のセンスアンプのみを活性
化し、前記第２のセンスアンプが、前記第３および第４
のセンス線の電位差を増幅し、前記増幅されたデータを
ラッチする工程と、リードコマンドが入力された後、前
記第２のセンスアンプがデータをラッチしている間に、
前記メモリセルにデータを再び書き込みするために、前
記第２のワード線を非選択にする工程と、前記第１およ
び第２のスイッチ手段を非導通にし、前記第１および第
２のセンスアンプから分離された前記第１および第２の
ビット線をプリチャージする工程と、前記第２センスア
ンプの前記データを前記第４のスイッチ手段を介して前
記第２データバスに読み出す工程と、前記データを前記
第２のデータバスに読み出す工程の間に、前記第１のス
イッチ手段を導通状態にし、前記第１および第２のビッ
ト線と、前記第１および第２のビット線に接続される前
記第１および第２センス線をプリチャージする工程とを
包含し、そのことにより上記目的を達成する。

【００５０】前記半導体記憶装置は、好ましくはＤＲＡ
Ｍである。

【００５１】本発明の他の同期型半導体記憶装置は、複
数のメモリセルと、行アドレスデコーダの出力によって
制御され、前記メモリセルを選択する複数のワード線
と、前記ワード線によって同時に選択されるメモリセル
から読み出されるデータを転送する複数のビット線群を
有する複数のメモリセルアレイから構成され、クロック
に同期して動作する同期型半導体記憶装置であって、前
記メモリセルアレイのそれぞれのビット線群の両側に、
それぞれ第１及び第２のスイッチ手段を介して結合され
る複数の第１のセンス線群及び第２のセンス線群を備
え、前記第１及び第２のセンス線群にそれぞれ第１及び
第２のセンスアンプ群が接続され、前記センス線群及び
センスアンプ群は、隣接する前記メモリセルアレイ間に
おいて、前記第１あるいは第２のスイッチ手段を介して
共有され、それぞれの前記センス線群は、対応する列デ
コーダから出力される列選択信号によって制御される第
３のスイッチ手段を介してコモンデータ線に接続され、
前記メモリセルアレイに対して第１の行のデータをアク
セスする時には、第１のワード線を活性化し、前記第１
及び第２のセンスアンプ群の一方にデータをラッチし、
第２の行のデータをアクセスする時には、第２のワード
線を活性化し、前記第１及び第２のセンスアンプ群の他
方にデータをラッチし、前記第１及び第２のセンスアン
プ群にラッチされたデータはコモンデータ線を通して外
部に出力するよう第１ないし第３のスイッチ手段を制御
する制御回路を有し、そのことにより上記目的を達成す
る。

【００５２】前記第１のスイッチ手段は、前記メモリセ
ルアレイのそれぞれのビット線群と前記第１のセンス線
群との間の導通／非導通をスイッチングし、前記第２の
スイッチ手段は、前記メモリセルアレイのそれぞれのビ
ット線群と前記第２のセンス線群との間の導通／非導通
をスイッチングし、前記第３のスイッチ手段は、前記第
１あるいは第２のセンス線群と前記コモンデータ線との
間の導通／非導通をスイッチングしてもよい。

【００５３】入力端がアドレスバスに接続される列アド
レスカウンタを有し、前記列アドレスカウンタはアドレ
スバスを介して入力されるアドレスをクロックに同期し
てカウントし、前記列アドレスカウンタの出力が、対応
する前記列デコーダに入力されてもよい。

【００５４】複数の前記コモンデータ線が接続される入
出力回路を有し、前記入出力回路を介して外部にデータ
を出力してもよい。

【００５５】クロックに同期した第１のアクティブコマ
ンド入力に応答して、第１のワード線が選択される時点
において、前記第１あるいは第２のスイッチ手段のう
ち、一方は導通状態にあり、他方は非導通状態にあって
もよい。

【００５６】前記第１のワード線が選択された後クロッ
クに同期してリードコマンド入力されるまでの間に、導
通状態にある前記第１あるいは第２のスイッチ手段を介
してビット線に接続されるセンス線に接続されるセンス
アンプのみが活性化されることにより、前記センス線対
及びビット線対の電位差が増幅され、前記センスアンプ
にデータがラッチされてもよい。

【００５７】クロックに同期したリードコマンド入力に
応答して、前記第１あるいは第２のセンスアンプにデー
タをラッチしている間に、前記の導通状態にある第１あ
るいは第２のスイッチ手段を非導通状態にし、前記ビッ
ト線と分離されたセンス線のデータを、クロックに同期
して更新される前記列選択信号により制御される前記第
３のスイッチ手段を介してコモンデータ線にクロックに
同期して順次読み出してもよい。

【００５８】クロックに同期したリードコマンド入力
後、前記第１あるいは第２のセンスアンプにデータをラ
ッチしている間に、前記ワード線を非選択にし、メモリ
セルにデータを再び書き込みしてもよい。

【００５９】クロックに同期したリードコマンド入力
後、前記第１あるいは第２のセンスアンプにデータをラ
ッチしている間に、前記第１及び第２のスイッチ手段を
非導通状態にし、前記ビット線をプリチャージしてもよ
い。

【００６０】クロックに同期したリードコマンド入力
後、データが順次読み出されるコモンデータ線のプリチ
ャージを解除し、データが読み出されないコモンデータ
線をプリチャージしてもよい。

【００６１】第２のアクティブコマンド入力される前
に、前記第１あるいは第２のスイッチ手段のうち、第１
のワード線が選択された時点で導通状態にあったスイッ
チ手段を非導通状態にし、非導通状態にあったスイッチ
手段を導通状態にして、ビット線に結合されるプリチャ
ージ回路を活性化することにより、ビット線及びそれと
接続されるセンス線を自動的にプリチャージしてもよ
い。

【００６２】クロックに同期した第２のアクティブコマ
ンド入力に応答して、前記第１あるいは第２のスイッチ
手段のうち、導通状態にあるスイッチ手段により接続さ
れるセンス線においてのみセンスアンプによりレベルが
増幅され、データがラッチされてもよい。

【００６３】前記他の同期型半導体記憶装置に対する読
み出し制御方法であって、第１のアクティブコマンド入
力後、第１のワード線が選択される時点において、前記
第１のスイッチ手段は導通状態にあり、前記第２のスイ
ッチ手段は非導通状態にあり、前記第１のワード線が選
択された後、導通状態にある前記第１のスイッチ手段を
介してビット線に接続されるセンス線に接続されるセン
スアンプのみが活性化され、前記センス線及びビット線
対の電位差が増幅される事により、前記センスアンプに
データがラッチされ、リードコマンド入力後、前記セン
スアンプにデータをラッチしている間に、前記第１のワ
ード線を非選択にしてメモリセルにデータを再び書き込
みし、前記第１及び第２のスイッチ手段を非導通にし、
前記第１及び第２のセンスアンプから分離された前記ビ
ット線をプリチャージし、前記センスアンプから、デー
タを、前記列選択信号により制御される前記第３のスイ
ッチ手段を介してコモンデータ線に読み出し、それと同
期間に、第２のスイッチ手段を導通状態にして、ビット
線に結合されるプリチャージ回路を活性化することによ
り、ビット線及びそれと接続されるセンス線を自動的に
プリチャージし、第２のアクティブコマンド入力後、第
２のワード線が選択される時点において、前記第１のス
イッチ手段は非導通状態になり、前記第２のスイッチ手
段は導通状態になり、導通状態にあるスイッチ手段によ
り接続されるセンス線においてのみセンスアンプにより
レベルが増幅され、ラッチされ、リードコマンド入力
後、前記センスアンプにデータをラッチしている間に、
前記第２のワード線を非選択にしてメモリセルにデータ
を再び書き込みし、前記第１及び第２のスイッチ手段を
非導通にし、前記第１及び第２のセンスアンプから分離
された前記ビット線をプリチャージし、前記センスアン
プから、データを、前記列選択信号により制御される前
記第３のスイッチ手段を介してコモンデータ線に読み出
し、それと同期間に、前記第１のスイッチ手段を導通状
態にして、ビット線に結合されるプリチャージ回路を活
性化することにより、ビット線及びそれと接続されるセ
ンス線を自動的にプリチャージしてもよい。

【００６４】前記アクティブコマンドは、外部から供給
されるクロックＣＬＫの立ち上がりエッジに同期して、
チップセレクト信号＊ＣＳ、行アドレスストローブ信号
＊ＲＡＳ、列アドレスストローブ信号＊ＣＡＳ、ライト
イネーブル信号＊ＷＥ、バンクセレクト信号ＢＳの組み
合わせとして前記制御回路に入力されてもよい。

【００６５】前記リードコマンドは、外部から供給され
るクロックＣＬＫの立ち上がりエッジに同期して、チッ
プセレクト信号＊ＣＳ、行アドレスストローブ信号＊Ｒ
ＡＳ、列アドレスストローブ信号＊ＣＡＳ、ライトイネ
ーブル信号＊ＷＥ、バンクセレクト信号ＢＳ及びアドレ
ス信号ＡＤの組み合わせとして前記制御回路に入力され
てもよい。

【００６６】好ましくは、前記他の同期型半導体記憶装
置は、ＳＤＲＡＭである。

【００６７】本発明の他の半導体記憶装置は、複数のメ
モリセルと、行アドレスデコーダの出力によって制御さ
れ、前記メモリセルを選択する複数のワード線と、前記
ワード線によって同時に選択されるメモリセルから読み
出されるデータを転送する複数のビット線群を有する複
数のメモリセルアレイから構成されるダイナミック型半
導体記憶装置であって、前記メモリセルアレイのそれぞ
れのビット線群の両側に、それぞれ第１及び第２のスイ
ッチ手段を介して結合される複数の第１のセンス線群及
び第２のセンス線群を備え、前記第１及び第２のセンス
線群にそれぞれ第１及び第２のセンスアンプが接続さ
れ、前記センス線群及びセンスアンプ群は、隣接する前
記メモリセルアレイ間において、前記第１あるいは第２
のスイッチ手段を介して共有され、それぞれの前記セン
ス線群は、対応する列デコーダから出力される列選択信
号によって制御される第３のスイッチ手段を介してコモ
ンデータ線に接続され、前記メモリセルアレイに対して
第１の行のデータをアクセスする時には、第１のワード
線を活性化し、前記第１及び第２のセンスアンプ群の一
方にデータをラッチし、第２の行のデータをアクセスす
る時には、第２のワード線を活性化し、前記第１及び第
２のセンスアンプ群の他方にデータをラッチし、前記第
１及び第２のセンスアンプ群にラッチされたデータはコ
モンデータ線を通して外部に出力するよう第１ないし第
３のスイッチ手段を制御する制御回路を有し、そのこと
により上記目的を達成する。

【００６８】前記第１のスイッチ手段は、前記メモリセ
ルアレイのそれぞれのビット線群と前記第１のセンス線
群との間の導通／非導通をスイッチングし、前記第２の
スイッチ手段は、前記メモリセルアレイのそれぞれのビ
ット線群と前記第２のセンス線群との間の導通／非導通
をスイッチングし、前記第３のスイッチ手段は、前記第
１あるいは第２のセンス線群と前記コモンデータ線との
間の導通／非導通をスイッチングしてもよい。

【００６９】入力端がアドレスバスに接続される列アド
レスカウンタを有し、前記列アドレスカウンタはアドレ
スバスを介して入力されるアドレスを列アドレスストロ
ーブ信号＊ＣＡＳの立ち下がりに応答してカウントし、
前記列アドレスカウンタの出力が対応する前記列デコー
ダに入力されてもよい。

【００７０】複数の前記コモンデータ線が接続される入
出力回路を有し、前記入出力回路を介して外部にデータ
を出力してもよい。

【００７１】第１のアクティブコマンド入力に応答し
て、第１のワード線が選択される時点において、前記第
１あるいは第２のスイッチ手段のうち、一方は導通状態
にあり、他方は非導通状態であってもよい。

【００７２】前記第１のワード線が選択された後リード
コマンド入力されるまでの間に、導通状態にある前記第
１あるいは第２のスイッチ手段を介してビット線に接続
されるセンス線に接続されるセンスアンプのみが活性化
されることにより、前記センス線対及びビット線対の電
位差が増幅され、前記センスアンプにデータがラッチさ
れてもよい。

【００７３】リードコマンド入力に応答して、前記第１
あるいは第２のセンスアンプにデータをラッチしている
間に、前記の導通状態にある第１あるいは第２のスイッ
チ手段を非導通状態にし、前記ビット線と分離されたセ
ンス線のデータを、列アドレスストローブ信号＊ＣＡＳ
の立ち下がりに応答して更新される前記列選択信号によ
り制御される前記第３のスイッチ手段を介してコモンデ
ータ線に順次読み出してもよい。

【００７４】リードコマンド入力後、前記第１あるいは
第２のセンスアンプにデータをラッチしている間に、前
記ワード線を非選択にし、メモリセルにデータを再び書
き込んでもよい。

【００７５】リードコマンド入力後、前記第１あるいは
第２のセンスアンプにデータをラッチしている間に、前
記第１及び第２のスイッチ手段を非導通状態にし、前記
ビット線をプリチャージしてもよい。

【００７６】第２のアクティブコマンド入力される前
に、前記第１あるいは第２のスイッチ手段のうち、第１
のワード線が選択された時点で導通状態にあったスイッ
チ手段を非導通状態にし、非導通状態にあったスイッチ
手段を導通状態にして、ビット線に結合されるプリチャ
ージ回路を活性化することにより、ビット線及びそれと
接続されるセンス線を自動的にプリチャージしてもよ
い。

【００７７】クロックに同期した第２のアクティブコマ
ンド入力に応答して、前記第１あるいは第２のスイッチ
手段のうち、導通状態にあるスイッチ手段により接続さ
れるセンス線においてのみセンスアンプによりレベルが
増幅され、データがラッチされてもよい。

【００７８】前記他の半導体記憶装置に対する読み出し
制御方法であって、第１のアクティブコマンド入力後、
第１のワード線が選択される時点において、前記第１の
スイッチ手段は導通状態にあり、前記第２のスイッチ手
段は非導通状態にあり、前記第１のワード線が選択され
た後、導通状態にある前記第１のスイッチ手段を介して
ビット線に接続されるセンス線に接続されるセンスアン
プのみが活性化され、前記センス線及びビット線対の電
位差が増幅される事により、前記センスアンプにデータ
がラッチされ、リードコマンド入力後、前記センスアン
プにデータをラッチしている間に、前記第１のワード線
を非選択にしてメモリセルにデータを再び書き込みし、
前記第１及び第２のスイッチ手段を非導通にし、前記第
１及び第２のセンスアンプから分離された前記ビット線
をプリチャージし、前記センスアンプから、データを、
前記列選択信号により制御される前記第３のスイッチ手
段を介してコモンデータ線に読み出し、それと同期間
に、第２のスイッチ手段を導通状態にして、ビット線に
結合されるプリチャージ回路を活性化することにより、
ビット線及びそれと接続されるセンス線を自動的にプリ
チャージし、第２のアクティブコマンド入力後、第２の
ワード線が選択される時点において、前記第１のスイッ
チ手段は非導通状態になり、前記第２のスイッチ手段は
導通状態になり、導通状態にあるスイッチ手段により接
続されるセンス線においてのみセンスアンプによりレベ
ルが増幅され、ラッチされ、リードコマンド入力後、前
記センスアンプにデータをラッチしている間に、前記第
２のワード線を非選択にしてメモリセルにデータを再び
書き込みし、前記第１及び第２のスイッチ手段を非導通
にし、前記第１及び第２のセンスアンプから分離された
前記ビット線をプリチャージし、前記センスアンプか
ら、データを、前記列選択信号により制御される前記第
３のスイッチ手段を介してコモンデータ線に読み出し、
それと同期間に、前記第１のスイッチ手段を導通状態に
して、ビット線に結合されるプリチャージ回路を活性化
することにより、ビット線及びそれと接続されるセンス
線を自動的にプリチャージしてもよい。

【００７９】前記アクティブコマンドは、外部から供給
される行アドレスストローブ信号＊ＲＡＳ、列アドレス
ストローブ信号＊ＣＡＳ、ライトイネーブル信号＊Ｗ
Ｅ、出力イネーブル信号＊ＯＥ、行アドレス信号の信号
レベルの組み合わせとして前記制御回路に入力されても
よい。

【００８０】前記リードコマンドは、外部から供給され
る行アドレスストローブ信号＊ＲＡＳ、列アドレススト
ローブ信号＊ＣＡＳ、ライトイネーブル信号＊ＷＥ、出
力イネーブル信号＊ＯＥ、列アドレス信号の信号レベル
の組み合わせとして前記制御回路に入力されてもよい。

【００８１】前記半導体記憶装置は、好ましくはＤＲＡ
Ｍである。

【００８２】以下、作用について説明する。

【００８３】本発明の同期型半導体記憶装置または半導
体記憶装置は、第１のバンクに属する第１および第２の
メモリセルと、第１および第２のワード線と、第１およ
び第２のセンスアンプとを備えている。第１のセンスア
ンプが、第１のワード線に接続されている第１のメモリ
セルのデータを増幅し保持する。第１のセンスアンプが
データを増幅し保持している間、第２のセンスアンプは
ウエイトしている。その後、第２のセンスアンプが、第
２のワード線に接続されている第２のメモリセルのデー
タを増幅し保持する。第２のセンスアンプがデータを増
幅し保持している間、第１のセンスアンプはウエイトし
ている。

【００８４】第１および第２のメモリセルが第１および
第２のセンスアンプを共有しているため、本発明の同期
型半導体記憶装置または半導体記憶装置は、従来のシン
クロナスＤＲＡＭに比べて、異なるワード線に接続され
ているメモリセルに格納されてるデータを速く読み出す
ことができる。

【００８５】

【発明の実施の形態】以下に、本発明の実施形態１にお
ける同期型半導体記憶装置の構成を説明する。同期型半
導体記憶装置としては、シンクロナスＤＲＡＭなどがあ
る。図１は、本発明の実施形態１におけるシンクロナス
ＤＲＡＭの概略を示す図である。

【００８６】図１のシンクロナスＤＲＡＭは、センスア
ンプＳＡ１およびＳＡ２と、スイッチ手段ＳＷ１および
ＳＷ２と、メモリセルＭ１およびＭ２と、ワード線ＷＬ
１およびＷＬ２と、データバスＤＢおよび＊ＤＢを備え
ている。

【００８７】ワード線ＷＬ１に、メモリセルＭ１をアク
ティブにする信号が送られる。スイッチ手段ＳＷ１がオ
ン状態になり、メモリセルＭ１に格納されているデータ
が、センスアンプＳＡ１に送られ、増幅される。なお、
スイッチ手段ＳＷ２は、上述した、メモリセルＭ１をア
クティブにする信号が送られてからメモリセルＭ１に格
納されているデータが増幅される間、オフ状態を維持す
る。

【００８８】次に、ワード線ＷＬ２に、メモリセルＭ２
をアクティブにする信号が送られる。スイッチ手段ＳＷ
２がオン状態になり、メモリセルＭ２に格納されている
データが、センスアンプＳＡ２に送られ、増幅される。
メモリセルＭ２のデータがセンスアンプＳＡ２で増幅さ
れている間に、増幅されたメモリセルＭ１のデータが、
データバスＤＢおよび＊ＤＢから出力される。なお、ス
イッチ手段ＳＷ１は、上述した、メモリセルＭ２をアク
ティブにする信号が送られてからメモリセルＭ２に格納
されているデータが増幅される間、オフ状態を維持す
る。

【００８９】その後、増幅されたメモリセルＭ２のデー
タが、データバスＤＢおよび＊ＤＢから出力される。

【００９０】メモリセルＭ１およびＭ２がセンスアンプ
ＳＡ１およびＳＡ２を共有しているため、図１のシンク
ロナスＤＲＡＭは、従来のシンクロナスＤＲＡＭに比べ
て、それぞれのメモリセルに格納されてるデータを速く
読み出すことができる。

【００９１】上述した実施形態１では、メモリセルＭ１
に格納されてるデータがセンスアンプＳＡ１により増幅
されたが、メモリセルＭ１に格納されてるデータがセン
スアンプＳＡ２により増幅されてもよい。また、メモリ
セルＭ２に格納されてるデータがセンスアンプＳＡ１に
より増幅されてもよい。

【００９２】以下に、本発明の実施形態２における同期
型半導体記憶装置の構成を説明する。図２は、本発明の
実施形態２におけるシンクロナスＤＲＡＭの詳細を示す
図である。

【００９３】図２のシンクロナスＤＲＡＭは、センスア
ンプＳＡ１およびＳＡ２と、スイッチ手段ＳＷ１および
ＳＷ２と、列スイッチ回路ＹＳ１と、メモリセルＭ１、
Ｍ２およびＭ３を有するメモリアレイと、ワード線ＷＬ
１、ＷＬ２およびＷＬ３と、データバスＤＢ１、＊ＤＢ
１、ＤＢ２および＊ＤＢ２と、列アドレスバッファ１
ａ、１ｂ、列アドレスカウンタ２ａ、２ｂおよび列レコ
ーダ３ａ、３ｂを有する列ドライバＣＤ１およびＣＤ２
を備えている。メモリアレイは、複数のバンクＢＡＮＫ
１、ＢＡＮＫ２に分けられる。バンクＢＡＮＫ１の構成
は、バンクＢＡＮＫ２の構成と同じである。

【００９４】さらに、図２のシンクロナスＤＲＡＭは、
行アドレスバッファ４ａ、行デコーダ５ａおよびワード
線ドライバ６ａを有する行ドライバＲＤ１と、プリチャ
ージ回路ＰＣ、列スイッチ回路ＹＳ２と、データ線プリ
チャージ回路ＤＰＣ１およびＤＰＣ２とを備えている。

【００９５】アドレスＡＤは、行アドレスＲＡと列アド
レスＣＡを有している。行アドレスＲＡは、行アドレス
バッファ４ａに保持される。保持された行アドレスＲＡ
が行デコーダ５ａによってデコードされる。デコードさ
れた結果に基づいて、ワード線ドライバ６ａは、１つの
ワード線を選択する。

【００９６】列アドレスＣＡは、列アドレスバッファ１
ａおよび１ｂに保持される。保持された列アドレスＣＡ
は列アドレスカウンタ２ａおよび２ｂに入力される。列
アドレスカウンタ２ａおよび２ｂは、クロック毎にカウ
ントアップし、出力する。列アドレスカウンタ２ａおよ
び２ｂから出力された結果に基づいて、列デコーダ３ａ
および３ｂがデコードし、その結果である列選択信号Ｙ
１およびＹ２を出力する。

【００９７】制御回路は、外部から供給されるクロック
ＣＬＫ、チップセレクト信号＊ＣＳ、行アドレスストロ
ーブ信号＊ＲＡＳ、列アドレスストローブ信号＊ＣＡ
Ｓ、ライトイネーブル信号＊ＷＥおよびアドレスＡＤの
最上位ビットを示すバンク選択信号ＢＳに基づき、列ド
ライバＣＤ１およびＣＤ２と行ドライバＲＤ１などを制
御する。

【００９８】制御回路は、チップセレクト信号＊ＣＳが
低レベルのとき、クロックＣＬＫの立ち上がりから一連
の制御信号を出力する。バンク選択信号ＢＳは、アドレ
ス最上位ビットであり、低レベルのときバンク１の選択
を意味し、高レベルのときバンク２の選択を意味する。
行アドレスストローブ信号＊ＲＡＳが低レベルであり、
かつ、列アドレスストローブ信号＊ＣＡＳが高レベルの
とき、クロックＣＬＫの立ち上がりエッジのタイミング
で、アドレスＡＤが行アドレスバッファレジスタに保持
され、次いでビット線上へのデータの読み出し動作およ
びセンスアンプＳＡ１による増幅動作が行われる。行ア
ドレスストローブ信号＊ＲＡＳが高レベルであり、か
つ、列アドレスストローブ信号＊ＣＡＳが低レベルのと
き、クロックＣＬＫの立ち上がりエッジのタイミング
で、アドレスＡＤが列アドレスカウンタに保持され、ラ
イトイネーブル信号＊ＷＥが高レベルか低レベルかに応
じてビット線の電位であるデータの読み出し動作または
書き込み動作が行われる。

【００９９】制御回路は、ＪＥＤＥＣの規格に従って制
御動作を行い、チップセレクト信号＊ＣＳ、行アドレス
ストローブ信号＊ＲＡＳおよび列アドレスストローブ信
号＊ＣＡＳが共に低レベルのとき自動的にプリチャージ
を行う。次に、図２に従って、本発明のシンクロナスＤ
ＲＡＭの動作例を説明する。

【０１００】制御回路はモードレジスタ（図示されず）
を備えており、バースト長、ラッブタイプ、ＣＡＳレー
デンシを設定することが可能である。制御回路は、メモ
リセルアレイに対してセルフリフレッシュを行うセルフ
リフレッシュ回路を備えていてもよい。

【０１０１】なお、図２のシンクロナスＤＲＡＭでは、
バンク数は２つであるが、本発明を実施する際、バンク
数は２に限られない。バンク数は３つ以上であってもよ
い。

【０１０２】バンク数が３つ以上である場合、バンク
は、あるトランスファーゲートを介して、あるセンスア
ンプに接続され、他のトランスファーゲートを介して、
他のセンスアンプに接続される。つまり、隣接するバン
クは、１つのセンスアンプを共有する。なお、プリチャ
ージ回路ＰＣ、センスアンプＳＡ、列スイッチ回路ＹＳ
は、メモリセルアレイの構成は、後述するものと同じで
ある。

【０１０３】図３は、図２のシンクロナスＤＲＡＭの主
要部を拡大した図である。

【０１０４】メモリセルＭ１は、ＭＯＳキャパシタＣｃ
およびｎ形ＭＯＳトランジスタＮｃを有している。ＭＯ
ＳキャパシタＣｃの一端がグランド線に接続され、ＭＯ
ＳキャパシタＣｃの他端がｎ形ＭＯＳトランジスタＮｃ
を介してビット線群Ｂ１に接続されている。ｎ形ＭＯＳ
トランジスタＮｃのゲートは、ワード線群ＷＬ１に接続
されている。

【０１０５】メモリセルＭ２は、ＭＯＳキャパシタＣｃ
およびｎ形ＭＯＳトランジスタＮｃを有している。ＭＯ
ＳキャパシタＣｃの一端がグランド線に接続され、ＭＯ
ＳキャパシタＣｃの他端がｎ形ＭＯＳトランジスタＮｃ
を介してビット線＊Ｂ１に接続されている。ｎ形ＭＯＳ
トランジスタＮｃのゲートは、ワード線ＷＬ２に接続さ
れている。

【０１０６】スイッチ手段ＳＷ１は、第１電極、第２電
極およびゲート電極を持つｎ形ＭＯＳトランジスタＮ１
４およびＮ１５を有している。ｎ形ＭＯＳトランジスタ
Ｎ１４の第１電極はセンス線Ｓ１に接続され、ｎ形ＭＯ
ＳトランジスタＮ１４の第２電極はビット線Ｂ１に接続
されている。ｎ形ＭＯＳトランジスタＮ１４は、そのゲ
ート電極が高レベルのトランスファーゲート信号ＴＧ１
Ｌを受け取ると、センス線Ｓ１とビット線Ｂ１を電気的
に接続する。

【０１０７】ｎ形ＭＯＳトランジスタＮ１５の第１電極
はセンス線＊Ｓ１に接続され、ｎ形ＭＯＳトランジスタ
Ｎ１５の第２電極はビット線＊Ｂ１に接続されている。
ｎ形ＭＯＳトランジスタＮ１５は、そのゲート電極が高
レベルのトランスファーゲート信号ＴＧ１Ｌを受け取る
と、センス線＊Ｓ１とビット線＊Ｂ１を電気的に接続す
る。

【０１０８】スイッチ手段ＳＷ２は、第１電極、第２電
極およびゲート電極を持つｎ形ＭＯＳトランジスタＮ１
６およびＮ１７を有している。ｎ形ＭＯＳトランジスタ
Ｎ１４およびＮ１５を用いる代わりに、ｎ形ＭＯＳトラ
ンジスタＮ１６およびＮ１７を用いたことを除いて、ス
イッチ手段ＳＷ２の構成は、スイッチ手段ＳＷ１の構成
と同じである。ｎ形ＭＯＳトランジスタＮ１６およびＮ
１７は、それらのゲート電極が高レベルのトランスファ
ーゲート信号ＴＧ１Ｒを受け取ると、センス線Ｓ２およ
びＳ＊２と、ビット線Ｂ１およびＢ＊１を電気的に接続
する。

【０１０９】プリチャージ回路ＰＣは、第１の電極、第
２の電極、ゲート電極を持つｎ形ＭＯＳトランジスタＮ
１１、Ｎ１２およびＮ１３を有している。ｎ形ＭＯＳト
ランジスタＮ１１およびＮ１２の第１の電極は、電位Ｖ
ＣＣ／２の電源供給線に接続され、ｎ形ＭＯＳトランジ
スタＮ１１の第２の電極は、ビット線Ｂ１に接続され、
ｎ形ＭＯＳトランジスタＮ１２の第２の電極は、ビット
線＊Ｂ１に接続される。ｎ形ＭＯＳトランジスタＮ１３
の第１の電極および第２の電極は、ビット線Ｂ１および
＊Ｂ１にそれぞれ接続され、ｎ形ＭＯＳトランジスタＮ
１３はイコライズ素子として働く。

【０１１０】ｎ形ＭＯＳトランジスタＮ１１およびＮ１
２のゲート電極は、プリチャージ信号ＰＲ１を受け取
る。プリチャージ信号ＰＲ１が高レベルのとき、プリチ
ャージ回路ＰＣは、少なくともビット線ビット線Ｂ１お
よび＊Ｂ１の電位をＶｃｃ／２にプリチャージする。

【０１１１】センスアンプＳＡ１は、ｎ形ＭＯＳトラン
ジスタＮ１〜Ｎ３およびｐ形ＭＯＳトランジスタＰ１〜
Ｐ３を備えている。センスアンプＳＡ１は、センス線Ｓ
１および＊Ｓ１に接続される。

【０１１２】ｎ形ＭＯＳトランジスタＮ３およびＰ形Ｍ
ＯＳトランジスタＰ３のゲートにはセンスアンプ駆動信
号ＳＥ１と、センスアンプ駆動信号ＳＥ１の反転信号で
あるセンスアンプ駆動反転信号＊ＳＥ１とがそれぞれ入
力される。センスアンプＳＡ１は、センスアンプ駆動信
号ＳＥ１が高レベルであるとき、センス線Ｓ１および＊
Ｓ１と電気的に接続されたビット線Ｂ１と＊Ｂ１の電位
差を増幅する。ビット線Ｂ１と＊Ｂ１の電位差は、セン
スアンプＳＡ１によって、電源電位ＶＣＣまたは接地電
位ＧＮＤにフルスィングされる。

【０１１３】センスアンプＳＡ２の構成はセンスアンプ
ＳＡ１の構成と同じである。なお、センスアンプＳＡ２
では、センスアンプ駆動信号ＳＥ１およびセンスアンプ
駆動反転信号＊ＳＥ１の代わりにセンスアンプ駆動信号
ＳＥ２およびセンスアンプ駆動反転信号＊ＳＥ２がセン
スアンプＳＡ２に入力される。

【０１１４】列スイッチ回路ＹＳ１は、第１の電極、第
２の電極およびゲート電極を持つｎ形ＭＯＳトランジス
タＮ１８およびＮ１９を有している。ｎ形ＭＯＳトラン
ジスタＮ１８の第１の電極はデータバスＤＢ１に接続さ
れ、ｎ形ＭＯＳトランジスタＮ１９の第１の電極はデー
タバス＊ＤＢ１に接続される。ｎ形ＭＯＳトランジスタ
Ｎ１９の第２の電極はセンス線Ｓ１に接続され、ｎ形Ｍ
ＯＳトランジスタＮ１９の第２の電極はセンス線＊Ｓ１
に接続される。ｎ形ＭＯＳトランジスタＮ１８およびＮ
１９のゲートには、列選択信号Ｙ１が入力される。

【０１１５】列スイッチ回路ＹＳ２は、第１電極、第２
電極およびゲート電極を持つｎ形ＭＯＳトランジスタＮ
２８およびＮ２９を有している。ｎ形ＭＯＳトランジス
タＮ１８およびＮ１９を用いる代わりに、ｎ形ＭＯＳト
ランジスタＮ２８およびＮ２９を用いたことを除いて、
列スイッチ回路ＹＳ２の構成は、列スイッチ回路ＹＳ１
の構成と同じである。

【０１１６】データ線プリチャージ回路ＤＰＣ１は、デ
ータバスＤＢ１とデータバス＊ＤＢ１の間に接続されて
いる。データ線プリチャージ回路ＤＰＣ１には、データ
線プリチャージ信号ＤＢＰ１が入力される。データ線プ
リチャージ信号ＤＢＰ１が入力されると、データバスＤ
Ｂ１および＊ＤＢ１がプリチャージされる。

【０１１７】データ線プリチャージ回路ＤＰＣ２は、デ
ータバスＤＢ２とデータバス＊ＤＢ２の間に接続されて
いる。データ線プリチャージ回路ＤＰＣ２には、データ
線プリチャージ信号ＤＢＰ２が入力される。データ線プ
リチャージ信号ＤＢＰ２が入力されると、データバスＤ
Ｂ２および＊ＤＢ２がプリチャージされる。

【０１１８】データバスＤＢ１、＊ＤＢ１、ＤＢ２およ
び＊ＤＢ２は、入出力回路３０に接続されている。入出
力回路３０は、データバスをマルチプレクスする回路
と、データバスＤＢ１、＊ＤＢ１、ＤＢ２、＊ＤＢ２の
電位差を増幅するセンスアンプと、データバス上のデー
タを保持するフリップフロップとを備えている。

【０１１９】図４は、実施形態２のシンクロナスＤＲＡ
Ｍの動作を示す図である。ただし、バーストレングスが
４であり、ＣＡＳレーテンシが２であるとする。

【０１２０】バンク１の第１行からデータがリードさ
れ、次に連続して同一バンク１の第２行からデータがリ
ードされる場合の動作を説明する。この場合、バンク２
は動作に関与しないので、ビット線対群Ｂ２、＊Ｂ２お
よびセンス線対群Ｓ３、＊Ｓ３は継続してプリチャージ
状態にあり、それに関係する各信号、例えばワード線Ｗ
Ｌ２等は全て非アクティブ状態にある。

【０１２１】以下において、例えば（ｔ０）の動作は、
時刻ｔ０から始まる一連の動作を意味する。

【０１２２】時刻ｔ０より前、プリチャージ信号ＰＲ１
およびトランスファーゲート信号ＴＧ１ＬとＴＧ１Ｒは
高レベルであり、ビット線Ｂ１および＊Ｂ１と、センス
線Ｓ１、＊Ｓ１、Ｓ２および＊Ｓ２は全て電位Ｖｃｃ／
２にプリチャージされている。ここで、トランスファー
ゲート信号の高レベルとは、電源電圧Ｖｃｃを昇圧した
ブーストレベルである。

【０１２３】（ｔ０）において、チップセレクト信号＊
ＣＳが低レベルであり、行アドレスストローブ信号＊Ｒ
ＡＳが低レベルであり、列アドレスストローブ信号＊Ｃ
ＡＳが高レベルであり、バンク選択信号ＢＳ１（図示さ
れず）が高レベルであり、バンク選択信号ＢＳ２（図示
されず）が低レベルである。このため、以下に示すよう
に、バンク１のアクティブ動作が行われる。

【０１２４】プリチャージ信号ＰＲ１が低レベルとな
り、ビット線Ｂ１および＊Ｂ１と、センス線Ｓ１、＊Ｓ
１と、Ｓ２、＊Ｓ２とのプリチャージ状態が解除され、
それらの線はフローティング状態になる。また、トラン
スファーゲート信号ＴＧ１Ｒが低レベルになるため、ビ
ット線Ｂ１および＊Ｂ１は、センス線Ｓ２および＊Ｓ２
と分離される。

【０１２５】アドレスＡＤのうちの少なくとも行アドレ
スＲＡ１が、行アドレスバッファレジスタ４ａに保持さ
れる。行アドレスバッファレジスタ４ａに保持されたデ
ータに基づき、行デコーダ５ａは、ワード線、例えばワ
ード線ＷＬ１を選択する。このとき、ワード線ＷＬ１の
レベルは、高レベルとなる。ワード線ＷＬ１が選択され
ると、メモリセルキャパシタに蓄積された電荷が、ビッ
ト線Ｂ１および＊Ｂ１と、センス線Ｓ１および＊Ｓ１に
転送される。このため、ビット線Ｂ１とビット線＊Ｂ１
の間に微小電位差が生じ、センス線Ｓ１とセンス線＊Ｓ
１の間にも微小電位差が生じる。

【０１２６】なお、ワード線の高レベルとは、電源電圧
Ｖｃｃを昇圧したブーストレベルを意味する。

【０１２７】（ｔ１）において、センスアンプ駆動信号
ＳＥ１が高レベルになり、センスアンプＳＡ１が動作状
態になる。センスアンプＳＡ１は、センス線Ｓ１および
＊Ｓ１の電位を増幅する。また、センスアンプＳＡ１
は、増幅された電位であるデータを保持する。つまり、
１行分のデータが複数のセンスアンプＳＡ１により保持
される。さらに、それらのデータは、ワード線ＷＬ１に
接続されているメモリセルに書き込まれる。

【０１２８】（ｔ２）において、チップセレクト信号＊
ＣＳが低レベルであり、行アドレスストローブ信号＊Ｒ
ＡＳが高レベルであり、列アドレスストローブ信号＊Ｃ
ＡＳが低レベルであり、ライトイネーブル信号＊ＷＥが
高レベルであり、バンク選択信号ＢＳが低レベルであ
る。

【０１２９】本実施形態では、バーストレングスが４で
あるため、以下に示すように、センスアンプＳＡ１から
４ワード（本実施例では、１ワード＝１ビット）のデー
タのシリアルリード動作が行なわれる。

【０１３０】ワード線ＷＬ１が低レベルとなり、ビット
線Ｂ１および＊Ｂ１の電位であるデータが、ワード線Ｗ
Ｌ１に接続されているメモリセルに格納され、保持され
る。トランスファーゲート信号ＴＧ１Ｌが低レベルとな
り、ビット線Ｂ１および＊Ｂ１が、センス線Ｓ１および
＊Ｓ１と分離される。また、データバスプリチャージ信
号ＤＢＰ１が低レベルになり、データバスＤＢ１および
＊ＤＢ１のプリチャージ状態が解除される。なお、複数
のセンスアンプＳＡ１は、第１の行のデータを保持して
いる。

【０１３１】ＣＡＳレーテンシが２であるので、アドレ
スＡＤのうちの少なくともアドレスＣＡ１が、列アドレ
スバッファ１ａによってラッチされる。ラッチされたア
ドレスＣＡ１が列アドレスカウンタ２ａに出力される。
列アドレスカウンタ２ａから出力される最初の列アドレ
スによって選択される列選択信号Ｙ１（１）が高レベル
になり、センス線Ｓ１および＊Ｓ１の電位であるデータ
がデータバスＤＢ１および＊ＤＢ１上に転送される。こ
の列選択信号Ｙ１は再度低レベルに戻される。ここで、
Ｙ１（ｎ）は、列デコータ３ａによって選択された、第
ｎ列を意味する。

【０１３２】データバスＤＢ１および＊ＤＢ１の電位で
あるデータは、入力出力回路３０が有するリードアンプ
によって増幅され、リードデータ線に出力される。リー
ドアンプおよびリードデータ線の構成については、図５
に示す。

【０１３３】バンク１のうちのメモリセルに対する次の
アクセスに備えて、バンク１ではプリチャージ動作が行
なわれる。プリチャージ信号ＰＲ１が高レベルになり、
バンク１のビット線Ｂ１および＊Ｂ１が電位Ｖｃｃ／２
にプリチャージされる。

【０１３４】（ｔ３）において、リードデータ線の電位
である第１のデータがリードラッチによりラッチされ、
ＤＱ出力端子から出力される。リードラッチの構成につ
いては、図５に示す。

【０１３５】また、バンク１の別の行アドレスが入力さ
れるのに備えて、トランスファーゲート信号ＴＧ１Ｒが
高レベルになり、センス線Ｓ２および＊Ｓ２がプリチャ
ージされる。（ｔ３）の間に、列アドレスカウンタ２ａ
が、列アドレスカウンタ２ａに格納されている値をアド
レスカウントアップする。列デコーダ３ａは、カウント
アップされた値に基づき、第２列を選択する。このと
き、列選択信号Ｙ１（２）が高レベルになる。第２列が
選択されると、第２列に属するセンスアンプＳＡ１か
ら、第２列に属するセンス線Ｓ１および＊Ｓ１の電位で
ある第２のデータがデータバスＤＢ１および＊ＤＢ１に
転送される。その後、列選択信号Ｙ１（２）は、低レベ
ルに戻る。

【０１３６】データバスＤＢ１および＊ＤＢ１の電位で
ある第２データは、リードアンプによって増幅され、リ
ードデータ線に出力される。

【０１３７】（ｔ４）において、クロックの立ち上がり
時に、行アドレスストローブ信号＊ＲＡＳが低レベルで
あり、バンク１の第２の行アドレスが入力される。以下
に示すように、バンク１のアクティブ動作が行われる。

【０１３８】プリチャージ信号ＰＲ１が低レベルとな
り、ビット線Ｂ１および＊Ｂ１と、センス線Ｓ２および
＊Ｓ２のプリチャージ状態は解除され、それらの線がフ
ローティング状態になる。

【０１３９】アドレスＡＤのうちの少なくとも行アドレ
スＲＡ２が、行アドレスバッファレジスタ４ａに保持さ
れる。行アドレスバッファレジスタ４ａに保持されたデ
ータに基づき、行デコーダ５ａは、ワード線、例えばワ
ード線ＷＬ２を選択する。このとき、ワード線ＷＬ２の
レベルは、高レベルとなる。ワード線ＷＬ２が選択され
ると、メモリセルキャパシタに蓄積された電荷が、ビッ
ト線Ｂ１および＊Ｂ１と、センス線Ｓ２および＊Ｓ２に
転送される。このため、ビット線Ｂ１とビット線＊Ｂ１
の間に微小電位差が生じ、センス線Ｓ２とセンス線＊Ｓ
２の間にも微小電位差が生じる。

【０１４０】一方、リードデータ線の電位である第２の
データがリードラッチによりラッチされ、ＤＱ出力端子
から出力される。（ｔ４）の間に、列アドレスカウンタ
２ａが、保持している値をカウントアップし、カウント
アップされた値が列デコーダに出力される。列デコーダ
は、カウントアップされた値に基づき、第３の列アドレ
スを選択する。このとき、列選択信号Ｙ１（３）が高レ
ベルになる。列選択信号Ｙ１（３）が高レベルになる
と、第３の列に属するセンス線Ｓ１および＊Ｓ１の電位
であるデータがデータバスＤＢ１および＊ＤＢ１に転送
される。この列選択信号Ｙ１（３）は再度低レベルに戻
される。

【０１４１】データバスＤＢ１および＊ＤＢ１の電位で
ある第３データは、リードアンプによって増幅され、リ
ードデータ線に出力される。

【０１４２】（ｔ５）において、センスアンプ駆動信号
ＳＥ２が高レベルになり、センスアンプＳＡ２が動作状
態になる。センスアンプＳＡ２は、センス線Ｓ２および
＊Ｓ２の電位であるデータを増幅する。また、センスア
ンプＳＡ２は、増幅された電位であるデータを保持す
る。つまり、１行分のデータが複数のセンスアンプＳＡ
２により保持される。さらに、それらのデータは、ワー
ド線ＷＬ２に接続されているメモリセルに書き込まれ
る。

【０１４３】リードデータ線の電位である第３のデータ
がリードラッチによりラッチされ、ＤＱ出力端子に出力
される。（ｔ５）の間に、列アドレスカウンタ２ａが、
保持している値をカウントアップし、カウントアップさ
れた値が列デコーダ３ａに出力される。列デコーダ３ａ
は、カウントアップされた値に基づき、第４の列アドレ
スを選択する。このとき、列選択信号Ｙ１（４）が高レ
ベルになる。列選択信号Ｙ１（４）が高レベルになる
と、第４の列に属するセンス線Ｓ１および＊Ｓ１の電位
であるデータがデータバスＤＢ１および＊ＤＢ１に転送
される。この列選択信号Ｙ１（４）は再度低レベルに戻
される。

【０１４４】（ｔ６）において、リードデータ線の電位
である第４のデータがリードラッチによりラッチされ、
ＤＱ出力端子に出力される。一方、チップセレクト信号
＊ＣＳが低レベルであり、行アドレスストローブ信号＊
ＲＡＳが高レベルであり、列アドレスストローブ信号＊
ＣＡＳが低レベルであり、バーストレングスが４である
ため、以下に示すように、４ワードのデータが、センス
アンプＳＡ２からシリアルリードされる動作が行なわれ
る。

【０１４５】ワード線ＷＬ２の電位が低レベルとなり、
ビット線Ｂ１および＊Ｂ１の電位であるデータが、ワー
ド線ＷＬ２に接続されているメモリセルに格納され、保
持される。

【０１４６】トランスファーゲート信号ＴＧ１Ｒが低レ
ベルとなり、ビット線Ｂ１および＊Ｂ１が、センス線Ｓ
２および＊Ｓ２とが分離される。また、データバスプリ
チャージ信号ＤＢＰ２が低レベルになり、データバスＤ
Ｂ２および＊ＤＢ２のプリチャージ状態が解除される。
ＣＡＳレーテンシが２であるため、アドレスＡＤのうち
少なくとも列アドレスＣＡ２が、列アドレスバッファ１
ｂによってラッチされる。ラッチされたアドレスＣＡ２
が列アドレスカウンタ２ｂに出力される。列アドレスカ
ウンタ２ｂから出力される最初の列アドレスによって選
択される列選択信号Ｙ２（１）が高レベルになり、セン
ス線Ｓ２および＊Ｓ２の電位であるデータがデータバス
ＤＢ２および＊ＤＢ２に転送される。この列選択信号Ｙ
１は再度低レベルに戻される。ここで、Ｙ２（ｎ）は、
列デコータ３ｂによって選択された、第ｎ列を意味す
る。

【０１４７】データバスＤＢ２および＊ＤＢ２の電位で
あるデータは、入力出力回路３０が有するリードアンプ
によって増幅され、リードデータ線に出力される。

【０１４８】バンク１のうちのメモリセルに対する次の
アクセスに備えて、バンク１ではプリチャージ動作が行
なわれる。プリチャージ信号ＰＲ１が高レベルになり、
バンク１のビット線Ｂ１および＊Ｂ１が電位Ｖｃｃ／２
にプリチャージされる。また、センスイネーブル信号Ｓ
Ｅ１が低レベルになり、センス線Ｓ１および＊Ｓ１がフ
ローティング状態になる。

【０１４９】（ｔ７）において、リードデータ線の電位
である第１のデータがリードラッチによりラッチされ、
ＤＱ出力端子から出力される。

【０１５０】また、バンク１の別の行アドレスが入力さ
れるのに備えて、トランスファーゲート信号ＴＧ１Ｌが
高レベルになり、センス線Ｓ１および＊Ｓ１がプリチャ
ージされる。（ｔ７）の間に、列アドレスカウンタ２ｂ
が、列アドレスカウンタ２ｂに格納されている値をアド
レスカウントアップする。列デコーダ３ｂは、カウント
アップされた値に基づき、第２列を選択する。このと
き、列選択信号Ｙ２（２）が高レベルになる。第２列が
選択されると、第２列に属するセンスアンプＳＡ２か
ら、第２列に属するセンス線Ｓ２および＊Ｓ２の電位で
ある第２のデータがデータバスＤＢ２および＊ＤＢ２に
転送される。その後、列選択信号Ｙ２（２）は、低レベ
ルに戻る。

【０１５１】データバスＤＢ２および＊ＤＢ２の電位で
ある第２データは、リードアンプによって増幅され、リ
ードデータ線に出力される。

【０１５２】（ｔ８）において、行アドレスストローブ
信号＊ＲＡＳが低レベルであり、バンク１の第３の行ア
ドレスが行アドレスバッファ４ａに入力される。以下に
示すように、バンク１のアクティブ動作が行われる。

【０１５３】プリチャージ信号ＰＲ１が低レベルとな
り、バンク１のビット線Ｂ１および＊Ｂ１と、センス線
Ｓ１および＊Ｓ１のプリチャージ状態が解除され、それ
らの線はフローティング状態になる。

【０１５４】アドレスＡＤのうち少なくとも行アドレス
ＲＡ３が行アドレスバッファレジスタ４ａに保持され
る。保持された行アドレスＲＡが行デコーダ５ａによっ
てデコードされる。デコードされた結果に基づいて、ワ
ード線ドライバ６ａは、ワード線、例えば、ワード線Ｗ
Ｌ３を選択する。このとき、ワード線ＷＬ３は高レベル
である。

【０１５５】メモリセルキャパシタに蓄積された電荷が
ビット線Ｂ１および＊Ｂ１と、センス線Ｓ１および＊Ｓ
１に転送される。このため、ビット線Ｂ１とビット線＊
Ｂ１の間に微小電位差が生じ、センス線Ｓ１とセンス線
＊Ｓ１の間にも微小電位差が生じる。

【０１５６】一方、リードデータ線の電位である第２の
データがリードラッチによりラッチされ、ＤＱ出力端子
から出力される。（ｔ８）の間に、列アドレスカウンタ
２ｂが列アドレスカウンタ２ｂに格納されている値をア
ドレスカウントアップする。列デコーダ３ｂは、カウン
トアップされた値に基づき、第３列を選択する。このと
き、列選択信号Ｙ２（３）が高レベルになる。第３列が
選択されると、第３列に属するセンスアンプＳＡ２か
ら、第３列に属するセンス線Ｓ２および＊Ｓ２の電位で
ある第３のデータがデータバスＤＢ２および＊ＤＢ２に
転送される。その後、列選択信号Ｙ２（３）は、低レベ
ルに戻る。

【０１５７】データバスＤＢ２および＊ＤＢ２の電位で
ある第３データは、リードアンプによって増幅され、リ
ードデータ線に出力される。

【０１５８】（ｔ９）において、センスアンプ駆動信号
ＳＥ１が高レベルになり、センスアンプＳＡ１が動作状
態になる。センスアンプＳＡ１は、センス線Ｓ１および
＊Ｓ１の電位であるデータを増幅する。また、センスア
ンプＳＡ１は、増幅された電位であるデータを保持す
る。つまり、１行分のデータが複数のセンスアンプＳＡ
１により保持される。さらに、それらのデータは、ワー
ド線ＷＬ３に接続されているメモリセルに書き込まれ
る。

【０１５９】リードデータ線の電位である第３のデータ
がリードラッチによりラッチされ、ＤＱ出力端子に出力
される。（ｔ９）の間に、列アドレスカウンタ２ｂが、
保持している値をカウントアップし、カウントアップさ
れた値が列デコーダ３ｂに出力される。列デコーダ３ｂ
は、カウントアップされた値に基づき、第４の列アドレ
スを選択する。このとき、列選択信号Ｙ２（４）が高レ
ベルになる。列選択信号Ｙ２（４）が高レベルになる
と、第４の列に属するセンス線Ｓ２および＊Ｓ２の電位
であるデータがデータバスＤＢ２および＊ＤＢ２に転送
される。この列選択信号Ｙ２（４）は再度低レベルに戻
される。データバスＤＢ２および＊ＤＢ２の電位である
第４データは、リードアンプによって増幅され、リード
データ線に出力される。

【０１６０】（ｔ１０）において、リードデータ線の電
位である第４のデータがリードラッチによりラッチさ
れ、ＤＱ出力端子に出力される。一方、チップセレクト
信号＊ＣＳが低レベルであり、行アドレスストローブ信
号＊ＲＡＳが高レベルであり、列アドレスストローブ信
号＊ＣＡＳが低レベルであり、バーストレングスが４で
あるため、以下に示すように、４ワードのデータが、セ
ンスアンプＳＡ２からシリアルリードされる動作が行な
われる。

【０１６１】ワード線ＷＬ３の電位が低レベルとなり、
ビット線Ｂ１および＊Ｂ１の電位であるデータが、ワー
ド線ＷＬ３に接続されているメモリセルに格納され、保
持される。

【０１６２】トランスファーゲート信号ＴＧ１Ｌが低レ
ベルとなり、ビット線Ｂ１および＊Ｂ１が、センス線Ｓ
１および＊Ｓ１とが分離される。また、データバスプリ
チャージ信号ＤＢＰ１が低レベルになり、データバスＤ
Ｂ１および＊ＤＢ１のプリチャージ状態が解除される。
ＣＡＳレーテンシが２であるため、アドレスＡＤのうち
少なくとも列アドレスＣＡ３が、列アドレスバッファ１
ａによってラッチされる。ラッチされたアドレスＣＡ３
が列アドレスカウンタ２ａに出力される。列アドレスカ
ウンタ２ａから出力される最初の列アドレスによって選
択される列選択信号Ｙ１（１）が高レベルになり、セン
ス線Ｓ１および＊Ｓ１の電位であるデータがデータバス
ＤＢ１および＊ＤＢ１に転送される。この列選択信号Ｙ
１は再度低レベルに戻される。

【０１６３】データバスＤＢ１および＊ＤＢ１の電位で
あるデータは、入力出力回路３０が有するリードアンプ
によって増幅され、リードデータ線に出力される。

【０１６４】バンク１のうちのメモリセルに対する次の
アクセスに備えて、バンク１ではプリチャージ動作が行
なわれる。プリチャージ信号ＰＲ１が高レベルになり、
バンク１のビット線Ｂ１および＊Ｂ１が電位Ｖｃｃ／２
にプリチャージされる。また、センスイネーブル信号Ｓ
Ｅ２が低レベルになり、センス線Ｓ２および＊Ｓ２がフ
ローティング状態になる。

【０１６５】（ｔ１１）において、リードデータ線の電
位である第１のデータがリードラッチによりラッチさ
れ、ＤＱ出力端子から出力される。

【０１６６】また、バンク１の別の行アドレスが入力さ
れるのに備えて、トランスファーゲート信号ＴＧ１Ｒが
高レベルになり、センス線Ｓ２および＊Ｓ２がプリチャ
ージされる。（ｔ１１）の間に、列アドレスカウンタ２
ａが、列アドレスカウンタ２ａに格納されている値をア
ドレスカウントアップする。列デコーダ３ａは、カウン
トアップされた値に基づき、第２列を選択する。このと
き、列選択信号Ｙ１（２）が高レベルになる。第２列が
選択されると、第２列に属するセンスアンプＳＡ１か
ら、第２列に属するセンス線Ｓ１および＊Ｓ１の電位で
ある第２のデータがデータバスＤＢ１および＊ＤＢ１に
転送される。その後、列選択信号Ｙ１（２）は、低レベ
ルに戻る。

【０１６７】データバスＤＢ１および＊ＤＢ１の電位で
ある第２データは、リードアンプによって増幅され、リ
ードデータ線に出力される。

【０１６８】上述したように、同一バンクのいかなる行
データをも連続して読み出すことができる。

【０１６９】バンク２では、バンク選択信号ＢＳを高レ
ベルにし、センスアンプ群ＳＡ２およびＳＡ３を用いる
ことにより、バンク１と全く同じ方法で、異なった行ア
ドレスから連続してデータを読み出すことができる。

【０１７０】本発明の実施形態２のシンクロナスＤＲＡ
Ｍでは、選択されたワード線に接続されているメモリセ
ルのデータが、センスアンプに保持される。その後、セ
ンスアンプに保持されたデータが、データバスに連続し
て転送される。上述したようなデータの読み出しが行わ
れている間に、同じバンクに属し、上記ワード線とは異
なるワード線に接続されているメモリセルに対しアクセ
ス要求があった場合、もう１つのセンスアンプに、上記
ワード線とは異なるワード線に接続されているメモリセ
ルのデータが保持される。このため、メモリセルに格納
されているデータを間断なくアクセスすることができ
る。本発明の実施形態２のシンクロナスＤＲＡＭは、従
来のシンクロナスＤＲＡＭに比べて、無駄時間を低減す
ることができる。

【０１７１】さらに、ワード線が選択された時点におい
て、第１および第２のスイッチ手段のうち、一方を導通
状態にすることによりセンス線へのデータ転送を速める
ことができ、他方を非導通状態にすることによりビット
線へのデータ転送を速めることができる。

【０１７２】本発明の実施形態２のシンクロナスＤＲＡ
Ｍは、ビット線およびセンス線の電圧差を同時に増幅す
ることができる。データがメモリセルに再び書き込みさ
れる場合、その再び書き込み時期を早くすることができ
る。また、データがセンス線からデータバスに転送され
るデータ転送時期を早めることができる。

【０１７３】また、一方のセンスアンプがデータを保持
している間に、そのセンスアンプが保持しているデータ
がメモリセルに再び書き込みされる。更に次のアクセス
に備えて、ビット線および他方のセンスアンプがプリチ
ャージされるので、次のアクセスヘの移行が高速に行な
える。

【０１７４】なお、センスアンプが隣接したバンクの間
に配置される場合、シンクロナスＤＲＡＭのチップサイ
ズの増加を低減することが可能である。

【０１７５】上記実施形態１および２では、同期型半導
体記憶装置の一種であるシンクロナスＤＲＡＭについて
述べたが、本発明が、半導体記憶装置、例えはＤＲＡＭ
またはＳＲＡＭにおいても実施できることは言うまでも
ない。

【０１７６】

【発明の効果】本発明の同期型半導体記憶装置または半
導体記憶装置は、第１のバンクに属する少なくとも２つ
のメモリセルと、少なくとも２つのワード線と、第１お
よび第２のセンスアンプとを備えている。このため、前
記第１のセンスアンプが、あるワード線に接続されてい
るメモリセルのデータを増幅し保持し、前記第２のセン
スアンプが、他のワード線に接続されているメモリセル
のデータを増幅し保持する。第１のバンクに属するメモ
リセルが第１および第２のセンスアンプを共有している
ため、本発明の同期型半導体記憶装置または半導体記憶
装置は、従来の半導体記憶装置に比べて、異なるワード
線に接続されているメモリセルに格納されてるデータを
速く読み出すことができる。

【０１７７】同一バンクに属し、マトリクス状に配置さ
れた複数のメモリセルと、第１および第２のアンプと、
第１〜第４のスイッチ手段と、第１および第２のワード
線と、第１および第２のビット線と、第１〜第４のセン
ス線と、第１および第２のデータバスとを備えた本発明
の、同期型半導体記憶装置または半導体記憶装置の制御
方法は、前記第１のワード線が選択された後、導通状態
にある前記第１のスイッチ手段を介して前記第１および
第２のビット線に接続される前記第１および第２のセン
ス線に接続される前記第１のセンスアンプのみを活性化
し、前記第１のセンスアンプが、前記第１および第２の
センス線の電位差を増幅し、前記増幅されたデータをラ
ッチする工程と、前記第２のスイッチ手段に接続される
前記第３および第４のセンス線に接続される前記第２の
センスアンプのみを活性化し、前記第２のセンスアンプ
が、前記第３および第４のセンス線の電位差を増幅し、
前記増幅されたデータをラッチする工程と包含する。

【０１７８】このため、本発明の同期型半導体記憶装置
または半導体記憶装置の制御方法は、従来の制御方法に
比べて、異なるワード線に接続されているメモリセルに
格納されてるデータを速く読み出すことができる。

【図面の簡単な説明】

【図１】本発明の実施形態１におけるシンクロナスＤＲ
ＡＭの概略を示す図である。

【図２】本発明の実施形態２におけるシンクロナスＤＲ
ＡＭの詳細を示す図である。

【図３】図２のシンクロナスＤＲＡＭの主要部を拡大し
た図である。

【図４】実施形態２のシンクロナスＤＲＡＭの動作を示
す図である。

【図５】リードアンプ、リードデータ線、およびリード
ラッチの構成を示す図である。

【図６】一般的なシンクロナスＤＲＡＭのブロック図で
ある。

【図７】ＪＥＤＥＣの規格に従って、図６のシンクロナ
スＤＲＡＭから出力されるデータと時間との関係を示す
図である。

【符号の説明】

ＳＡ１ センスアンプ ＳＡ２ センスアンプ ＳＷ１ スイッチ手段 ＳＷ２ スイッチ手段 Ｍ１ メモリセル Ｍ２ メモリセル ＤＢ データバス ＊ＤＢ データバス

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれが異なるワード線に接続された
   複数のメモリセルを有し、各ワード線に複数のメモリセ
   ルが接続された第１のバンクと、 該第１のバンク内におけるメモリセルの各列毎にそれぞ
   れ設けられて、各列のメモリセルのデータをそれぞれ増
   幅して保持する第１および第２のセンスアンプとを有
   し、 前記第１のバンクの各列のメモリセルは、第１のスイッ
   チ手段によって前記第１のセンスアンプと電気的に接続
   および非接続とされるとともに、第２のスイッチ手段に
   よって前記第２のセンスアンプと電気的に接続および非
   接続とされ、 前記第１のワード線に接続された各メモリセルのデータ
   を、前記第１のスイッチ手段のオンにより該第１のセン
   スアンプによって保持し、該第１スイッチ手段がオフさ
   れて該データがデータバスに読み出されている間に、前
   記第２のスイッチ手段のオンにより、該メモリセルが接
   続された第１のワード線とは異なる第２のワード線に接
   続された各メモリセルのデータを該第２のセンスアンプ
   によって 増幅して保持するように制御する制御回路をさ
   らに有することを特徴とする半導体記憶装置。
2. 【請求項２】 前記制御回路は、クロックに同期して動
   作する請求項１に記載の半導体記憶装置。
3. 【請求項３】 複数のメモリセルを有し、各メモリセル
   が前記第１のバンクの各メモリセルが接続されたワード
   線とは異なるワード線にそれぞれ接続された第２のバン
   クと、 該第２のバンクの各メモリセルのデータを、それぞれ増
   幅して保持する第３のセンスアンプとをさらに有し、 前記第２のセンスアンプが、該第２のバンクの各メモリ
   セルのデータをそれぞれ増幅して保持するように構成さ
   れている請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 前記第１のバンク内のメモリセルの列の
   アドレスを、列アドレスストローブ信号＊ＣＡＳの立ち
   下がりに同期してカウントする列アドレスカウンタと、 該列アドレスカウンタからの出力信号に応じて、該第１
   のバンク内のメモリセルの列を選択する列デコーダとを
   さらに備えた請求項１に記載の半導体記憶装置。
5. 【請求項５】 前記第１のバンク内のメモリセルの列の
   アドレスを前記クロックに同期してカウントする列アド
   レスカウンタと、 該列アドレスカウンタからの出力信号に応じて、第１の
   バンク内の列を選択する列デコーダとをさらに備えた請
   求項２に記載の同期型半導体記憶装置。
6. 【請求項６】 前記第１のセンスアンプに対して第３の
   スイッチ手段によって電気的に接続／非接続とされる第
   １のデータバスと、 前記第２のセンスアンプに対して第４のスイッチ手段に
   よって電気的に接続／非接続とされる第２のデータバス
   と、 該第１のデータバスと該第２のデータバスに接続され、
   前記データを出力する入出力回路とをさらに備えた請求
   項１に記載の半導体記憶装置。
7. 【請求項７】 前記各メモリセルのビット線が、前記第
   １のスイッチ手段を介して、第１のセンスアンプに接続
   された第１および第２のセンス線のいずれかに接続され
   るとともに、前記第２のスイッチ手段を介して、第２の
   センスアンプに接続された第３および第４のセンス線の
   いずれかに接続される請求項１に記載の半導体記憶装
   置。
8. 【請求項８】 それぞれが異なるワード線に接続された
   複数のメモリセルを有し、各ワード線に複数のメモリセ
   ルが接続された第１のバンクと、該第１のバンクにおけ
   るメモリセルの各列毎にそれぞれ設けられて、各列のメ
   モリセルのデータをそれぞれ増幅して保持する第１およ
   び第２のセンスアンプと、を有し、前記第１のバンクに属する各メモリセルは、第１のスイ
   ッチ手段によって前記第１のセンスアンプと電気的に接
   続および非接続とされるとともに、第２のスイッチ手段
   によって前記第２のセンスアンプと電気的に接続および
   非接続とされる 半導体記憶装置の制御方法であって、第１のワード線に接続された各メモリセルの データを、
   前記第１のスイッチ手段のオンにより該第１のセンスア
   ンプによって保持し、該第１スイッチ手段がオフされて
   該データ がいずれかのデータバスに読み出されている間
   に、前記第２のスイッチ手段のオンにより、該メモリセ
   ルが接続された前記第１のワード線とは異なる第２のワ
   ード線に接続された各メモリセルのデータを該第２のセ
   ンスアンプによって増幅し保持するように制御すること
   を特徴とする半導体記憶装置の制御方法。
9. 【請求項９】 前記制御がクロックに同期して行われる
   請求項８に記載の半導体記憶装置の制御方法。