JPH10255459A - ラインメモリ - Google Patents
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- JPH10255459A JPH10255459A JP9055016A JP5501697A JPH10255459A JP H10255459 A JPH10255459 A JP H10255459A JP 9055016 A JP9055016 A JP 9055016A JP 5501697 A JP5501697 A JP 5501697A JP H10255459 A JPH10255459 A JP H10255459A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 一種のビットラインでラインメモリの機能を
実現する。 【解決手段】 ワード線ＷＬj-1，ＷＬjはこの順に活性
化されるので、メモリセルＭＣj-1,i，ＭＣj,iへの新た
な書き込みがなされる前にはすでに読み出しが行われて
いる。つまり同一のメモリセルに対して読み出し工程の
後に書き込み工程が実行されるので、従来の技術と同様
にして遅延動作を実現することができる。しかも読み出
し工程と書き込み工程とに応じてトライステートバッフ
ァ１１とＤラッチ１３の動作を制御するので、書き込み
ビット線と読み出しビット線とを兼用することができ
る。
実現する。 【解決手段】 ワード線ＷＬj-1，ＷＬjはこの順に活性
化されるので、メモリセルＭＣj-1,i，ＭＣj,iへの新た
な書き込みがなされる前にはすでに読み出しが行われて
いる。つまり同一のメモリセルに対して読み出し工程の
後に書き込み工程が実行されるので、従来の技術と同様
にして遅延動作を実現することができる。しかも読み出
し工程と書き込み工程とに応じてトライステートバッフ
ァ１１とＤラッチ１３の動作を制御するので、書き込み
ビット線と読み出しビット線とを兼用することができ
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ラインメモリに
関し、特にメモリセルの構成に関するものである。
関し、特にメモリセルの構成に関するものである。
【０００２】
【従来の技術】ラインメモリは、映像信号処理における
遅延素子、例えば１走査線を遅延させるための遅延素子
として使用される。その代表的な例は、Masatoshi Kimu
raらによる"A 3V,100MHz,35mW,Dynamic Line Memory Ma
cro Cell for HDTV Application"（CICC Digest of Te
ch,Papers,p.7.4.1,1992）に示されている。
遅延素子、例えば１走査線を遅延させるための遅延素子
として使用される。その代表的な例は、Masatoshi Kimu
raらによる"A 3V,100MHz,35mW,Dynamic Line Memory Ma
cro Cell for HDTV Application"（CICC Digest of Te
ch,Papers,p.7.4.1,1992）に示されている。
【０００３】図５は上記文献に記載されたラインメモリ
の概略を示す回路図である。ラインメモリに順次入力さ
れるデータは、まずシリアル−パラレル変換回路２に入
力され、ｍ個の、例えば８個のパラレルデータに変換さ
れる。このｍ個のパラレルデータのそれぞれが複数ビッ
トから構成される場合もあり、図５で示されたＭＣの行
列配置からなる記憶面が、複数ビットの一つ一つに対応
して複数設けられても良い。以下では簡単のためにパラ
レルデータのそれぞれは１ビットであるとして説明され
る。
の概略を示す回路図である。ラインメモリに順次入力さ
れるデータは、まずシリアル−パラレル変換回路２に入
力され、ｍ個の、例えば８個のパラレルデータに変換さ
れる。このｍ個のパラレルデータのそれぞれが複数ビッ
トから構成される場合もあり、図５で示されたＭＣの行
列配置からなる記憶面が、複数ビットの一つ一つに対応
して複数設けられても良い。以下では簡単のためにパラ
レルデータのそれぞれは１ビットであるとして説明され
る。
【０００４】ラインメモリはFirst In/First Outのシー
ケンシャルメモリであるが、その重要な点はアドレスポ
インタにある。ラインメモリにおけるアドレスポインタ
１にはワード線ＷＬ0〜ＷＬn-1（メモリの行数がｎの場
合）が接続され、図示されないクロックに同期して、Ｗ
Ｌ0，ＷＬ1，ＷＬ2・・・という具合に番号の小さい順
にワード線を択一的に活性化する。
ケンシャルメモリであるが、その重要な点はアドレスポ
インタにある。ラインメモリにおけるアドレスポインタ
１にはワード線ＷＬ0〜ＷＬn-1（メモリの行数がｎの場
合）が接続され、図示されないクロックに同期して、Ｗ
Ｌ0，ＷＬ1，ＷＬ2・・・という具合に番号の小さい順
にワード線を択一的に活性化する。
【０００５】メモリセルＭＣの各々はデータ入力端子
Ｄ、書き込み制御端子Ｗ、データ出力端子Ｑ、読み出し
制御端子Ｒを備えている。ある行に属するメモリセルＭ
Ｃの書き込み制御端子Ｗの全てと、この行に隣接する行
に属するメモリセルＭＣの読み出し制御端子Ｒの全てと
は、原則的に同一のワード線ＷＬj（ｊ＝０〜ｎ−１）
に接続されている。ワード線ＷＬ0，ＷＬn-1に接続され
るメモリセルＭＣに関しては例外的な接続がなされ得
る。
Ｄ、書き込み制御端子Ｗ、データ出力端子Ｑ、読み出し
制御端子Ｒを備えている。ある行に属するメモリセルＭ
Ｃの書き込み制御端子Ｗの全てと、この行に隣接する行
に属するメモリセルＭＣの読み出し制御端子Ｒの全てと
は、原則的に同一のワード線ＷＬj（ｊ＝０〜ｎ−１）
に接続されている。ワード線ＷＬ0，ＷＬn-1に接続され
るメモリセルＭＣに関しては例外的な接続がなされ得
る。
【０００６】ある列に属するメモリセルＭＣのデータ入
力端子Ｄの全ては同一の書き込みビット線ＷＢＬi（ｉ
＝０〜ｍ−１）に接続され、またある列に属するメモリ
セルＭＣのデータ出力端子Ｑの全ては同一の読み出しビ
ット線ＲＢＬiに接続される。
力端子Ｄの全ては同一の書き込みビット線ＷＢＬi（ｉ
＝０〜ｍ−１）に接続され、またある列に属するメモリ
セルＭＣのデータ出力端子Ｑの全ては同一の読み出しビ
ット線ＲＢＬiに接続される。
【０００７】８個のパラレルデータは書き込みビット線
ＷＢＬ0〜ＷＢＬ7に送られ、活性化したワード線に接続
された書き込み制御端子Ｗを備えるメモリセルＭＣに対
してデータが書き込まれる。その一方、活性化したワー
ド線は、これに接続された読み出し制御端子Ｒを備える
メモリセルＭＣからのデータの読み出しをも行わせる。
ＷＢＬ0〜ＷＢＬ7に送られ、活性化したワード線に接続
された書き込み制御端子Ｗを備えるメモリセルＭＣに対
してデータが書き込まれる。その一方、活性化したワー
ド線は、これに接続された読み出し制御端子Ｒを備える
メモリセルＭＣからのデータの読み出しをも行わせる。
【０００８】読み出し動作は２段階で行われる。第１段
階では読み出しビット線ＲＢＬ0〜ＲＢＬ7がプリチャー
ジ回路３によって全て所望のレベル（たとえばＶｄｄ＞
０のレベル）までプリチャージされる。第２段階ではワ
ード線ＷＬjが活性化されることによって読み出しが行
われ、メモリセルＭＣに書き込まれている情報によって
読み出しビット線ＲＢＬiが“Ｈ”または“Ｌ”に変化
する。この変化はセンスアンプ４によって増幅され、パ
ラレル−シリアル変換回路５を介してシリアルデータに
変換されて出力される。
階では読み出しビット線ＲＢＬ0〜ＲＢＬ7がプリチャー
ジ回路３によって全て所望のレベル（たとえばＶｄｄ＞
０のレベル）までプリチャージされる。第２段階ではワ
ード線ＷＬjが活性化されることによって読み出しが行
われ、メモリセルＭＣに書き込まれている情報によって
読み出しビット線ＲＢＬiが“Ｈ”または“Ｌ”に変化
する。この変化はセンスアンプ４によって増幅され、パ
ラレル−シリアル変換回路５を介してシリアルデータに
変換されて出力される。
【０００９】図６は従来のメモリセルの構成を例示する
回路図である。メモリセルＭＣj-1,i，ＭＣj,iは同一の
構成を有している。まずワード線ＷＬjが“Ｈ”となっ
て活性化し、メモリセルＭＣj,iの読み出しトランジス
タＱｃがオンする。もしメモリセルＭＣj,iの記憶用容
量Ｃｓが所定の電圧に充電されていれば（“Ｈ”が書き
込まれていたことに相当する）、読み出しトランジスタ
Ｑｒもオンしている。従って、読み出しビット線ＲＢＬ
iにプリチャージされていた電荷はトランジスタＱｃ，
Ｑｒを経由して放電され、読み出しビット線ＲＢＬiは
“Ｌ”となる。
回路図である。メモリセルＭＣj-1,i，ＭＣj,iは同一の
構成を有している。まずワード線ＷＬjが“Ｈ”となっ
て活性化し、メモリセルＭＣj,iの読み出しトランジス
タＱｃがオンする。もしメモリセルＭＣj,iの記憶用容
量Ｃｓが所定の電圧に充電されていれば（“Ｈ”が書き
込まれていたことに相当する）、読み出しトランジスタ
Ｑｒもオンしている。従って、読み出しビット線ＲＢＬ
iにプリチャージされていた電荷はトランジスタＱｃ，
Ｑｒを経由して放電され、読み出しビット線ＲＢＬiは
“Ｌ”となる。
【００１０】このようなメモリセルＭＣj,iからの読み
出しが行われる一方、メモリセルＭＣj-1,iの書き込み
トランジスタＱｗがオンし、これを介して書き込みビッ
ト線ＷＢＬiに与えられたデータがメモリセルＭＣj-1,i
の記憶用容量Ｃｓに与えられる。
出しが行われる一方、メモリセルＭＣj-1,iの書き込み
トランジスタＱｗがオンし、これを介して書き込みビッ
ト線ＷＢＬiに与えられたデータがメモリセルＭＣj-1,i
の記憶用容量Ｃｓに与えられる。
【００１１】このようにして、ワード線をクロックに従
って順次活性化させ、これに伴って、読み出しビット線
ＲＢＬiのプリチャージ、及び読み出しビット線ＲＢＬi
に与えられたデータのセンスアンプでの検出と、書き込
みビット線ＷＢＬiに与えるデータの更新を行えば、行
に関して進行するワード線の活性化により、この進行方
向へと順次データを更新しつつ、更新前のデータを読み
出すことができる。
って順次活性化させ、これに伴って、読み出しビット線
ＲＢＬiのプリチャージ、及び読み出しビット線ＲＢＬi
に与えられたデータのセンスアンプでの検出と、書き込
みビット線ＷＢＬiに与えるデータの更新を行えば、行
に関して進行するワード線の活性化により、この進行方
向へと順次データを更新しつつ、更新前のデータを読み
出すことができる。
【００１２】通常、アドレスポインタは外部リセット入
力により初期アドレスにセットされ、その後はクロック
に応じてアクセスすべきアドレス（活性化すべきワード
線の位置）を増大させていく。したがって外部リセット
入力期間を一定間隔、例えば映像信号処理における１走
査線期間で印加してやると、メモリセルが配列される行
の数がこの走査期間に対応する数以上である限り、丁度
１走査線前のデータを読み出すことになり、１走査線遅
延が容易に実現できる。
力により初期アドレスにセットされ、その後はクロック
に応じてアクセスすべきアドレス（活性化すべきワード
線の位置）を増大させていく。したがって外部リセット
入力期間を一定間隔、例えば映像信号処理における１走
査線期間で印加してやると、メモリセルが配列される行
の数がこの走査期間に対応する数以上である限り、丁度
１走査線前のデータを読み出すことになり、１走査線遅
延が容易に実現できる。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
ラインメモリでは、書き込みビット線ＷＢＬiと読み出
しビット線ＲＢＬiの両方が必要であった。ラインメモ
リの面積はメモリセルの大きさによって大きく影響を受
けるため、２つのビット線が必要なメモリセルはライン
メモリの面積削減の大きな課題であった。
ラインメモリでは、書き込みビット線ＷＢＬiと読み出
しビット線ＲＢＬiの両方が必要であった。ラインメモ
リの面積はメモリセルの大きさによって大きく影響を受
けるため、２つのビット線が必要なメモリセルはライン
メモリの面積削減の大きな課題であった。
【００１４】本発明は、このような問題点を解消するこ
とを目的とし、一種のビットラインでラインメモリの機
能を実現するものである。
とを目的とし、一種のビットラインでラインメモリの機
能を実現するものである。
【００１５】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、少なくとも一つの列に配置され、その
各々が、データ入力端子、書き込み制御端子、データ出
力端子、読み出し制御端子を有する複数のメモリセル
と、隣接する前記複数のメモリセルの一方の前記書き込
み制御端子と、他方の前記読み出し制御端子とに共通し
て接続されるワード線と、前記列毎に設けられ、前記ラ
インメモリに入力する入力データを受ける入力端と、出
力端とを有するトライステートバッファと、前記列毎に
設けられ、前記トライステートバッファの出力端、並び
に前記データ入力端子及び前記データ出力端子に接続さ
れるビット線と、前記ビット線に接続された入力端と、
出力端とを有するラッチ回路とを備えるラインメモリで
ある。
にかかるものは、少なくとも一つの列に配置され、その
各々が、データ入力端子、書き込み制御端子、データ出
力端子、読み出し制御端子を有する複数のメモリセル
と、隣接する前記複数のメモリセルの一方の前記書き込
み制御端子と、他方の前記読み出し制御端子とに共通し
て接続されるワード線と、前記列毎に設けられ、前記ラ
インメモリに入力する入力データを受ける入力端と、出
力端とを有するトライステートバッファと、前記列毎に
設けられ、前記トライステートバッファの出力端、並び
に前記データ入力端子及び前記データ出力端子に接続さ
れるビット線と、前記ビット線に接続された入力端と、
出力端とを有するラッチ回路とを備えるラインメモリで
ある。
【００１６】この発明のうち請求項２にかかるものは、
請求項１記載のラインメモリであって、前記ラッチ回路
及び前記トライステートバッファの動作は同一の制御信
号で制御され、前記トライステートバッファは、前記制
御信号が第１の値を採ることに対応して自身の前記出力
端をハイインピーダンス状態にし、前記制御信号が第２
の値を採ることに対応して前記入力データをバッファリ
ングし、前記制御信号が前記第１の値から前記第２の値
への遷移を行うことによって前記ラッチ回路は自身の前
記入力端の内容をラッチする。
請求項１記載のラインメモリであって、前記ラッチ回路
及び前記トライステートバッファの動作は同一の制御信
号で制御され、前記トライステートバッファは、前記制
御信号が第１の値を採ることに対応して自身の前記出力
端をハイインピーダンス状態にし、前記制御信号が第２
の値を採ることに対応して前記入力データをバッファリ
ングし、前記制御信号が前記第１の値から前記第２の値
への遷移を行うことによって前記ラッチ回路は自身の前
記入力端の内容をラッチする。
【００１７】この発明のうち請求項３にかかるものは、
請求項２記載のラインメモリであって、前記ビット線は
前記遷移に先立つ所定の期間においてプリチャージさ
れ、前記所定の期間においても前記ワード線は活性化す
る。
請求項２記載のラインメモリであって、前記ビット線は
前記遷移に先立つ所定の期間においてプリチャージさ
れ、前記所定の期間においても前記ワード線は活性化す
る。
【００１８】この発明のうち請求項４にかかるものは、
請求項１記載のラインメモリであって、前記複数のメモ
リセルの各々は前記書き込み制御端子に接続されたゲー
トを含む書き込みトランジスタと、前記読み出し制御端
子に接続されたゲートを含む第１の読み出しトランジス
タと、記憶用容量と、前記記憶用容量の両端の間で、前
記第１の読み出しトランジスタ及び前記書き込みトラン
ジスタと共に直列に接続され、かつ前記記憶用容量の一
端に接続されたゲートを含む第２の読み出しトランジス
タとを有する。そして、第１の前記ワード線に接続され
た前記ゲートを含む第１の前記複数のメモリセルの前記
書き込みトランジスタと、前記第１の前記ワード線に接
続された前記ゲートを含む第２の前記複数のメモリセル
の前記第１の読み出しトランジスタと、前記第１の前記
ワード線と隣接する第２の前記ワード線に接続された前
記ゲートを含む前記第２の前記複数のメモリセルの前記
書き込みトランジスタと、前記第２の前記ワード線に接
続された前記ゲートを含む第３の前記複数のメモリセル
の前記第１の読み出しトランジスタとは、同一のソース
／ドレイン領域を共有する。
請求項１記載のラインメモリであって、前記複数のメモ
リセルの各々は前記書き込み制御端子に接続されたゲー
トを含む書き込みトランジスタと、前記読み出し制御端
子に接続されたゲートを含む第１の読み出しトランジス
タと、記憶用容量と、前記記憶用容量の両端の間で、前
記第１の読み出しトランジスタ及び前記書き込みトラン
ジスタと共に直列に接続され、かつ前記記憶用容量の一
端に接続されたゲートを含む第２の読み出しトランジス
タとを有する。そして、第１の前記ワード線に接続され
た前記ゲートを含む第１の前記複数のメモリセルの前記
書き込みトランジスタと、前記第１の前記ワード線に接
続された前記ゲートを含む第２の前記複数のメモリセル
の前記第１の読み出しトランジスタと、前記第１の前記
ワード線と隣接する第２の前記ワード線に接続された前
記ゲートを含む前記第２の前記複数のメモリセルの前記
書き込みトランジスタと、前記第２の前記ワード線に接
続された前記ゲートを含む第３の前記複数のメモリセル
の前記第１の読み出しトランジスタとは、同一のソース
／ドレイン領域を共有する。
【００１９】
実施の形態１．図１は本発明の実施の形態１にかかるラ
インメモリの構造を例示する回路図である。本発明にお
いてもメモリセルは、図５と同様にして複数が行列状に
配置されるが、図１では煩雑を避けるために、同一の第
ｉ列において隣接して配置され、第（ｊ−１）行及び第
ｊ行に配置される２つのメモリセルＭＣj-1,i，ＭＣj,i
のみを示し、それらの詳細な構造を示している。
インメモリの構造を例示する回路図である。本発明にお
いてもメモリセルは、図５と同様にして複数が行列状に
配置されるが、図１では煩雑を避けるために、同一の第
ｉ列において隣接して配置され、第（ｊ−１）行及び第
ｊ行に配置される２つのメモリセルＭＣj-1,i，ＭＣj,i
のみを示し、それらの詳細な構造を示している。
【００２０】アドレスポインタ１は複数のワード線ＷＬ
0〜ＷＬn-1をクロックＣＬＫに同期して、順次ＷＬ0，
ＷＬ1，ＷＬ2・・・のように、番号の小さい順にワード
線を択一的に活性化する。
0〜ＷＬn-1をクロックＣＬＫに同期して、順次ＷＬ0，
ＷＬ1，ＷＬ2・・・のように、番号の小さい順にワード
線を択一的に活性化する。
【００２１】メモリセルＭＣj-1,i，ＭＣj,iはいずれも
データ入力端子Ｄ、書き込み制御端子Ｗ、データ出力端
子Ｑ、読み出し制御端子Ｒを備えている。メモリセルＭ
Ｃj-1,iの読み出し制御端子Ｒ及び書き込み制御端子Ｗ
はそれぞれワード線ＷＬj-1，ＷＬjに接続され、メモリ
セルＭＣj,iの読み出し制御端子Ｒ及び書き込み制御端
子Ｗはそれぞれワード線ＷＬj，ＷＬj+1に接続される。
データ入力端子Ｄ、書き込み制御端子Ｗ、データ出力端
子Ｑ、読み出し制御端子Ｒを備えている。メモリセルＭ
Ｃj-1,iの読み出し制御端子Ｒ及び書き込み制御端子Ｗ
はそれぞれワード線ＷＬj-1，ＷＬjに接続され、メモリ
セルＭＣj,iの読み出し制御端子Ｒ及び書き込み制御端
子Ｗはそれぞれワード線ＷＬj，ＷＬj+1に接続される。
【００２２】従来のラインメモリとは異なり、メモリセ
ルＭＣj-1,i，ＭＣj,iのいずれのデータ入力端子Ｄ、デ
ータ出力端子Ｑも共通してビット線ＢＬiに接続され
る。このビット線ＢＬiは、後述する制御方法によっ
て、従来の書き込みビット線ＷＢＬi及び読み出しビッ
ト線ＲＢＬiの両方の機能を果たす。
ルＭＣj-1,i，ＭＣj,iのいずれのデータ入力端子Ｄ、デ
ータ出力端子Ｑも共通してビット線ＢＬiに接続され
る。このビット線ＢＬiは、後述する制御方法によっ
て、従来の書き込みビット線ＷＢＬi及び読み出しビッ
ト線ＲＢＬiの両方の機能を果たす。
【００２３】ラインメモリに順次入力されるデータは、
まずシリアル−パラレル変換回路２に入力される。図１
では簡単のため、パラレルの態様を成す信号の内の一つ
（以下「パラレル構成信号」）について示されている
が、シリアル−パラレル変換回路２は、パラレル構成信
号の個数（例えば従来技術に即して言えば８個）に対応
して設けられるトライステートバッファ１１を介してビ
ット線ＢＬiに接続されている。トライステートバッフ
ァ１１は書き込み許可信号ＷＥによって制御され、これ
が“Ｈ”に活性化している状態で上記パラレル構成信号
をビット線ＢＬiに与える。
まずシリアル−パラレル変換回路２に入力される。図１
では簡単のため、パラレルの態様を成す信号の内の一つ
（以下「パラレル構成信号」）について示されている
が、シリアル−パラレル変換回路２は、パラレル構成信
号の個数（例えば従来技術に即して言えば８個）に対応
して設けられるトライステートバッファ１１を介してビ
ット線ＢＬiに接続されている。トライステートバッフ
ァ１１は書き込み許可信号ＷＥによって制御され、これ
が“Ｈ”に活性化している状態で上記パラレル構成信号
をビット線ＢＬiに与える。
【００２４】また、ビット線ＢＬiにはプリチャージ回
路３も接続され、プリチャージ回路３はクロックＣＬＫ
と同期して所定期間だけビット線ＢＬiを所定の電位に
プリチャージする。
路３も接続され、プリチャージ回路３はクロックＣＬＫ
と同期して所定期間だけビット線ＢＬiを所定の電位に
プリチャージする。
【００２５】更に、ビット線ＢＬiにはバッファ１２を
介してＤラッチ１３が接続され、その出力はセンスアン
プ４に与えられる。Ｄラッチ１３は書き込み許可信号Ｗ
Ｅの立ち上がり時にビット線ＢＬiに与えられていた値
をラッチする。
介してＤラッチ１３が接続され、その出力はセンスアン
プ４に与えられる。Ｄラッチ１３は書き込み許可信号Ｗ
Ｅの立ち上がり時にビット線ＢＬiに与えられていた値
をラッチする。
【００２６】センスアンプ４及びパラレル−シリアル変
換回路５の機能は従来の技術と同様であり、行列状に配
置されたメモリセルの内容が順次シリアルに読み出され
て出力される。
換回路５の機能は従来の技術と同様であり、行列状に配
置されたメモリセルの内容が順次シリアルに読み出され
て出力される。
【００２７】メモリセルＭＣj-1,i，ＭＣj,iは互いに同
一の構成を有している。読み出しトランジスタＱｃ、書
き込みトランジスタＱｗ、読み出しトランジスタＱｒ
は、接地と記憶用容量Ｃｓの一端との間で、データ入力
端子Ｄ及びデータ出力端子Ｑ並びにビット線ＢＬiを介
して直列に接続されている。記憶用容量Ｃｓの一端は読
み出しトランジスタＱｒのゲートに接続され、他端は接
地される。読み出しトランジスタＱｃのゲートは読み出
し制御端子Ｒに、書き込みトランジスタＱｗのゲートは
書き込み制御端子Ｗに、それぞれ接続されている。
一の構成を有している。読み出しトランジスタＱｃ、書
き込みトランジスタＱｗ、読み出しトランジスタＱｒ
は、接地と記憶用容量Ｃｓの一端との間で、データ入力
端子Ｄ及びデータ出力端子Ｑ並びにビット線ＢＬiを介
して直列に接続されている。記憶用容量Ｃｓの一端は読
み出しトランジスタＱｒのゲートに接続され、他端は接
地される。読み出しトランジスタＱｃのゲートは読み出
し制御端子Ｒに、書き込みトランジスタＱｗのゲートは
書き込み制御端子Ｗに、それぞれ接続されている。
【００２８】図２は図１に示されたラインメモリの動作
を示すタイミングチャートである。ラインメモリはクロ
ックＣＬＫに同期した３段階で動作する。まずクロック
ＣＬＫの立ち上がりにより、プリチャージ回路３がプリ
チャージ期間ＰＣにおいてビット線ＢＬiを含む全ての
ビット線のプリチャージを開始する（第１段階）。この
プリチャージ期間ＰＣにおいてはいずれのワード線も活
性化されない。
を示すタイミングチャートである。ラインメモリはクロ
ックＣＬＫに同期した３段階で動作する。まずクロック
ＣＬＫの立ち上がりにより、プリチャージ回路３がプリ
チャージ期間ＰＣにおいてビット線ＢＬiを含む全ての
ビット線のプリチャージを開始する（第１段階）。この
プリチャージ期間ＰＣにおいてはいずれのワード線も活
性化されない。
【００２９】次にプリチャージ期間ＰＣが終了するとと
もに、ワード線ＷＬjが“Ｈ”へ活性化して第２段階が
開始する。
もに、ワード線ＷＬjが“Ｈ”へ活性化して第２段階が
開始する。
【００３０】そしてワード線ＷＬjが“Ｈ”へ活性化し
た後、次にクロックＣＬＫが立ち上がるまでの間、書き
込み許可信号ＷＥが活性化する（第３段階）。ワード線
ＷＬjは第２段階及び第３段階において活性化してい
る。
た後、次にクロックＣＬＫが立ち上がるまでの間、書き
込み許可信号ＷＥが活性化する（第３段階）。ワード線
ＷＬjは第２段階及び第３段階において活性化してい
る。
【００３１】第１段階においてプリチャージされたビッ
ト線ＢＬiは、第２段階において活性化したワード線Ｗ
Ｌjに接続された読み出し制御端子Ｒを有するメモリセ
ルＭＣj,iの読み出しトランジスタＱｃを介し、読み出
しトランジスタＱｒに接続される。読み出しトランジス
タＱｒは、そのゲートに接続された記憶用容量Ｃｓの充
電／放電にしたがって、ビット線ＢＬiの電位を低下さ
せ、あるいは保持させる。つまり読み出し工程が実行さ
れる。
ト線ＢＬiは、第２段階において活性化したワード線Ｗ
Ｌjに接続された読み出し制御端子Ｒを有するメモリセ
ルＭＣj,iの読み出しトランジスタＱｃを介し、読み出
しトランジスタＱｒに接続される。読み出しトランジス
タＱｒは、そのゲートに接続された記憶用容量Ｃｓの充
電／放電にしたがって、ビット線ＢＬiの電位を低下さ
せ、あるいは保持させる。つまり読み出し工程が実行さ
れる。
【００３２】第２段階においては書き込み許可信号ＷＥ
が非活性であり、トライステートバッファ１１はハイイ
ンピーダンス状態であってビット線ＢＬiに影響を与え
ない。その一方、バッファ１２を介してＤラッチ１３の
入力端にはビット線ＢＬiが接続されている。
が非活性であり、トライステートバッファ１１はハイイ
ンピーダンス状態であってビット線ＢＬiに影響を与え
ない。その一方、バッファ１２を介してＤラッチ１３の
入力端にはビット線ＢＬiが接続されている。
【００３３】第３段階に入り、書き込み許可信号ＷＥが
立ち上がると、Ｄラッチ１３はその入力端に与えられた
値をラッチする。したがって、第２段階におけるビット
線ＢＬiが示す値がＤラッチ１３に記憶され、この値が
センスアンプ４へと伝達される。その一方、トライステ
ートバッファは新たなパラレル構成信号をビット線ＢＬ
iに与える。第３段階においてもワード線ＷＬjが“Ｈ”
へ活性化しているので、これに接続される書き込み制御
端子Ｗを有するメモリセルＭＣj-1,iの記憶用容量Ｃｓ
には、書き込みトランジスタＱｗを介して新たなパラレ
ル構成信号に対応した充電／放電が行われる。つまり書
き込み工程が実行される。
立ち上がると、Ｄラッチ１３はその入力端に与えられた
値をラッチする。したがって、第２段階におけるビット
線ＢＬiが示す値がＤラッチ１３に記憶され、この値が
センスアンプ４へと伝達される。その一方、トライステ
ートバッファは新たなパラレル構成信号をビット線ＢＬ
iに与える。第３段階においてもワード線ＷＬjが“Ｈ”
へ活性化しているので、これに接続される書き込み制御
端子Ｗを有するメモリセルＭＣj-1,iの記憶用容量Ｃｓ
には、書き込みトランジスタＱｗを介して新たなパラレ
ル構成信号に対応した充電／放電が行われる。つまり書
き込み工程が実行される。
【００３４】このとき、メモリセルＭＣj,iの読み出し
トランジスタＱｃがオンしているので、メモリセルＭＣ
j-1,iに書き込まれるべきデータを与えるトライステー
トバッファ１１の出力によって、メモリセルＭＣj,iの
読み出しトランジスタＱｒに印加される電圧が第２段階
とは異なる可能性がある。しかしメモリセルＭＣj,iが
第２段階まで保持していた情報は、すでにＤラッチ１３
に格納されているので問題はない。また、トライステー
トバッファ１１の駆動能力を大きくしておくことによ
り、メモリセルＭＣj,iの読み出しトランジスタＱｃが
オンしていても、十分にメモリセルＭＣj-1,iの記憶用
容量Ｃｓを充電／放電することができる。
トランジスタＱｃがオンしているので、メモリセルＭＣ
j-1,iに書き込まれるべきデータを与えるトライステー
トバッファ１１の出力によって、メモリセルＭＣj,iの
読み出しトランジスタＱｒに印加される電圧が第２段階
とは異なる可能性がある。しかしメモリセルＭＣj,iが
第２段階まで保持していた情報は、すでにＤラッチ１３
に格納されているので問題はない。また、トライステー
トバッファ１１の駆動能力を大きくしておくことによ
り、メモリセルＭＣj,iの読み出しトランジスタＱｃが
オンしていても、十分にメモリセルＭＣj-1,iの記憶用
容量Ｃｓを充電／放電することができる。
【００３５】上記の書き込み許可信号ＷＥをクロックＣ
ＬＫから生成することは容易であるし、アドレスポイン
タ１がワード線を活性化させる期間を第２段階及び第３
段階に限定することは容易に実現できる。
ＬＫから生成することは容易であるし、アドレスポイン
タ１がワード線を活性化させる期間を第２段階及び第３
段階に限定することは容易に実現できる。
【００３６】既述のように、ワード線ＷＬj-1，ＷＬjは
この順に活性化されるので、メモリセルＭＣj-1,i，Ｍ
Ｃj,iへの新たな書き込みがなされる前にはすでに読み
出しが行われている。つまり同一のメモリセルに対して
読み出し工程の後に書き込み工程が実行されるので、従
来の技術と同様にして遅延動作を実現することができ
る。しかも読み出し工程と書き込み工程とに応じてトラ
イステートバッファ１１とＤラッチ１３の動作を制御す
るので、書き込みビット線と読み出しビット線とを兼用
することができる。
この順に活性化されるので、メモリセルＭＣj-1,i，Ｍ
Ｃj,iへの新たな書き込みがなされる前にはすでに読み
出しが行われている。つまり同一のメモリセルに対して
読み出し工程の後に書き込み工程が実行されるので、従
来の技術と同様にして遅延動作を実現することができ
る。しかも読み出し工程と書き込み工程とに応じてトラ
イステートバッファ１１とＤラッチ１３の動作を制御す
るので、書き込みビット線と読み出しビット線とを兼用
することができる。
【００３７】なお、書き込み許可信号ＷＥをトライステ
ートバッファ１１及びＤラッチ１３のいずれの制御にも
用いたが、これらの制御を別々の信号によって行わせて
も良い。プリチャージ期間ＰＣ以外の期間において、ま
ずＤラッチ１３を動作させ、その後にトライステートバ
ッファ１１をオンさせるならば本発明の効果を得ること
ができる。しかし、特に本実施の形態のように、同一の
書き込み許可信号ＷＥを用いれば、ラインメモリの構成
が容易となることは勿論である。
ートバッファ１１及びＤラッチ１３のいずれの制御にも
用いたが、これらの制御を別々の信号によって行わせて
も良い。プリチャージ期間ＰＣ以外の期間において、ま
ずＤラッチ１３を動作させ、その後にトライステートバ
ッファ１１をオンさせるならば本発明の効果を得ること
ができる。しかし、特に本実施の形態のように、同一の
書き込み許可信号ＷＥを用いれば、ラインメモリの構成
が容易となることは勿論である。
【００３８】実施の形態２．図３は実施の形態２にかか
るラインメモリの動作を示すタイミングチャートであ
り、図１に示されたラインメモリの構成において適用す
ることができる。実施の形態１では、プリチャージ期間
ＰＣ以外の期間、即ち第２及び第３段階だけワード線を
活性化させる態様を示したが、実施の形態２では第１段
階、即ちプリチャージ期間ＰＣにおいても活性化させ
る。
るラインメモリの動作を示すタイミングチャートであ
り、図１に示されたラインメモリの構成において適用す
ることができる。実施の形態１では、プリチャージ期間
ＰＣ以外の期間、即ち第２及び第３段階だけワード線を
活性化させる態様を示したが、実施の形態２では第１段
階、即ちプリチャージ期間ＰＣにおいても活性化させ
る。
【００３９】実施の形態２によれば、第１段階におい
て、プリチャージ回路３の出力段のトランジスタと、メ
モリセル内の読み出しトランジスタＱｃが同時にオンす
ることになる。しかしプリチャージ回路３の出力段のト
ランジスタの駆動能力が十分大きければ、ビット線ＢＬ
iのプリチャージを十分行わせることができるし、読み
出しトランジスタＱｃがオンしても記憶用容量Ｃｓにか
かる電圧が左右されるわけではないので、特に動作上問
題とはならない。
て、プリチャージ回路３の出力段のトランジスタと、メ
モリセル内の読み出しトランジスタＱｃが同時にオンす
ることになる。しかしプリチャージ回路３の出力段のト
ランジスタの駆動能力が十分大きければ、ビット線ＢＬ
iのプリチャージを十分行わせることができるし、読み
出しトランジスタＱｃがオンしても記憶用容量Ｃｓにか
かる電圧が左右されるわけではないので、特に動作上問
題とはならない。
【００４０】実施の形態２によれば、実施の形態１と比
較して、ワード線を選択するためにアドレスポインタ１
に要求される回路の構成が簡単になるという効果があ
る。
較して、ワード線を選択するためにアドレスポインタ１
に要求される回路の構成が簡単になるという効果があ
る。
【００４１】実施の形態３．図４は、実施の形態３にか
かるメモリセルを示す平面図であり、図１に示されたメ
モリセルＭＣj-1,i，ＭＣj,iの構成、及び図１では省略
されていたメモリセルＭＣj+1,iの一部の構成を示して
いる。
かるメモリセルを示す平面図であり、図１に示されたメ
モリセルＭＣj-1,i，ＭＣj,iの構成、及び図１では省略
されていたメモリセルＭＣj+1,iの一部の構成を示して
いる。
【００４２】図面において、ソース／ドレイン領域１０
０〜１０７は太線で、ソース／ドレイン領域と共にＭＯ
Ｓトランジスタを形成するゲート２０１〜２０７は通常
の太さの実線で、ワード線ＷＬj-1，ＷＬj，ＷＬj+1は
一点鎖線で、ビット線ＢＬiは二点鎖線で、それぞれ示
されており、この順に図面に垂直な方向に配置される。
０〜１０７は太線で、ソース／ドレイン領域と共にＭＯ
Ｓトランジスタを形成するゲート２０１〜２０７は通常
の太さの実線で、ワード線ＷＬj-1，ＷＬj，ＷＬj+1は
一点鎖線で、ビット線ＢＬiは二点鎖線で、それぞれ示
されており、この順に図面に垂直な方向に配置される。
【００４３】コンタクトホール３０１はワード線ＷＬ
j-1とゲート２０１とを、コンタクトホール３０２はワ
ード線ＷＬjとゲート２０４，２０５とを、コンタクト
ホール３０３はワード線ＷＬj+1とゲート２０６，２０
７とを、コンタクトホール３０４はソース／ドレイン領
域１０４とゲート２０３とを、コンタクトホール３０５
はソース／ドレイン領域１０６とゲート２０２とを、コ
ンタクトホール３０６は接地線Ｖｓｓとソース／ドレイ
ン領域１０２とを接続し、コンタクトホール３０７はソ
ース／ドレイン領域１０５とビット線ＢＬiとを接続す
る。
j-1とゲート２０１とを、コンタクトホール３０２はワ
ード線ＷＬjとゲート２０４，２０５とを、コンタクト
ホール３０３はワード線ＷＬj+1とゲート２０６，２０
７とを、コンタクトホール３０４はソース／ドレイン領
域１０４とゲート２０３とを、コンタクトホール３０５
はソース／ドレイン領域１０６とゲート２０２とを、コ
ンタクトホール３０６は接地線Ｖｓｓとソース／ドレイ
ン領域１０２とを接続し、コンタクトホール３０７はソ
ース／ドレイン領域１０５とビット線ＢＬiとを接続す
る。
【００４４】ソース／ドレイン領域１００，１０１及び
ゲート２０１はメモリセルＭＣj-1,iの読み出しトラン
ジスタＱｃを、ソース／ドレイン領域１０１，１０２及
びゲート２０２はメモリセルＭＣj-1,iの読み出しトラ
ンジスタＱｒを、ソース／ドレイン領域１０２，１０３
及びゲート２０３はメモリセルＭＣj,iの読み出しトラ
ンジスタＱｒを、ソース／ドレイン領域１０３，１０５
及びゲート２０４はメモリセルＭＣj,iの読み出しトラ
ンジスタＱｃを、ソース／ドレイン領域１０５，１０６
及びゲート２０５はメモリセルＭＣj-1,iの書き込みト
ランジスタＱｗを、ソース／ドレイン領域１０４，１０
５及びゲート２０６はメモリセルＭＣj,iの書き込みト
ランジスタＱｗを、ソース／ドレイン領域１０５，１０
７及びゲート２０７はメモリセルＭＣj+1,iの読み出し
トランジスタＱｃを、それぞれ構成している。メモリセ
ルＭＣj-1,i，ＭＣj,iの記憶用容量Ｃｓは、それぞれゲ
ート２０２，２０３と一体で形成された配線に寄生する
容量によって実現される。
ゲート２０１はメモリセルＭＣj-1,iの読み出しトラン
ジスタＱｃを、ソース／ドレイン領域１０１，１０２及
びゲート２０２はメモリセルＭＣj-1,iの読み出しトラ
ンジスタＱｒを、ソース／ドレイン領域１０２，１０３
及びゲート２０３はメモリセルＭＣj,iの読み出しトラ
ンジスタＱｒを、ソース／ドレイン領域１０３，１０５
及びゲート２０４はメモリセルＭＣj,iの読み出しトラ
ンジスタＱｃを、ソース／ドレイン領域１０５，１０６
及びゲート２０５はメモリセルＭＣj-1,iの書き込みト
ランジスタＱｗを、ソース／ドレイン領域１０４，１０
５及びゲート２０６はメモリセルＭＣj,iの書き込みト
ランジスタＱｗを、ソース／ドレイン領域１０５，１０
７及びゲート２０７はメモリセルＭＣj+1,iの読み出し
トランジスタＱｃを、それぞれ構成している。メモリセ
ルＭＣj-1,i，ＭＣj,iの記憶用容量Ｃｓは、それぞれゲ
ート２０２，２０３と一体で形成された配線に寄生する
容量によって実現される。
【００４５】同図において、たとえばワード線ＷＬjが
活性化された場合、メモリセルＭＣj,iの記憶用容量Ｃ
ｓに記憶されていた情報が読み出され、また新たなデー
タはメモリセルＭＣj-1,iの記憶用容量Ｃｓに書き込ま
れる。またワード線ＷＬj+1が活性化された場合は、メ
モリセルＭＣj+1,iの読み出しトランジスタＱｃを介し
てデータが読み出され、新たなデータはメモリセルＭＣ
jの記憶用容量Ｃｓに書き込まれる。したがって、実施
の形態１，２と同様にして動作し、同様の効果を得るこ
とができる。
活性化された場合、メモリセルＭＣj,iの記憶用容量Ｃ
ｓに記憶されていた情報が読み出され、また新たなデー
タはメモリセルＭＣj-1,iの記憶用容量Ｃｓに書き込ま
れる。またワード線ＷＬj+1が活性化された場合は、メ
モリセルＭＣj+1,iの読み出しトランジスタＱｃを介し
てデータが読み出され、新たなデータはメモリセルＭＣ
jの記憶用容量Ｃｓに書き込まれる。したがって、実施
の形態１，２と同様にして動作し、同様の効果を得るこ
とができる。
【００４６】しかも、ソース／ドレイン領域１０５は４
つのゲート２０４〜２０７によって、その上方を四方か
ら囲まれているので、これは４つのＭＯＳトランジスタ
に共有されている。つまり、４トランジスタ分のソース
／ドレイン領域を共有できるので、ビット線ＢＬiの寄
生容量が低減でき、読み出し速度を高速化することがで
きる。
つのゲート２０４〜２０７によって、その上方を四方か
ら囲まれているので、これは４つのＭＯＳトランジスタ
に共有されている。つまり、４トランジスタ分のソース
／ドレイン領域を共有できるので、ビット線ＢＬiの寄
生容量が低減でき、読み出し速度を高速化することがで
きる。
【００４７】
【発明の効果】この発明のうち請求項１にかかるライン
メモリによれば、活性化されたワード線に接続された一
対のメモリセルの一方は読み出し可能となり、他方は書
き込み可能となる。従って、これらのメモリセルに対応
して設けられたビット線について、トライステートバッ
ファの出力端をハイインピーダンス状態にしつつラッチ
回路を先に駆動させることによって一方のメモリセルの
内容を確保し、その後にトライステートバッファの出力
端から入力データをビット線に与えれば他方のメモリセ
ルに新たな情報が書き込まれる。
メモリによれば、活性化されたワード線に接続された一
対のメモリセルの一方は読み出し可能となり、他方は書
き込み可能となる。従って、これらのメモリセルに対応
して設けられたビット線について、トライステートバッ
ファの出力端をハイインピーダンス状態にしつつラッチ
回路を先に駆動させることによって一方のメモリセルの
内容を確保し、その後にトライステートバッファの出力
端から入力データをビット線に与えれば他方のメモリセ
ルに新たな情報が書き込まれる。
【００４８】かかる動作において、一方のメモリセルの
データ出力端子と他方のメモリセルのデータ入力端子と
がビット線を介して共通に接続されているため、一方の
メモリセルの内容を書き込む際に他方のメモリセルの内
容に影響を与えるが、その後に一方のメモリセルの内容
が新たに書き込まれるので、ラインメモリとしての機能
は損なわれない。
データ出力端子と他方のメモリセルのデータ入力端子と
がビット線を介して共通に接続されているため、一方の
メモリセルの内容を書き込む際に他方のメモリセルの内
容に影響を与えるが、その後に一方のメモリセルの内容
が新たに書き込まれるので、ラインメモリとしての機能
は損なわれない。
【００４９】この発明のうち請求項２にかかるラインメ
モリによれば、同一の制御信号を用いて制御するので、
ラッチ回路及びトライステートバッファの動作の制御が
容易となる。
モリによれば、同一の制御信号を用いて制御するので、
ラッチ回路及びトライステートバッファの動作の制御が
容易となる。
【００５０】この発明のうち請求項３にかかるラインメ
モリによれば、ワード線の選択的な活性においてプリチ
ャージの為の所定の期間を避ける必要がないので、要求
される回路の構成が簡単になる。
モリによれば、ワード線の選択的な活性においてプリチ
ャージの為の所定の期間を避ける必要がないので、要求
される回路の構成が簡単になる。
【００５１】この発明のうち請求項４にかかるラインメ
モリによれば、トランジスタ４個分のソース／ドレイン
領域を共有できるので、ビット線の寄生容量が低減で
き、読み出し速度を高速化することができる。
モリによれば、トランジスタ４個分のソース／ドレイン
領域を共有できるので、ビット線の寄生容量が低減で
き、読み出し速度を高速化することができる。
【図１】 この発明の実施の形態１にかかるラインメモ
リの構成を示す回路図である。
リの構成を示す回路図である。
【図２】 この発明の実施の形態１にかかるラインメモ
リの動作を示すタイミングチャートである。
リの動作を示すタイミングチャートである。
【図３】 この発明の実施の形態２にかかるラインメモ
リの動作を示すタイミングチャートである。
リの動作を示すタイミングチャートである。
【図４】 この発明の実施の形態３にかかるラインメモ
リのメモリセルの構成を示す平面図である。
リのメモリセルの構成を示す平面図である。
【図５】 従来のラインメモリの構成を示す回路図であ
る。
る。
【図６】 従来のメモリセルの構成を例示する回路図で
ある。
ある。
１１ トライステートバッファ、１３ Ｄラッチ、１０
０〜１０７ ソース／ドレイン領域、２０１〜２０７
ゲート、ＢＬｉ ビット線、Ｃｓ 記憶用容量、Ｄ デ
ータ入力端子、ＭＣj-1,i，ＭＣj,i，ＭＣj+1,i メモ
リセル、ＰＣプリチャージ期間、Ｑ データ出力端子、
Ｑｃ，Ｑｒ 読み出しトランジスタ、Ｑｗ 書き込みト
ランジスタ、Ｒ 読み出し制御端子、Ｗ 書き込み制御
端子、ＷＥ 書き込み許可信号，ＷＬj-1，ＷＬj，ＷＬ
j+1 ワード線。
０〜１０７ ソース／ドレイン領域、２０１〜２０７
ゲート、ＢＬｉ ビット線、Ｃｓ 記憶用容量、Ｄ デ
ータ入力端子、ＭＣj-1,i，ＭＣj,i，ＭＣj+1,i メモ
リセル、ＰＣプリチャージ期間、Ｑ データ出力端子、
Ｑｃ，Ｑｒ 読み出しトランジスタ、Ｑｗ 書き込みト
ランジスタ、Ｒ 読み出し制御端子、Ｗ 書き込み制御
端子、ＷＥ 書き込み許可信号，ＷＬj-1，ＷＬj，ＷＬ
j+1 ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108
Claims (4)
- 【請求項１】 少なくとも一つの列に配置され、その各
々が、データ入力端子、書き込み制御端子、データ出力
端子、読み出し制御端子を有する複数のメモリセルと、 隣接する前記複数のメモリセルの一方の前記書き込み制
御端子と、他方の前記読み出し制御端子とに共通して接
続されるワード線と、 前記列毎に設けられ、前記ラインメモリに入力する入力
データを受ける入力端と、出力端とを有するトライステ
ートバッファと、 前記列毎に設けられ、前記トライステートバッファの出
力端、並びに前記データ入力端子及び前記データ出力端
子に接続されるビット線と、 前記ビット線に接続された入力端と、出力端とを有する
ラッチ回路とを備えるラインメモリ。 - 【請求項２】 前記ラッチ回路及び前記トライステート
バッファの動作は同一の制御信号で制御され、 前記トライステートバッファは、前記制御信号が第１の
値を採ることに対応して自身の前記出力端をハイインピ
ーダンス状態にし、前記制御信号が第２の値を採ること
に対応して前記入力データをバッファリングし、 前記制御信号が前記第１の値から前記第２の値への遷移
を行うことによって前記ラッチ回路は自身の前記入力端
の内容をラッチする、請求項１記載のラインメモリ。 - 【請求項３】 前記ビット線は前記遷移に先立つ所定の
期間においてプリチャージされ、前記所定の期間におい
ても前記ワード線は活性化する、請求項２記載のライン
メモリ。 - 【請求項４】 前記複数のメモリセルの各々は前記書き
込み制御端子に接続されたゲートを含む書き込みトラン
ジスタと、 前記読み出し制御端子に接続されたゲートを含む第１の
読み出しトランジスタと、 記憶用容量と、 前記記憶用容量の両端の間で、前記第１の読み出しトラ
ンジスタ及び前記書き込みトランジスタと共に直列に接
続され、かつ前記記憶用容量の一端に接続されたゲート
を含む第２の読み出しトランジスタとを有し、 第１の前記ワード線に接続された前記ゲートを含む第１
の前記複数のメモリセルの前記書き込みトランジスタ
と、前記第１の前記ワード線に接続された前記ゲートを
含む第２の前記複数のメモリセルの前記第１の読み出し
トランジスタと、前記第１の前記ワード線と隣接する第
２の前記ワード線に接続された前記ゲートを含む前記第
２の前記複数のメモリセルの前記書き込みトランジスタ
と、前記第２の前記ワード線に接続された前記ゲートを
含む第３の前記複数のメモリセルの前記第１の読み出し
トランジスタとは、同一のソース／ドレイン領域を共有
する、請求項１記載のラインメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055016A JPH10255459A (ja) | 1997-03-10 | 1997-03-10 | ラインメモリ |
| US08/895,908 US5828618A (en) | 1997-03-10 | 1997-07-17 | Line memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055016A JPH10255459A (ja) | 1997-03-10 | 1997-03-10 | ラインメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10255459A true JPH10255459A (ja) | 1998-09-25 |
Family
ID=12986875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9055016A Pending JPH10255459A (ja) | 1997-03-10 | 1997-03-10 | ラインメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5828618A (ja) |
| JP (1) | JPH10255459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187632A (ja) * | 2010-03-08 | 2011-09-22 | Seiko Epson Corp | 記憶装置、集積回路装置及び電子機器 |
| US9171630B2 (en) | 2013-03-14 | 2015-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372247B1 (ko) * | 2000-05-22 | 2003-02-17 | 삼성전자주식회사 | 프리페치 동작모드를 가지는 반도체 메모리 장치 및 메인데이터 라인수를 줄이기 위한 데이터 전송방법 |
| US6556494B2 (en) * | 2001-03-14 | 2003-04-29 | Micron Technology, Inc. | High frequency range four bit prefetch output data path |
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