TW201503156A - 不需要感測放大器的半導體記憶體 - Google Patents

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Abstract

一種不需要感測放大器的半導體記憶體，包含：複數訊號電極、複數控制電極、複數記憶體元件、複數三態緩衝器，及一電位調整單元。該等記憶體元件呈陣列排列於該等訊號電極及該等控制電極間。該等三態緩衝器電連接於該訊號電極及該等記憶體元件間，接收該等記憶體元件所輸出的讀取數據並輸出至該訊號電極，該電位調整單元用以將該等三態緩衝器的輸入端之電壓調整至一預定電壓。藉由將該等記憶體元件分割為較小單位的群體，每一單位的寄生電容會大幅低於未分割前的總寄生電容，因此不需感測放大器即可正常運作，進而降低耗電量。

Description

不需要感測放大器的半導體記憶體
本發明是有關於一種記憶體，特別是指一種不需要感測放大器的半導體記憶體。
參閱圖1，習知一種半導體記憶體包含：複數間隔排列且互不電連接並用以傳送一數據的訊號電極11、複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極12、複數記憶體元件13，及複數分別電連接該等訊號電極11的感測放大器14。
該等控制電極12與該等訊號電極11相互交錯且互不電連接。
該等記憶體元件13呈陣列排列於該等訊號電極11及該等控制電極12間，並分別電連接於該等訊號電極11及該等控制電極12，且受該控制訊號控制以輸出該數據。
該等感測放大器14用以感應放大該數據並輸出。
由於目前市場趨勢所需的記憶體容量愈來愈大，當記憶體元件13陣列大到一定程度時，由於該等訊號電 極11距離變長而使寄生電容增加，會導致該等訊號電極11的時間常數(RC Time constant)增加，難以被驅動到應有的電位，故習知技術中需要加入該等感測放大器14來偵測該等訊號電極11上的微小電位差異，並將該微小電位差異放大處理後以供後續使用。
然而感測放大器14耗電大，使得習知半導體記憶體的整體耗電量難以下降，無法符合現今節能省電的趨勢。
因此，本發明之第一目的即在提供一種不需要感測放大器的半導體記憶體。
於是本發明一種不需要感測放大器的半導體記憶體，包含：一訊號電極單元、一控制電極單元、複數記憶體元件、複數三態緩衝器，及一電位調整單元。
該訊號電極單元包括複數間隔排列且互不電連接並用以傳送一讀取數據及一寫入數據的訊號電極。
該控制電極單元包括複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極，該等控制電極與該等訊號電極相互交錯且互不電連接。
該等記憶體元件呈陣列排列於該等訊號電極及該等控制電極間，並分別電連接於該等訊號電極及該等控制電極，且受該控制訊號控制以接收該寫入數據或輸出該讀取數據。
該等三態緩衝器分別於該等訊號電極上，沿該 訊號電極延伸方向間隔設置，每一三態緩衝器電連接於其中一訊號電極及沿該訊號電極排列的該等記憶體元件間，且具有一電連接複數個記憶體元件並接收該等記憶體元件所輸出的讀取數據的輸入端、一電連接該訊號電極的輸出端，及一控制端，該等三態緩衝器受控制而於導通與不導通間切換。
該電位調整單元電連接於該等三態緩衝器的輸入端，用以將該等三態緩衝器的輸入端之電壓調整至一預定電壓。
本發明之第二目的在提供一種不需要感測放大器的半導體記憶體。
於是本發明一種不需要感測放大器的半導體記憶體，包含：一訊號電極單元、一控制電極單元、複數記憶體元件、複數邏輯單元，及一電位調整單元。
該訊號電極單元包括複數間隔排列且互不電連接並用以傳送一讀取數據及一寫入數據的訊號電極。
該控制電極單元包括複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極，該等控制電極與該等訊號電極相互交錯且互不電連接。
該等記憶體元件呈陣列排列於該等訊號電極及該等控制電極間，並分別電連接於該等訊號電極及該等控制電極，且受該控制訊號控制以接收該寫入數據或輸出該讀取數據。
該等邏輯單元分別對應該等訊號電極設置，且 每一邏輯單元電連接於其中一訊號電極及沿該訊號電極排列的該等記憶體元件間，並包括複數輸入端，每一輸入端電連接於複數個記憶體元件，並接收該等記憶體元件所輸出的讀取數據，該邏輯單元接收該讀取數據且將該讀取數據輸出至所電連接的該訊號電極，該等邏輯單元於所電連接的其中一記憶體元件所輸出的讀取數據變動時，輸出至該訊號電極的讀取數據亦隨之變動。
該電位調整單元電連接於該等邏輯單元及該等記憶體元件的連接點，用以將該等邏輯單元及該等記憶體元件的連接點之電壓調整至一預定電壓。
本發明之第三目的在提供一種不需要感測放大器的半導體記憶體。
於是本發明一種不需要感測放大器的半導體記憶體，適用於應用於一系統操作時脈及一供應電壓，該半導體記憶體包含：一訊號電極單元、一控制電極單元、複數記憶體元件，及一電位調整單元。
該訊號電極單元包括複數間隔排列且互不電連接並用以傳送一讀取數據及一寫入數據的訊號電極。
該控制電極單元包括複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極，該等控制電極與該等訊號電極相互交錯且互不電連接。
該等記憶體元件呈陣列排列於該等訊號電極及該等控制電極間，並分別電連接於該等訊號電極及該等控制電極，且受該控制訊號控制以接收該寫入數據或輸出該 讀取數據。
該電位調整單元電連接於該等記憶體元件與該等訊號電極的連接點，用以將該等記憶體元件與該等訊號電極的連接點之電壓調整至一預定電壓。
其中，該等訊號電極的時間常數小於該系統操作時脈之需求，且該讀取數據的訊號振幅大小實質上等於該供應電壓的振幅峰值。
本發明之功效在於：藉由設置該等三態緩衝器或邏輯單元，可以幫助驅動該訊號電極單元，藉由設置該電位調整單元則可調整電壓，並可避免不必要的耗電。
2‧‧‧訊號電極單元
RBL‧‧‧讀取訊號電極
WBL‧‧‧寫入訊號電極
PBL‧‧‧正相訊號電極
NBL‧‧‧反相訊號電極
3‧‧‧控制電極單元
WL‧‧‧控制電極
RWL‧‧‧讀取控制電極
WWL‧‧‧寫入控制電極
4‧‧‧記憶體元件
Cs‧‧‧電容
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧第三電晶體
buf‧‧‧三態緩衝器
51‧‧‧開關
52‧‧‧緩衝電路
SW‧‧‧緩衝開關
6‧‧‧電位調整單元
R‧‧‧電阻
Vcc‧‧‧預定電壓
61‧‧‧電壓提供電路
62‧‧‧開關
7‧‧‧反相器
8‧‧‧邏輯單元
81‧‧‧或門邏輯閘
82‧‧‧與門邏輯閘
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是習知一種半導體記憶體的電路示意圖；圖2是本發明不需要感測放大器的半導體記憶體之一第一較佳實施例的示意圖；圖3是該第一較佳實施例的一記憶體元件的示意圖；圖4是一示意圖，說明該第一較佳實施例的一三態緩衝器的另一樣態；圖5是一示意圖，說明該第一較佳實施例的另一樣態；圖6是本發明不需要感測放大器的半導體記憶體之一第二較佳實施例的示意圖；圖7是該第二較佳實施例的一記憶體元件的示意圖； 圖8是一示意圖，說明該第二較佳實施例的另一樣態；圖9是本發明不需要感測放大器的半導體記憶體之一第三較佳實施例的示意圖；圖10是該第三較佳實施例的一記憶體元件的示意圖；圖11是一示意圖，說明該第三較佳實施例的一邏輯單元；及圖12是一示意圖，說明該第三較佳實施例的該邏輯單元的另一樣態。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖2及圖3，本發明不需要感測放大器的半導體記憶體之第一較佳實施例包含：一訊號電極單元2、一控制電極單元3、複數記憶體元件4、複數三態緩衝器buf、一電位調整單元6，及複數反相器7。
於本實施例中，使用128X32bit的記憶體元件4陣列作為說明，且為方便說明起見，每一列的三態緩衝器buf皆使用相同的標號，並依序編號為buf7、buf15、...buf111、buf119。
該訊號電極單元2包括複數間隔排列且互不電連接並用以傳送一讀取數據及一寫入數據的訊號電極，該等訊號電極可分為：複數讀取訊號電極RBL及複數寫入訊號電極WBL(於圖3中以單個讀取訊號電極RBL及單個寫 入訊號電極WBL表示)。
該等讀取訊號電極RBL分別電連接該等記憶體元件4，並用以由該等記憶體元件4接收該讀取數據並輸出。
該等寫入訊號電極WBL分別電連接該等記憶體元件4，並用以傳送該寫入數據至該等記憶體元件4。
該控制電極單元3包括複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極，該等控制電極與該等訊號電極相互交錯且互不電連接，並可分為：複數讀取控制電極RWL及複數寫入控制電極WWL(於圖3中以單個讀取控制電極RWL及單個寫入控制電極WWL表示)；該控制訊號則可分為一讀取控制訊號及一寫入控制訊號。
該等讀取控制電極RWL分別電連接該等記憶體元件4，並用以傳送該讀取控制訊號至該等記憶體元件4，以分別控制該等記憶體元件4是否能被讀取。
該等寫入控制電極WWL分別電連接該等記憶體元件4，並傳送該寫入控制訊號至該等記憶體元件4，以分別控制該等記憶體元件4是否能被寫入。
該等記憶體元件4呈陣列排列於該等訊號電極及該等控制電極間，並分別電連接於該等訊號電極及該等控制電極，且受該寫入控制訊號控制以接收該寫入數據、受該讀取控制訊號控制以輸出該讀取數據。
於本實施例中，該等記憶體元件4使用三個電晶體架構的動態隨機存取記憶體(3 transistor Dynamic Random AccessMemory，簡寫為3T-DRAM)作為說明，但亦可依實際需求而選用不同的記憶體架構，並不限於此。
如圖3所示，每一記憶體元件4包括：一第一電晶體M1、一電容Cs、一第二電晶體M2，及一第三電晶體M3。
該第一電晶體M1具有一第一端、一電連接其中一寫入訊號電極WBL並接收該寫入數據的第二端，及一電連接其中一寫入控制電極WWL的控制端，並受該寫入控制訊號控制而於導通與不導通間切換。
該電容Cs具有一電連接該第一電晶體M1的第一端的第一端，及一電連接一準位電壓的第二端。
該第二電晶體M2具有一第一端、一電連接該準位電壓的第二端，及一電連接該電容Cs的第一端的控制端，並受該電容Cs所儲存的電壓控制而於導通與不導通間切換。
該第三電晶體M3具有一電連接其中一讀取訊號電極RBL且輸出該讀取數據的第一端、一電連接該第二電晶體M2的第一端的第二端，及一電連接其中一讀取控制電極RWL的控制端，並受該讀取控制訊號控制而於導通與不導通間切換。
於本實施例中，該等電晶體皆為N型金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，簡寫為MOSFET)，且該準位電壓為一低電位電壓，以搭配該等N型金屬氧化物半導體場效 電晶體，但不限於此。
該等三態緩衝器buf分別於該等讀取訊號電極RBL上，沿該讀取訊號電極RBL延伸方向間隔設置，每一三態緩衝器buf電連接於其中一讀取訊號電極RBL及沿該訊號電極RBL排列的該等記憶體元件4間，且具有一電連接複數個記憶體元件4並接收該等記憶體元件4所輸出的讀取數據的輸入端、一電連接該讀取訊號電極RBL的輸出端，及一控制端，該等三態緩衝器buf受控制而於導通與不導通間切換。
值得一提的是，該等三態緩衝器buf亦可如圖4所示，使用一串聯的開關51及一緩衝電路52實施，以使該三態緩衝器buf可受控制而於導通與不導通間切換，但亦可為其他可切換導通與否的緩衝電路設計，並不限於此。
參閱圖2及圖3，該電位調整單元6電連接於該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL，用以將該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL之電壓調整至一預定電壓。
該電位調整單元6可於一調整模式與一非調整模式間切換，於該調整模式時，該電位調整單元6對該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL之電壓進行電位調整，於該非調整模式時，該電位調整單元6不對該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL之電壓進行電位調整，且於該等記憶體元件4輸出該讀取 數據期間，該電位調整單元6切換於該非調整模式。
該電位調整單元6包括：複數電阻R及複數電壓提供電路61。
該等電阻R分別電連接於該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL，且每一電阻R具有一電連接於該等三態緩衝器buf的輸入端或該等讀取訊號電極RBL的第一端，及一電連接該電壓提供電路61的第二端。
該等電壓提供電路61分別透過該等電阻R電連接於該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL，用以可中止地提供該預定電壓至該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL，該電位調整單元6於該調整模式時，該電壓提供電路61提供該預定電壓至該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL，於該非調整模式時，該電壓提供電路61不提供該預定電壓至該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL。
於本實施例中，該電位調整單元6於每一讀取訊號電極RBL上設置兩個電壓提供電路61，一個電連接至該讀取訊號電極RBL上的電阻R，另一個則電連接該讀取訊號電極RBL上所有三態緩衝器buf輸入端的電阻R，如此可以使用較少的電壓提供電路61提供該預定電壓，以減少該等電壓提供電路61於電路上所占的面積，進而下降電路成本，然而，該電位調整單元6亦可設計為每一個電阻R皆搭配一個電壓提供電路61，或只設置單一個電壓提供電 路61，再電連接至所有讀取訊號電極RBL及所有三態緩衝器buf輸入端上的所有電阻R，其數量及配置方式可依實際應用需求而作增減及變動，並不以此為限。
值得一提的是，於實際應用上，由於該等電壓提供電路61通常會具有電阻特性或內含電阻元件，因此該等電阻R為選擇性加入的元件，不以此為限。
於本實施例中，該預定電壓為一高電位電壓(在此為邏輯高電位)，以搭配記憶體元件4中的N型金屬氧化物半導體場效電晶體，但亦可搭配不同的電晶體而有不同的電位，例如，搭配P型金屬氧化物半導體場效電晶體而使用低電位電壓(在此為邏輯低電位，或是使用接地電位)，並不限於此。
該等反相器7分別設置於該等讀取訊號電極RBL0~RBL31，電連接該等記憶體元件4，用以接收並將該讀取數據反相。
一般使用時，該記憶體元件4分別可於一寫入模式及一讀取模式間切換，於該寫入模式時，該寫入控制電極WWL控制該第一電晶體M1切換為導通，並由該寫入訊號電極WBL傳送該寫入數據，並通過該第一電晶體M1而儲存於該電容Cs。
於該讀取模式時，該電位調整單元6在將該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL之電壓調整至該預定電壓後切換至該非調整模式，此時該電壓提供電路61不提供該預定電壓至該等三態緩衝器buf的輸入 端及該等讀取訊號電極RBL，搭配控制所選取的記憶體元件4電連接的三態緩衝器buf為導通，及控制其他的三態緩衝器buf為不導通，接著該讀取控制電極RWL傳送讀取控制訊號，使儲存於該電容Cs中的電壓經由該第二電晶體M2、該第三電晶體M3、該三態緩衝器buf輸出至該讀取訊號電極RBL，再經由該等反相器7反相後輸出。
說明如下，假設所選取的記憶體元件4是電連接於三態緩衝器buf111時，該等記憶體元件4的第三電晶體M3輸出該讀取數據，此時需控制該三態緩衝器buf111為導通，並控制其他的三態緩衝器buf7、bu15...、buf119為不導通，以避免其他的三態緩衝器buf7、buf15...、buf119與該三態緩衝器buf111同時輸出到該讀取訊號電極RBL上時會造成抵抗(fighting)而產生不必要的耗電，甚或造成讀取錯誤。
若讀取時儲存於該電容Cs中的電壓為低電位，則該第二電晶體M2的控制端受低電位電壓控制而不導通，該第三電晶體M3的第一端所輸出的電位便為高阻抗狀態，由於該電位調整單元6已預先將該等三態緩衝器buf的輸入端之電壓調整至該預定電壓(本實施例中為高電位電壓)，因此經過該三態緩衝器buf後在該讀取訊號電極RBL上呈現的讀取數據會接近該預定電壓，再經由該等反相器7反相後即可輸出相同於該電容Cs所儲存的電位。
若讀取時儲存於該電容Cs中的電壓為高電位，則該第二電晶體M2的控制端受高電位電壓控制而導通，並 將該第二電晶體M2的第一端的電壓拉到該準位電壓(本實施例中為低電位電壓)，接著通過切換為導通的該第三電晶體M3將該準位電壓的電位經由三態緩衝器buf輸出至該讀取訊號電極RBL，再經由該等反相器7反相後即可輸出相同於該電容Cs所儲存的電位。
由上述可知，該讀取數據的訊號振幅大小實質上會等於外部供應電壓的振幅峰值(本實施例中為該預定電壓及該準位電壓的電壓差異)，且由於該記憶體元件4在輸出時，該電壓提供電路61已停止提供該預定電壓至該三態緩衝器buf的輸入端及該等讀取訊號電極RBL，所以可以避免因為該記憶體元件4所輸出的電壓與該預定電壓相反時，會在該電阻R兩端造成大壓差，而產生不必要的電流消耗。
參閱圖5，為該第一較佳實施例的另一樣態，此樣態於該第一較佳實施例的差異在於：此樣態中，該記憶體元件4使用P型金屬氧化物半導體場效電晶體，並搭配使用一低電位電壓(圖5中為接地電位)的該預定電壓，但不限於此。
該電位調整單元6包括：複數電阻R與複數開關62。
該等電阻R分別電連接於該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL，且每一電阻R具有一電連接於該等三態緩衝器buf的輸入端或該等讀取訊號電極RBL的第一端，及一電連接該開關62的第二端。
該等開關62分別電連接於該等電阻R的第二端與該預定電壓間，並受控制於導通與不導通間切換，該電位調整單元6於該調整模式時，該開關62導通以使該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL電連接至該預定電壓，於該非調整模式時，該開關62不導通以使該等三態緩衝器buf的輸入端及該等讀取訊號電極RBL不電連接至該預定電壓。
值得一提的是，於實際應用上，由於用以產生該預定電壓的電路通常會具有電阻特性或內含電阻元件，因此該等電阻R為選擇性加入的元件，不以此為限。
經由以上的說明，可將本實施例的優點歸納如下：
一、藉由將複數個記憶體元件4電連接至一個三態緩衝器buf後再輸出至該讀取訊號電極RBL，可視為將記憶體元件4陣列切開為較小的單位，例如於本實施例中是將每八個記憶體元件4電連接至一個三態緩衝器buf後輸出，可視為將128列的記憶體元件4分為16個單位，如此即可將寄生電容降為原本的十六分之一，於實際應用上，可依照使用需求而決定將多少個記憶體元件4電連接至一個三態緩衝器buf，由於每一個小單位的寄生電容已大幅降低，且該等三態緩衝器buf亦可幫助驅動該等讀取訊號電極RBL，因此不需在電路中額外加入感測放大器(圖未示)即可正常運作，可大幅下降耗電量，並可提高操作頻率，舉本實施例來說，若未設置該等三態緩衝器buf前可操 作在20MHz，則在設置該等三態緩衝器buf後，可以將操作頻率大幅提高到320MHz。
二、藉由設置該等可於調整模式與非調整模式間切換的電位調整單元6，在調整模式時，該等電位調整單元6可以調整該等三態緩衝器buf輸入端及該等讀取訊號電極RBL的電位，避免記憶體元件4所造成的浮接電位使三態緩衝器buf大量耗電，而在該等記憶體元件4進入讀取模式後，藉由將該等電位調整單元6的調整模式時間與該記憶體元件4的輸出時間錯開，可以避免在所選擇的記憶體元件4輸出的電位與該預定電壓相反時，造成兩方電位相互拉扯而產生不必要的耗電。
參閱圖6及圖7，為本發明不需要感測放大器的半導體記憶體的一第二較佳實施例，該第二較佳實施例是類似於該第一較佳實施例，該第二較佳實施例與該第一較佳實施例的差異在於：於本實施例中，該等記憶體元件4使用如圖7所示的一個電晶體架構的動態隨機存取記憶體(1 transistor-DRAM，簡寫為1T-DRAM)作為說明，且由於本實施例中使用一個電晶體的架構，因此所輸出的電位與所儲存的電位相同，所以不需要再加入該等反相器7(圖2)作反向處理，但不限於此。
本實施例中由於該等記憶體元件4使用同一個端點作為輸出及輸入使用，因此該等讀取訊號電極RBL0~RBL31及該等寫入訊號電極WBL0~WBL31皆電連接 於該記憶體元件4的相同端點。
該半導體記憶體還包含複數緩衝開關SW(為方便說明起見，每一列的緩衝開關SW皆使用相同的標號，並依序編號為SW7、SW15、...SW111、SW119)，該等緩衝開關SW分別於該等寫入訊號電極WBL0~WBL31上，每間隔複數個記憶體元件4的距離插入設置於該等寫入訊號電極WBL0~WBL31，且每一緩衝開關SW包括一接收該寫入讀取數據的第一端，及一電連接複數個記憶體元件4及下一個緩衝開關SW的第一端的第二端，並受控制而於導通與不導通間切換。
於本實施例中，該等緩衝開關SW使用開關元件作為實施，但當設計者對於寫入速度有較高的需求時，亦可使用如三態緩衝元件等具有驅動能力的元件實施，或是可以藉由在該等寫入訊號電極WBL0~WBL31的源頭設置寫入驅動電路(圖未示)以減少驅動時間，但不限於此。
該電壓提供電路61電連接至每兩個相鄰緩衝開關SW間的端點，並提供該預定電壓至每兩個相鄰緩衝開關SW間的端點，於該調整模式時，該電壓提供電路61提供該預定電壓至每兩個相鄰緩衝開關SW間的端點，於該非調整模式時，該電壓提供電路61不提供該預定電壓至每兩個相鄰緩衝開關SW間的端點，且於該寫入數據輸入至該等記憶體元件4期間，該電壓提供電路61不提供該預定電壓至該等緩衝開關SW間的端點(即該電位調整單元6切換於該非調整模式)。
參閱圖7及圖8，圖8所示為該第二較佳實施例的另一樣態，此樣態與該第二較佳實施例的差異在於：該等緩衝開關SW分別於該等寫入訊號電極WBL0~WBL31上，沿該等寫入訊號電極WBL0~WBL31延伸方向間隔設置，每一緩衝開關SW電連接於其中一寫入訊號電極WBL及沿該寫入訊號電極WBL排列的該等記憶體元件4間，且具有一電連接該寫入訊號電極WBL並接收該寫入數據的第一端、一電連接電連接複數個記憶體元件4的第二端，並受控制而於導通與不導通間切換。
該電壓提供電路61電連接至該等緩衝開關SW與該等記憶體元件4的連接點，且於該寫入數據輸入至該等記憶體元件4期間不提供該預定電壓至該等緩衝開關SW與該等記憶體元件4的連接點(即該電位調整單元6切換於該非調整模式)。
由於本實施例中，該記憶體元件4的輸出與輸入端為相同端點，因此該寫入訊號電極WBL的寄生電容會影響到該等記憶體元件4驅動該等三態緩衝器buf的時間，故需在該等寫入訊號電極WBL上分別增設該等緩衝開關SW以切分該等寫入訊號電極WBL的寄生電容，以避免影響到該等記憶體元件4的操作頻率，如此，該第二較佳實施例亦可達到與上述第一較佳實施例相同的目的與功效。
參閱圖9及圖10，為本發明不需要感測放大器的半導體記憶體的一第三較佳實施例，該第三較佳實施例是類似於該第二較佳實施例，該第三較佳實施例與該第二 較佳實施例的差異在於：該訊號電極單元2包括複數由該等記憶體元件4接收該讀取數據的複數讀取訊號電極RBL及複數傳送該寫入數據至該等記憶體元件4的寫入訊號電極，且該等寫入訊號電極可分為：複數正相訊號電極PBL及複數反相訊號電極NBL(為使圖示清晰明瞭，圖9中僅標示複數正相訊號電極PBL0~PBL31及複讀取訊號電極RBL0~RBL31，圖10中則以單個正相訊號電極PBL、單個反相訊號電極NBL及單個讀取訊號電極RBL表示)。
該控制電極單元3包括複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極WL，該等控制電極WL與該等讀取訊號電極RBL、該等正相訊號電極PBL及反相訊號電極NBL相互交錯且互不電連接(為使圖示清晰明瞭，圖10中以單個控制電極WL表示)。
於本實施例中，該等記憶體元件4使用六個電晶體架構的靜態隨機存取記憶體(Static Random Access Memory，簡寫為SRAM)作為說明，但亦可依實際需求而選用不同的記憶體架構，並不限於此。
該半導體記憶體還包含複數邏輯單元8，該等邏輯單元8分別對應該等讀取訊號電極RBL設置，且每一邏輯單元8電連接於其中一讀取訊號電極RBL及沿該讀取訊號電極RBL排列的該等記憶體元件4間，每一邏輯單元8包括複數輸入端，每一輸入端電連接於複數個記憶體元件4並接收該等記憶體元件4所輸出的讀取數據，該邏輯單元8 接收該讀取數據並將該讀取數據輸出至所電連接的該讀取訊號電極RBL，該等邏輯單元8於所電連接的其中一記憶體元件4所輸出的讀取數據變動時，輸出至該讀取訊號電極RBL的讀取數據亦隨之變動。
該電位調整單元6電連接於該等邏輯單元8及該等記憶體元件4的連接點，用以將該等邏輯單元8及該等記憶體元件4的連接點之電壓調整至一預定電壓(可為邏輯高電位、邏輯低電位，或為接地電位，於圖9中以接地電位表示)，該電位調整單元6包括：複數電阻R與複數開關62。
該等電阻R分別具有一電連接於該等邏輯單元8及該等記憶體元件4的連接點的第一端，及一電連接該開關62的第二端。
該等開關62透過該等電阻R電連接於該等邏輯單元8及該等記憶體元件4的連接點與該預定電壓間，並受控制於導通與不導通間切換，該電位調整單元6於該調整模式時，該開關62導通以使該等邏輯單元8及該等記憶體元件4的連接點電連接至該預定電壓，於該非調整模式時，該開關62不導通以使該等邏輯單元8及該等記憶體元件4的連接點不電連接至該預定電壓。
值得一提的是，於實際應用上，由於用以產生該預定電壓的電路通常會具有電阻特性或內含電阻元件，因此該等電阻R為選擇性加入的元件，且該電位調整單元6亦可如圖2、圖6、或圖8所示包括複數電阻R及複數電 壓提供電路61，並不以此為限。
一般使用時，在該記憶體元件4為寫入模式時，該等控制電極WL傳送該控制訊號以使該等記憶體元件4分別由該等正相訊號電極PBL及該等反相訊號電極NBL接收寫入數據，並儲存於內部電晶體的寄生電容中；在該記憶體元件4為讀取模式時，該電位調整單元6在將該等邏輯單元8及該等記憶體元件4的連接點之電壓調整至該預定電壓後切換至該非調整模式，此時該開關62不導通以使該等邏輯單元8及該等記憶體元件4的連接點不電連接至該預定電壓，接著該記憶體元件4輸出所儲存的數據至該等讀取訊號電極RBL，由於六個電晶體架構的靜態隨機存取記憶體的運作方式為此業界所熟悉，在此只略述其運作方式。
由上述可知，由於該記憶體元件4在輸出時，該開關62已切換至不導通，所以可以避免因為該記憶體元件4所輸出的電壓與該預定電壓相反時，會在該電阻R兩端造成大壓差，而產生不必要的電流消耗，但若設計上不考量此電流消耗，則實作時可以不設置該等開關62，而直接將該等電阻R接到該預定電壓，亦即該電位調整單元6沒有非調整模式。
由於本實施例中使用靜態隨機存取記憶體的架構，因此所輸出的電位與所儲存的電位相同，所以不需要再加入該等反相器7(圖2)作反向處理，且由於靜態隨機存取記憶體一般會使用兩條訊號電極(正相訊號電極PBL及 反相訊號電極NBL)來傳送差動的寫入數據及讀取數據，但於本實施例的架構中，只需要在其中一邊設置該讀取訊號電極RBL作為輸出，並以原本的正相訊號電極PBL及反相訊號電極NBL作為輸入即可正常運作，因此圖9中只以正相訊號電極PBL及讀取訊號電極RBL作為說明，但不以此為限。
參閱圖11及圖12，如圖11所示，該邏輯單元8可以使用或門邏輯閘81(OR logic gate)實施，並搭配在電位調整單元6中使用下拉電阻R(pull down R)及低電位的預定電壓；亦可如圖12所示，使用與門邏輯閘82(AND logic gate)實施，並搭配在電位調整單元6中使用上拉電阻R(pull up R)及高電位的預定電壓Vcc，由於在實際應用上，在該邏輯單元8的輸入端上，每次都只會有一個記憶體元件4所輸出的讀取數據變動，因此該邏輯單元8會根據所選擇的該記憶體元件4輸出的讀取數據變動而變動輸出至該讀取訊號電極RBL的讀取數據。
以圖11為例，透過該等下拉電阻R搭配低電位的預定電壓，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數據初始值為低電位，但當所選擇的該記憶體元件4輸出高電位的讀取數據時，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數據即會轉變為高電位；於圖12中，透過該等上拉電阻R搭配高電位的預定電壓Vcc，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數據初始值為高電位，但當所選擇的該記憶體元件4輸出低電位的讀取數據 時，該邏輯單元8輸出至該讀取訊號電極RBL的讀取數據即會轉變為低電位。
於本實施例中，分別使用十六選一的或門邏輯閘81或是與門邏輯閘82來實施，但亦可依實際需求，而選用四選一、...三十二選一、...等邏輯閘，並不限於此。
如此，藉由設置該等邏輯單元8幫助驅動該等讀取訊號電極RBL，及使用該等電阻R及開關62來控制在該記憶體元件4輸出時切斷該等邏輯單元8及該等記憶體元件4的連接點與該預定電壓間的電連接，該第三較佳實施例亦可達到與上述第二較佳實施例相同的目的與功效。
綜上所述，本發明不需在電路中加入感測放大器，還可減少功耗、提高操作頻率，且並不限定所使用的記憶體元件4的樣式，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
2‧‧‧訊號電極單元
RBL‧‧‧讀取訊號電極
4‧‧‧記憶體元件
buf‧‧‧三態緩衝器
6‧‧‧電位調整單元
R‧‧‧電阻
61‧‧‧電壓提供電路
7‧‧‧反相器

Claims (25)

  1. 一種不需要感測放大器的半導體記憶體，包含：一訊號電極單元，包括複數間隔排列且互不電連接並用以傳送一讀取數據及一寫入數據的訊號電極；一控制電極單元，包括複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極，該等控制電極與該等訊號電極相互交錯且互不電連接；複數記憶體元件，呈陣列排列於該等訊號電極及該等控制電極間，並分別電連接於該等訊號電極及該等控制電極，且受該控制訊號控制以接收該寫入數據或輸出該讀取數據；複數三態緩衝器，分別於該等訊號電極上，沿該訊號電極延伸方向間隔設置，每一三態緩衝器電連接於其中一訊號電極及沿該訊號電極排列的該等記憶體元件間，且具有一電連接複數個記憶體元件並接收該等記憶體元件所輸出的讀取數據的輸入端、一電連接該訊號電極的輸出端，及一控制端，該等三態緩衝器受控制而於導通與不導通間切換；及一電位調整單元，電連接於該等三態緩衝器的輸入端，用以將該等三態緩衝器的輸入端之電壓調整至一預定電壓。
  2. 如請求項1所述的不需要感測放大器的半導體記憶體，其中，該電位調整單元可於一調整模式與一非調整模式間切換，於該調整模式時，該電位調整單元對該等三態 緩衝器的輸入端之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等三態緩衝器的輸入端之電壓進行電位調整，且於該等記憶體元件輸出該讀取數據期間，該電位調整單元切換於該非調整模式。
  3. 如請求項2所述的不需要感測放大器的半導體記憶體，其中，該電位調整單元包括：至少一電壓提供電路，電連接於該等三態緩衝器的輸入端及該等訊號電極，用以可中止地提供該預定電壓至該等三態緩衝器的輸入端及該等訊號電極，該電位調整單元於該調整模式時，該電壓提供電路提供該預定電壓至該等三態緩衝器的輸入端及該等訊號電極，於該非調整模式時，該電壓提供電路不提供該預定電壓至該等三態緩衝器的輸入端及該等訊號電極。
  4. 如請求項2所述的不需要感測放大器的半導體記憶體，其中，該電位調整單元包括：複數開關，分別電連接於該等三態緩衝器的輸入端與該預定電壓間、該等訊號電極與該預定電壓間，並受控制於導通與不導通間切換，該電位調整單元於該調整模式時，該開關導通以使該等三態緩衝器的輸入端及該等訊號電極電連接至該預定電壓，於該非調整模式時，該開關不導通以使該等三態緩衝器的輸入端及該等訊號電極不電連接至該預定電壓。
  5. 如請求項1所述的不需要感測放大器的半導體記憶體，其中，該半導體記憶體還包含： 複數緩衝開關，分別於該等訊號電極上，每間隔複數個記憶體元件的距離插入設置於該等訊號電極，且每一緩衝開關包括一接收該寫入數據的第一端，及一電連接複數個記憶體元件及下一個緩衝開關的第一端的第二端，並受控制而於導通與不導通間切換。
  6. 如請求項5所述的不需要感測放大器的半導體記憶體，其中：該電位調整單元可於一調整模式與一非調整模式間切換，於該調整模式時，該電位調整單元對該等三態緩衝器的輸入端之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等三態緩衝器的輸入端之電壓進行電位調整，且於該等記憶體元件輸出該讀取數據期間，該電位調整單元切換於該非調整模式；該電位調整單元電連接至每兩個相鄰緩衝開關間的端點，並對每兩個相鄰緩衝開關間端點進行電位調整，於該調整模式時，該電位調整單元對每兩個相鄰緩衝開關間端點之電壓進行電位調整，於該非調整模式時，該電位調整單元不對每兩個相鄰緩衝開關間端點之電壓進行電位調整，且於該寫入數據輸入至該等記憶體元件期間，該電位調整單元切換於該非調整模式。
  7. 如請求項1所述的不需要感測放大器的半導體記憶體，其中，該半導體記憶體還包含：複數緩衝開關，分別於該等訊號電極上，沿該訊號電極延伸方向間隔設置，每一緩衝開關電連接於其中一 訊號電極及沿該訊號電極排列的該等記憶體元件間，且具有一電連接該訊號電極並接收該寫入數據的第一端、一電連接複數個記憶體元件的第二端，並受控制而於導通與不導通間切換。
  8. 如請求項7所述的不需要感測放大器的半導體記憶體，其中：該電位調整單元可於一調整模式與一非調整模式間切換，於該調整模式時，該電位調整單元對該等三態緩衝器的輸入端之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等三態緩衝器的輸入端之電壓進行電位調整，且於該等記憶體元件輸出該讀取數據期間，該電位調整單元切換於該非調整模式；該電位調整單元電連接至該等緩衝開關與該等記憶體元件的連接點，並對該等緩衝開關與該等記憶體元件的連接點進行電位調整，於該調整模式時，該電位調整單元對該等緩衝開關與該等記憶體元件的連接點之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等緩衝開關與該等記憶體元件的連接點之電壓進行電位調整，且於該寫入數據輸入至該等記憶體元件期間，該電位調整單元切換於該非調整模式。
  9. 如請求項1所述的不需要感測放大器的半導體記憶體，其中，該記憶體元件為靜態隨機存取記憶體。
  10. 如請求項1所述的不需要感測放大器的半導體記憶體，其中： 該訊號電極單元包括：複數讀取訊號電極，分別電連接該等記憶體元件，並用以由該等記憶體元件接收該讀取數據並輸出，及複數寫入訊號電極，分別電連接該等記憶體元件，並用以傳送該寫入數據至該等記憶體元件；該等三態緩衝器分別於該等讀取訊號電極上，沿該讀取訊號電極延伸方向間隔設置，每一三態緩衝器電連接於其中一讀取訊號電極及沿該讀取訊號電極排列的該等記憶體元件間，且該輸入端接收複數個記憶體元件所輸出的讀取數據、該輸出端電連接該讀取訊號電極。
  11. 如請求項10所述的不需要感測放大器的半導體記憶體，其中：該控制電極單元包括：複數讀取控制電極，分別電連接該等記憶體元件，並用以傳送一讀取控制訊號，及複數寫入控制電極，分別電連接該等記憶體元件，並傳送一寫入控制訊號；每一記憶體元件分別接收該讀取控制訊號並受該讀取控制訊號控制是否能被讀取，接收該寫入控制訊號並受該寫入控制訊號控制是否能被寫入。
  12. 一種不需要感測放大器的半導體記憶體，包含：一訊號電極單元，包括複數間隔排列且互不電連接並用以傳送一讀取數據及一寫入數據的訊號電極；一控制電極單元，包括複數間隔排列且互不電連接 並用以傳送一控制訊號的控制電極，該等控制電極與該等訊號電極相互交錯且互不電連接；複數記憶體元件，呈陣列排列於該等訊號電極及該等控制電極間，並分別電連接於該等訊號電極及該等控制電極，且受該控制訊號控制以接收該寫入數據或輸出該讀取數據；複數邏輯單元，分別對應該等訊號電極設置，且每一邏輯單元電連接於其中一訊號電極及沿該訊號電極排列的該等記憶體元件間，並包括複數輸入端，每一輸入端電連接於複數個記憶體元件並接收該等記憶體元件所輸出的讀取數據，該邏輯單元接收該讀取數據且將該讀取數據輸出至所電連接的該訊號電極，該等邏輯單元於所電連接的其中一記憶體元件所輸出的讀取數據變動時，輸出至該訊號電極的讀取數據亦隨之變動；及一電位調整單元，電連接於該等邏輯單元及該等記憶體元件的連接點，用以將該等邏輯單元及該等記憶體元件的連接點之電壓調整至一預定電壓。
  13. 如請求項12所述的不需要感測放大器的半導體記憶體，其中，該電位調整單元可於一調整模式與一非調整模式間切換，於該調整模式時，該電位調整單元對該等邏輯單元及該等記憶體元件的連接點之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等邏輯單元及該等記憶體元件的連接點之電壓進行電位調整，且於該等記憶體元件輸出該讀取數據期間，該電位調 整單元切換於該非調整模式。
  14. 如請求項13所述的不需要感測放大器的半導體記憶體，其中，該電位調整單元包括：至少一電壓提供電路，分別電連接於該等邏輯單元及該等記憶體元件的連接點，用以可中止地提供該預定電壓至該等邏輯單元及該等記憶體元件的連接點，該電位調整單元於該調整模式時，該電壓提供電路提供該預定電壓至該等邏輯單元及該等記憶體元件的連接點，於該非調整模式時，該電壓提供電路不提供該預定電壓至該等邏輯單元及該等記憶體元件的連接點。
  15. 如請求項13所述的不需要感測放大器的半導體記憶體，其中，該電位調整單元包括：至少一開關，電連接於該等邏輯單元及該等記憶體元件的連接點與該預定電壓間，並受控制於導通與不導通間切換，該電位調整單元於該調整模式時，該開關導通以使該等邏輯單元及該等記憶體元件的連接點電連接至該預定電壓，於該非調整模式時，該開關不導通以使該等邏輯單元及該等記憶體元件的連接點不電連接至該預定電壓。
  16. 如請求項12所述的不需要感測放大器的半導體記憶體，其中：該訊號電極單元包括：複數讀取訊號電極，分別電連接該等記憶體元件，並用以由該等記憶體元件接收該讀取數據並輸出，及 複數寫入訊號電極，分別電連接該等記憶體元件，並用以傳送該寫入數據至該等記憶體元件；該等邏輯單元分別對應該等讀取訊號電極設置，且每一邏輯單元電連接於其中一讀取訊號電極及沿該讀取訊號電極排列的該等記憶體元件間，接收複數個記憶體元件所輸出的讀取數據，並將該讀取數據輸出至所電連接的該讀取訊號電極，該等邏輯單元於所電連接的其中一記憶體元件所輸出的讀取數據變動時，輸出至該讀取訊號電極的讀取數據亦隨之變動。
  17. 如請求項16所述的不需要感測放大器的半導體記憶體，其中，該半導體記憶體還包含：複數緩衝開關，分別於該等寫入訊號電極上，每間隔複數個記憶體元件的距離插入設置於該寫入訊號電極，且每一緩衝開關包括一接收該寫入數據的第一端，及一電連接複數個記憶體元件及下一個緩衝開關的第一端的第二端，並受控制而於導通與不導通間切換。
  18. 如請求項17所述的不需要感測放大器的半導體記憶體，其中：該電位調整單元可於一調整模式與一非調整模式間切換，於該調整模式時，該電位調整單元對該等邏輯單元及該等記憶體元件的連接點之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等邏輯單元及該等記憶體元件的連接點之電壓進行電位調整，且於該等記憶體元件輸出該讀取數據期間，該電位調整單 元切換於該非調整模式；該電位調整單元電連接至每兩個相鄰緩衝開關間的端點，並對每兩個相鄰緩衝開關間端點進行電位調整，於該調整模式時，該電位調整單元對每兩個相鄰緩衝開關間端點之電壓進行電位調整，於該非調整模式時，該電位調整單元不對每兩個相鄰緩衝開關間端點之電壓進行電位調整，且於該寫入數據輸入至該等記憶體元件期間，該電位調整單元切換於該非調整模式。
  19. 如請求項16所述的不需要感測放大器的半導體記憶體，其中，該半導體記憶體還包含：複數緩衝開關，分別於該等寫入訊號電極上，沿該寫入訊號電極延伸方向間隔設置，每一緩衝開關電連接於其中一寫入訊號電極及沿該寫入訊號電極排列的該等記憶體元件間，且具有一電連接該寫入訊號電極並接收該寫入數據的第一端、一電連接複數個記憶體元件的第二端，並受控制而於導通與不導通間切換。
  20. 如請求項19所述的不需要感測放大器的半導體記憶體，其中：該電位調整單元可於一調整模式與一非調整模式間切換，於該調整模式時，該電位調整單元對該等邏輯單元及該等記憶體元件的連接點之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等邏輯單元及該等記憶體元件的連接點之電壓進行電位調整，且於該等記憶體元件輸出該讀取數據期間，該電位調整單 元切換於該非調整模式；該電位調整單元電連接至該等緩衝開關與該等記憶體元件的連接點，並對該等緩衝開關與該等記憶體元件的連接點進行電位調整，於該調整模式時，該電位調整單元對該等緩衝開關與該等記憶體元件的連接點之電壓進行電位調整，於該非調整模式時，該電位調整單元不對該等緩衝開關與該等記憶體元件的連接點之電壓進行電位調整，且於該寫入數據輸入至該等記憶體元件期間，該電位調整單元切換於該非調整模式。
  21. 如請求項16所述的不需要感測放大器的半導體記憶體，其中：該控制電極單元包括：複數讀取控制電極，分別電連接該等記憶體元件，並用以傳送一讀取控制訊號，及複數寫入控制電極，分別電連接該等記憶體元件，並傳送一寫入控制訊號；每一記憶體元件分別接收該讀取控制訊號並受該讀取控制訊號控制是否能被讀取，接收該寫入控制訊號並受該寫入控制訊號控制是否能被寫入。
  22. 如請求項12所述的不需要感測放大器的半導體記憶體，其中，該記憶體元件為靜態隨機存取記憶體。
  23. 如請求項12所述的不需要感測放大器的半導體記憶體，其中，該等邏輯單元為或門邏輯閘。
  24. 如請求項12所述的不需要感測放大器的半導體記憶體 ，其中，該等邏輯單元為與門邏輯閘。
  25. 一種不需要感測放大器的半導體記憶體，適用於應用於一系統操作時脈及一供應電壓，該半導體記憶體包含：一訊號電極單元，包括複數間隔排列且互不電連接並用以傳送一讀取數據及一寫入數據的訊號電極；一控制電極單元，包括複數間隔排列且互不電連接並用以傳送一控制訊號的控制電極，該等控制電極與該等訊號電極相互交錯且互不電連接；複數記憶體元件，呈陣列排列於該等訊號電極及該等控制電極間，並分別電連接於該等訊號電極及該等控制電極，且受該控制訊號控制以接收該寫入數據或輸出該讀取數據；及一電位調整單元，電連接於該等記憶體元件與該等訊號電極的連接點，用以將該等記憶體元件與該等訊號電極的連接點之電壓調整至一預定電壓；其中，該等訊號電極的時間常數小於該系統操作時脈之需求，且該讀取數據的訊號振幅大小實質上等於該供應電壓的振幅峰值。
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