JP2001057079A

JP2001057079A - 半導体記憶装置

Info

Publication number: JP2001057079A
Application number: JP11231461A
Authority: JP
Inventors: Takahiro Aoyama; 恭弘青山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-08-18
Filing date: 1999-08-18
Publication date: 2001-02-27

Abstract

(57)【要約】【課題】低電圧動作時にセンスアンプによりビット線
対の微少電位を高速かつ正確に増幅することが可能な半
導体記憶装置を提供すること。【解決手段】センスアンプ回路５０において、クロス
カップル型に接続されたトランジスタ６１、６２、６
３、６４のゲート電位をそれぞれ、相補ビット線対ＳＢ
Ｌ、／ＳＢＬから抵抗性素子５１、５２、５３、５４を
介した内部ノードＦＰＲ、ＦＰＬ、ＦＮＲ、ＦＮＬに接
続することにより、センスアンプ回路の活性化時に、そ
の増幅動作に寄与するトランジスタのゲート−ソースバ
イアス値を従来回路よりも大きくして、低電圧化による
トランジスタの電流能力の劣化を防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、ダイナミック型メ
モリとセンスアンプ回路を搭載する半導体記憶装置に関
する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）における従来のセンスアンプ回路の構
成と動作について図４を用いて説明する。図４（ａ）
は、従来型のセンスアンプ回路であり、２つのｐＭＯＳ
電界効果トランジスタと２つのｎＭＯＳ電界効果トラン
ジスタがクロスカップリングされた構成を成す。また、
図４（ｃ）は、従来型のセンスアンプ回路が活性化時の
相補ビット線ＢＬ、／ＢＬ、センスアンプ用電源ノード
ＳＡＰ、及びセンスアンプ用グランドノードＳＡＮの電
位を示す波形図である。

【０００３】ビット線の初期電位差に関して、ビット線
ＢＬの電位に対してビット線／ＢＬの電位が低い条件で
あった場合、センスアンプ回路にて対を成すｐＭＯＳ電
界効果トランジスタのうちＢＬに接続された側がより強
いオン状態となり、また、対を成すｎＭＯＳ電界効果ト
ランジスタのうち／ＢＬに接続された側がより強いオン
状態となり、相補ビット線ＢＬ、／ＢＬの電位はそれぞ
れ電源ノード側、グランドノード側の電位に増幅され
る。

【０００４】

【発明が解決しようとする課題】図４（ａ）および
（ｃ）に示すＶｇｐ１は、センスアンプ回路が活性化さ
れた直後のタイミングでＢＬの電位を上昇させる働きを
成すｐＭＯＳ電界効果トランジスタのゲート−ソース間
バイアス値を示しており、またＶｇｎ１は、同タイミン
グで／ＢＬの電位を降下させる働きを成すｎＭＯＳ電界
効果トランジスタのゲート−ソース間バイアス値を示し
ている。これらのバイアス値は、センスアンプ回路が活
性化以前におよそ電源電位の半分の電位にプリチャージ
されたビット線の初期電位に依存することから、Ｖｇｐ
１、Ｖｇｎ１は電源電位の低下とともに小さくなる。

【０００５】一方で、上記バイアスが印加されるトラン
ジスタの閾値電位は電源電位によらず一定であることか
ら、電源電位の低下とともに当該トランジスタの電流駆
動能力は減少して、センスアンプ回路の増幅動作に要す
る時間が長くなり、結果としてメモリ装置自体の読み出
し速度が低下する。更に電源電位が低い動作条件では、
上記バイアス値がトランジスタの閾値電位に満たなくな
り、センスアンプ回路は所望の動作が行なえなくなる。
この制約はＤＲＡＭの動作電源電圧の下限を決める第１
の要因となっている。

【０００６】また、ＤＲＡＭにおいて、一般にセンスア
ンプ回路が増幅しようとする相補ビット線対の初期デー
タは微少な電位差であるため、クロスカップル型のセン
スアンプ回路で対を成すトランジスタの能力に不均衡が
生じると、誤まったデータを増幅する可能性がある。こ
の問題は相補ビット線対の初期データがより小さくなる
低電圧動作時に顕在化し、ＤＲＡＭの動作電源電圧の下
限を決める第２の要因となっている。同一チップ上に形
成される個々のトランジスタの能力は、トランジスタが
閾値近傍の非飽和領域で動作するほどばらつきが大きい
ため、前述した電源電位に伴うゲート−ソース間バイア
ス値の低下は、上記第２の要因を冗長する傾向にある。

【０００７】半導体装置一般の傾向として、高集積化や
動作速度の向上を目的にトランジスタの微細化が進めら
れ、それに伴い耐圧等の信頼性を確保する為に動作電源
電圧を低電圧化する傾向にある。特に、バッテリ駆動に
よる携帯機器に使用される半導体装置には低電圧化と共
に低消費電力化が求められている。従って上記問題の解
決によるセンスアンプの低電圧動作の保証が、今後ＤＲ
ＡＭの安定動作を確保する上での必要命題となる。

【０００８】よって、本発明の目的は、動作電源電圧を
低電圧化したとしても、センスアンプによりビット線対
の微少電位を高速かつ正確に増幅することが可能な半導
体記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
め、請求項1に記載した発明の第1の半導体記憶装置は、
直交して配置されるワード線及び相補ビット線ならびに
これらワード線及び相補ビット線の交点に格子状に配置
されるダイナミック型のメモリセルを含むメモリセルア
レイと、前記メモリセルの各相補ビット線に対応して設
けられた単位増幅回路を含む複数のセンスアンプと、前
記単位増幅回路の電源ノードとグランドノードを駆動す
る駆動回路を具備した半導体記憶装置であって、前記単
位増幅回路は、対応する相補ビット線の一方に各一端が
接続された第１及び第２の抵抗性素子と、前記対応する
相補ビット線の他方に各一端が接続された第３及び第４
の抵抗性素子と、前記単位増幅回路の電源ノードにソー
スが接続された第１及び第２のｐチャネル型ＭＯＳ電界
効果トランジスタと、前記単位増幅回路のグランドノー
ドにソースが接続された第１及び第２のｎチャネル型Ｍ
ＯＳ電界効果トランジスタを備え、前記第１の抵抗性素
子の他端には、前記第１のｐチャネル型ＭＯＳ電界効果
トランジスタのドレインと前記第２のｎチャネル型ＭＯ
Ｓ電界効果トランジスタのゲートが接続され、前記第２
の抵抗性素子の他端には、前記第１のｎチャネル型ＭＯ
Ｓ電界効果トランジスタのドレインと前記第２のｐチャ
ネル型ＭＯＳ電界効果トランジスタのゲートが接続さ
れ、前記第３の抵抗性素子の他端には、前記第２のｐチ
ャネル型ＭＯＳ電界効果トランジスタのドレインと前記
第１のｎチャネル型ＭＯＳ電界効果トランジスタのゲー
トが接続され、前記第４の抵抗性素子の他端には、前記
第２のｎチャネル型ＭＯＳ電界効果トランジスタのドレ
インと前記第１のｐチャネル型ＭＯＳ電界効果トランジ
スタのゲートが接続されていることを特徴とする。

【００１０】本発明の第１の半導体記憶装置によれば、
センスアンプの単位増幅回路において、抵抗性素子に流
れる電流による電圧降下分だけ、増幅作用に寄与するト
ランジスタのゲート−ソース間バイアス値を従来方式よ
りも大きく確保することができるため、動作電源電圧を
低電圧化したとしても、単位増幅回路の電流能力が劣化
せず、微少電位の増幅に要する時間が長くなることがな
いので、半導体記憶装置の読み出し速度の低下が少な
く、また、製造プロセスに起因した各トランジスタの性
能バラツキの影響を受けることなく、正確で安定した読
み出し動作を実現することができる。

【００１１】前記の目的を達成するため、請求項２に記
載した発明の第２の半導体記憶装置は、直交して配置さ
れるワード線及び相補ビット線ならびにこれらワード線
及び相補ビット線の交点に格子状に配置されるダイナミ
ック型のメモリセルを含むメモリセルアレイと、前記メ
モリセルの各相補ビット線に対応して設けられた単位増
幅回路を含む複数のセンスアンプと、前記単位増幅回路
の電源ノードとグランドノードを駆動する駆動回路を具
備した半導体記憶装置であって、前記単位増幅回路は、
対応する相補ビット線の一方に各ドレインが接続された
第１のｐチャネル型ＭＯＳ電界効果トランジスタ及び第
１のｎチャネル型ＭＯＳ電界効果トランジスタと、前記
対応する相補ビット線の他方に各ドレインが接続された
第２のｐチャネル型ＭＯＳ電界効果トランジスタ及び第
２のｎチャネル型ＭＯＳ電界効果トランジスタと、前記
単位増幅回路の電源ノードに各ソースが接続された第３
及び第４のｐチャネル型ＭＯＳ電界効果トランジスタ
と、前記単位増幅回路のグランドノードに各ソースが接
続された第３及び第４のｎチャネル型ＭＯＳ電界効果ト
ランジスタを備え、前記第１のｐチャネル型ＭＯＳ電界
効果トランジスタのソースには、前記第３のｐチャネル
型ＭＯＳ電界効果トランジスタのドレインと前記第４の
ｎチャネル型ＭＯＳ電界効果トランジスタのゲートが接
続され、前記第２のｐチャネル型ＭＯＳ電界効果トラン
ジスタのソースには、前記第４のｐチャネル型ＭＯＳ電
界効果トランジスタのドレインと前記第３のｎチャネル
型ＭＯＳ電界効果トランジスタのゲートが接続され、前
記第１のｎチャネル型ＭＯＳ電界効果トランジスタのソ
ースには、前記第３のｎチャネル型ＭＯＳ電界効果トラ
ンジスタのドレインと前記第４のｐチャネル型ＭＯＳ電
界効果トランジスタのゲートが接続され、前記第２のｎ
チャネル型ＭＯＳ電界効果トランジスタのソースには、
前記第４のｎチャネル型ＭＯＳ電界効果トランジスタの
ドレインと前記第３のｐチャネル型ＭＯＳ電界効果トラ
ンジスタのゲートが接続されていることを特徴とする。

【００１２】本発明の第２の半導体記憶装置によれば、
前記第１及び第２のｐチャネル型ＭＯＳ電界効果トラン
ジスタと前記第１及び第２のｎチャネル型ＭＯＳ電界効
果トランジスタは、そのオン抵抗の値により抵抗性素子
として機能し、オン抵抗による電圧降下分だけ、増幅作
用に寄与するトランジスタのゲート−ソース間バイアス
値を従来方式よりも大きく確保することができるため、
動作電源電圧を低電圧化したとしても、単位増幅回路の
電流能力が劣化せず、微少電位の増幅に要する時間が長
くなることがないので、半導体記憶装置の読み出し速度
の低下が少なく、また、製造プロセスに起因した各トラ
ンジスタの性能バラツキの影響を受けることなく、正確
で安定した読み出し動作を実現することができる。

【００１３】前記第２の半導体記憶装置において、前記
第１及び第２のｐチャネル型ＭＯＳ電界効果トランジス
タは、ゲートに第１の所定電位が与えられて常に導通状
態であり、前記第１及び第２のｎチャネル型ＭＯＳ電界
効果トランジスタは、ゲートに第２の所定電位が与えら
れて常に導通状態であり、前記第２の所定電位は前記セ
ンスアンプに供給される電源電位に応じて値が変化する
ことが好ましい。

【００１４】この構成によれば、単位増幅回路において
抵抗性素子を構成する、前記第１及び第２のｐチャネル
型ＭＯＳ電界効果トランジスタと前記第１及び第２のｎ
チャネル型ＭＯＳ電界効果トランジスタのオン抵抗は、
いずれもセンスアンプに供給される電源電位に依存し、
低電圧動作時にはオン抵抗が高く、動作電圧が高い場合
はオン抵抗が低くなるといった特徴を有するため、前記
第1の半導体記憶装置における単位増幅回路に比べて相
対的に小さなレイアウト面積で、単位増幅回路の電流能
力を確保することが可能となる。

【００１５】また、前記第２の半導体記憶装置におい
て、前記第１及び第２のｐチャネル型ＭＯＳ電界効果ト
ランジスタは、ゲートに第１の制御信号が供給され、前
記第１及び第２のｎチャネル型ＭＯＳ電界効果トランジ
スタは、ゲートに第２の制御信号が供給され、前記単位
増幅回路の増幅動作の開始から所定時間経過した後に、
前記第１及び第２のｐチャネル型ＭＯＳ電界効果トラン
ジスタと前記第１及び第２のｎチャネル型ＭＯＳ電界効
果トランジスタの少なくとも一方の電流能力が向上する
よう前記第１及び第２の制御信号の少なくとも一方の電
位を切替える制御手段を備えることが好ましい。

【００１６】この構成によれば、単位増幅回路の増幅動
作の開始直後に関しては、請求項３に記載の発明による
単位増幅回路と同様のバイアス条件で動作することから
同様の効果を有するとともに、単位増幅回路の増幅動作
の開始直後における抵抗性素子を構成するトランジスタ
のオン抵抗よりも、増幅動作の開始から所定時間経過し
た後における抵抗性素子を構成するトランジスタのオン
抵抗を低くすることで、その電流能力を上昇させること
ができるので、単位増幅回路の増幅速度を更に向上させ
ることが可能になる。

【００１７】また、前記第２の半導体記憶装置におい
て、前記制御手段は半導体記憶装置がスタンバイ状態時
に前記第１及び第２のｐチャネル型ＭＯＳ電界効果トラ
ンジスタと前記第１及び第２のｎチャネル型ＭＯＳ電界
効果トランジスタが非導通状態となるように制御を行な
うことが好ましい。

【００１８】この構成によれば、スタンバイ状態時のリ
ーク電流を減らすことができ、ＤＲＡＭ全体のリーク電
流を大幅に低減して、消費電力を低減することができ
る。

【００１９】さらに、前記第２の半導体記憶装置におい
て、前記単位増幅回路はさらに、対応する相補ビット線
の一方に各ドレインが接続された第５のｐチャネル型Ｍ
ＯＳ電界効果トランジスタ及び第５のｎチャネル型ＭＯ
Ｓ電界効果トランジスタと、前記対応する相補ビット線
の他方に各ドレインが接続された第６のｐチャネル型Ｍ
ＯＳ電界効果トランジスタ及び第６のｎチャネル型ＭＯ
Ｓ電界効果トランジスタを含んで構成され、前記第５及
び第６のｐチャネル型ＭＯＳ電界効果トランジスタは、
ソースが共に前記単位増幅回路の電源ノードに接続さ
れ、ゲートがそれぞれ前記第２のｎチャネル型ＭＯＳ電
界効果トランジスタのソース、及び前記第１のｎチャネ
ル型ＭＯＳ電界効果トランジスタのソースに接続され、
前記第５及び第６のｎチャネル型ＭＯＳ電界効果トラン
ジスタは、ソースが共に前記単位増幅回路のグランドノ
ードに接続され、ゲートがそれぞれ前記第２のｐチャネ
ル型ＭＯＳ電界効果トランジスタのソース、及び前記第
１のｐチャネル型ＭＯＳ電界効果トランジスタのソース
に接続されることが好ましい。

【００２０】この構成によれば、単位増幅回路において
その増幅動作に寄与するトランジスタのゲート電位を発
生させるための素子群を、増幅動作に直接関与する素子
群とは別に設けることにより、単位増幅回路の設計自由
度を高くすることができ、従来の単位増幅回路に比べて
増幅速度を向上させることが可能になる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１〜図１３を参照しながら説明する。

【００２２】（第１の実施形態）図１は、本発明の第1
の実施形態によるＤＲＡＭチップの構成について示した
ブロック図である。本ＤＲＡＭチップは、制御信号発生
回路（ＣＮＴ）１０１、センスアンプ制御回路（ＳＡＣ
ＮＴ）１０２、及びセンスアンプ駆動回路（ＳＡＤＲ
Ｖ）１０３を有し、また複数のセンスアンプユニット回
路（ＳＡＵ）１０４（単位増幅回路）を含むセンスアン
プブロック（ＳＡＢＬＫ）１０５、及びメモリセルアレ
イブロック１０６から構成される。制御信号発生回路１
０１は、センスアンプ制御回路１０２に対して、内部Ｒ
ＡＳ信号ＩＲＡＳ、ブロック選択信号ＸＢＫ、及びセン
スアンプ制御信号ＳＥＮを供給する。またセンスアンプ
制御回路１０２は、センスアンプブロック１０５に対し
て、シェアードゲート信号ＳＳＬ及びＳＳＲ、データ転
送信号ＹＧＴ、及びプリチャージ信号ＥＱを供給し、ま
たセンスアンプ駆動回路１０３に対して、センスアンプ
駆動信号ＳＥとプリチャージ信号ＥＱを供給する。セン
スアンプ駆動回路１０３は、センスアンプブロック１０
５に対して、センスアンプ用電源電位ＳＡＰ、及びセン
スアンプ用グランド電位ＳＡＮを供給する働きを成す。

【００２３】メモリセルアレイブロック１０６は、マト
リクス状に形成された複数のメモリセルを含んで構成さ
れ、行方向に形成された相補ビット線対ＢＬ、／ＢＬ
が、列方向に形成されたワード線ＷＬと直行する位置で
メモリセル１０７と接続される。またセンスアンプユニ
ット回路１０４は、相補ビット線対ＢＬ、／ＢＬに読み
出された微少電位差を増幅する働きを成す。

【００２４】図２に、センスアンプユニット回路１０４
の具体的回路構成を示す。図２において、ＢＬ及び／Ｂ
Ｌはメモリセルアレイ部１０における相補ビット線対を
示し、ＳＢＬ及び／ＳＢＬはセンスアンプ回路５０を含
むセンスアンプユニット部の相補ビット線対を示してい
る。メモリセルアレイ１０に含まれるメモリセル１１
は、ドレインがビット線／ＢＬに接続され、ゲートがワ
ード線ＷＬに接続されたｎＭＯＳ型メモリセルトランジ
スタ１２と、電極の一方がセルプレート電位ＶＣＰに接
続され、他方がメモリセルトランジスタ１２のソースに
接続されたメモリセルキャパシタンス１３とから構成さ
れる。また、１４は相補ビット線対ＢＬ、／ＢＬのプリ
チャージを行うｎＭＯＳ電界効果トランジスタ、１５は
相補ビット線対のイコライズを行うｎＭＯＳ電界効果ト
ランジスタである。ｎＭＯＳ電界効果トランジスタ１４
のソースには、相補ビット線対のプリチャージ用電位Ｖ
ＢＰが印加されており、ｎＭＯＳ電界効果トランジスタ
１４及び１５はともにプリチャージ信号ＥＱにより制御
される。また、センスアンプユニット部の相補ビット線
対ＳＢＬ、／ＳＢＬは、トランスファーゲートを成すｎ
ＭＯＳ電界効果トランジスタ１６及び１７を介してメモ
リセルアレイ部１０の相補ビット線対ＢＬ、／ＢＬと接
続されており、ｎＭＯＳ電界効果トランジスタ１６及び
１７はそれぞれ、シェアードゲート信号ＳＳＬ乃びＳＳ
Ｒを受けて選択的に非活性となり、センスアンプ起動時
にどちらか片側のメモリセルアレイ部１０の相補ビット
線対ＢＬ、／ＢＬとの接続を遮断する。トランスファー
ゲートを成すｎＭＯＳ電界効果トランジスタ１８は、デ
ータ転送信号ＹＧＴを受けて、センスアンプユニット部
の相補ビット線対ＳＢＬ、／ＳＢＬと相補データ線対Ｄ
Ｌ、／ＤＬを接続する働きを成す。ここで相補データ線
対ＤＬ、／ＤＬは本図に示していない読み出し又は書き
込み回路に接続される。

【００２５】また、センスアンプ回路５０は、抵抗性素
子５１、５２、５３、及び５４と、ｐＭＯＳ電界効果ト
ランジスタ６１、６２と、ｎＭＯＳ電界効果トランジス
タ６３、６４から構成される。抵抗性素子５１及び５３
の一方の端子はビット線ＳＢＬに共通接続され、他方の
端子はそれぞれ内部ノードＦＰＲ、ＦＮＲに接続され
る。同様に、抵抗性素子５２及び５４の一方の端子はビ
ット線／ＳＢＬに共通接続され、他方の端子はそれぞれ
内部ノードＦＰＬ、ＦＮＬに接続される。ｐＭＯＳ電界
効果トランジスタ６１及び６２は、各々のソースがセン
スアンプ用電源ノードＳＡＰに接続され、ドレインがそ
れぞれ内部ノードＦＰＲ、ＦＰＬに接続され、ゲートが
それぞれ内部ノードＦＮＬ、ＦＮＲに接続される。ま
た、ｎＭＯＳ電界効果トランジスタ６３及び６４は、各
々のソースがセンスアンプ用グランドノードＳＡＮに接
続され、ドレインがそれぞれ内部ノードＦＮＲ、ＦＮＬ
に接続され、ゲートがそれぞれ内部ノードＦＰＬ、ＦＰ
Ｒに接続される。センスアンプ回路５０において、対を
なす素子、すなわち抵抗性素子５１と５２、５３と５
４、ｐＭＯＳ電界効果トランジスタ６１と６２、ｎＭＯ
Ｓ電界効果トランジスタ６３と６４は、それぞれの組合
せで互いに能力が等しくなるように設計されている。

【００２６】なお、全てのｎＭＯＳ電界効果トランジス
タの基盤には、サブスレショルドリーク電流の低減を目
的に、ＤＲＡＭのグランド電位ＶＳＳよりも低い電位で
あるバックゲート電位ＶＢＢが印加されており、全ての
ｐＭＯＳ電界効果トランジスタの基盤には、電源電位Ｖ
ＤＤが印加されている。また、プリチャージ用電位ＶＢ
Ｐ及びセルプレート電位ＶＣＰ電位は、およそＶＤＤ電
位の半分の大きさに設定されている。また、信号線ＳＳ
Ｌ、ＳＳＲ、ＹＧＴ、ＷＬはいずれも、データ伝送効率
の向上を目的として、グランド電位ＶＳＳレベルからＶ
ＰＰレベルの電位振幅を有する。ここでＶＰＰ電位は、
ＤＲＡＭの電源電位ＶＤＤよりも高く設定された電源電
位であり、ＤＲＡＭ内部にて発生させるか、もしくはＤ
ＲＡＭ外部より供給される。

【００２７】次に、以上のように構成されたセンスアン
プユニット回路１０４の動作について、図３のタイミン
グチャートを参照しながら説明する。なお、本説明で
は、図２に示すメモリセル１１に書き込まれた論理”
Ｌ”レベルを読み出す場合を例にして説明する。

【００２８】図３において、時間ｔ１より以前の期間は
ＤＲＡＭのプリチャージ期間に相当し、この期間中シェ
アードゲート信号ＳＳＬ及びＳＳＲがＶＰＰレベルであ
るため、図２に示すシェアードゲートのｎＭＯＳ電界効
果トランジスタ１６及び１７がオン状態であり、センス
アンプ回路５０の相補ビット線対ＳＢＬ、／ＳＢＬが、
左右のメモリセルアレイ１０の相補ビット線対ＢＬ、／
ＢＬと電気的に接続された状態となる。またプリチャー
ジ信号ＥＱがＶＤＤレベルであるために、プリチャージ
用ｎＭＯＳ電界効果トランジスタ１４及びイコライズ用
ｎＭＯＳ電界効果トランジスタ１５がオン状態であり、
相補ビット線対ＢＬ、／ＢＬ、及びＳＢＬ、／ＳＢＬは
ＶＢＰ電位にプリチャージされる。

【００２９】次に、時間ｔ１において、シェアードゲー
ト信号ＳＳＲがＶＰＰレベルからＶＳＳレベルへと変化
すると、シェアードゲートトランジスタ１７がオフ状態
となり、センスアンプ回路５０の相補ビット線対ＳＢ
Ｌ、／ＳＢＬと右側のメモリセルアレイ１０の相補ビッ
ト線対ＢＬ、／ＢＬとの接続が遮断される。同時にＥＱ
信号がＶＤＤレベルからＶＳＳレベルへと変化し、相補
ビット線対ＳＢＬ、／ＳＢＬのプリチャージ動作が停止
する。センスアンプ用電源ノードＳＡＰ及びセンスアン
プ用グランドノードＳＡＮに関しても、ビット線と同様
にＥＱ信号により、そのプリチャージ動作が制御され
る。すなわち、ＤＲＡＭのプリチャージ期間においてＳ
ＡＰ及びＳＡＮはＶＢＰ電位にプリチャージされてい
る。

【００３０】次に、時間ｔ２において、ワード線ＷＬが
ＶＳＳレベルからＶＰＰレベルへと変化すると、メモリ
セルトランジスタ１２がオン状態となり、ビット線／Ｂ
Ｌとメモリセルキャパシタンス１３の蓄積電荷量の間で
電荷再分配が起こる。本実施形態では、論理”Ｌ”レベ
ルが書き込まれたメモリセルを読み出す場合を想定して
いるので、上記電荷再分配の結果、ビット線／ＢＬの電
位はプリチャージ電位ＶＢＰよりも若干低い電位で安定
する。

【００３１】さらに、時間ｔ３において、センスアンプ
駆動信号ＳＥがＶＳＳレベルからＶＤＤレベルへと変化
すると、図１のセンスアンプ駆動回路１０３においてセ
ンスアンプ用電源電位ＳＡＰおよびセンスアンプ用グラ
ンド電位ＳＡＮが駆動され、センスアンプ回路５０が活
性化されて、相補ビット線対ＳＢＬ、／ＳＢＬの初期電
位差の増幅が開始される。

【００３２】ここで、センスアンプ回路５０の動作につ
いて説明する。時間ｔ３以前はセンスアンプ回路のｐＭ
ＯＳ電界効果トランジスタ６１、６２およびｎＭＯＳ電
界効果トランジスタは６３、６４は、それぞれのドレイ
ン、ソース、ゲート端子がいずれもＶＢＰ近傍の電位で
あるためにオフ状態であり、センスアンプ回路５０は非
活性状態であるが、時間ｔ３において、センスアンプ用
電源ノードＳＡＰがＶＢＰレベルからＶＤＤレベルに変
化すると、ｐＭＯＳ電界効果トランジスタ６１、６２
は、そのソース−ゲート間バイアス値がともにトランジ
スタの閾値電位を越えるためオン状態となり、相補ビッ
ト線対ＳＢＬ、／ＳＢＬと、センスアンプ用電源ノード
ＳＡＰから供給されるＶＤＤ電位は電気的に接続状態と
なる。また、時間ｔ３において、センスアンプ用グラン
ドノードＳＡＮがＶＢＰレベルからＶＳＳレベルに変化
すると、ｎＭＯＳ電界効果トランジスタ６３、６４も同
じくオン状態となり、相補ビット線対ＳＢＬ、／ＳＢＬ
と、センスアンプ用グランドノードＳＡＮから供給され
るＶＳＳ電位は電気的に接続状態となる。

【００３３】この際、内部ノードＦＰＲの電位Ｖ
_FPRは、センスアンプ用電源ノードＳＡＰのＶＤＤレベ
ルとビット線ＳＢＬの電位との間の電位差を、ｐＭＯＳ
電界効果トランジスタ６１のオン抵抗と抵抗性素子５１
との抵抗比で分圧した電位となり、また、内部ノードＦ
ＰＬの電位Ｖ_FPLは、ＶＤＤレベルとビット線／ＳＢＬ
の電位との間の電位差を、ｐＭＯＳ電界効果トランジス
タ６２のオン抵抗と抵抗性素子５２との抵抗比で分圧し
た電位となる。ここで、抵抗性素子５１と５２、及びｐ
ＭＯＳ電界効果トランジスタ６１と６２はそれぞれ、同
じ能力となるように設計されているが、時間ｔ３の時点
で、相補ビット線対ＳＢＬ、／ＳＢＬは初期電位差を有
する、すなわちビット線ＳＢＬはＶＢＰ電位にあり、ビ
ット線／ＳＢＬはＶＢＰより僅かに低い電位にあり、Ｓ
ＢＬの電位が／ＳＢＬの電位よりも高い状態であるた
め、内部ノードＦＰＲとＦＰＬの電位にはＶ_FPR＞Ｖ_FPL
の関係が成り立つ。

【００３４】同様に、内部ノードＦＮＲの電位Ｖ
_FNRは、センスアンプ用グランドノードＳＡＮのＶＳＳ
レベルとビット線ＳＢＬの電位との間の電位差を、ｎＭ
ＯＳ電界効果トランジスタ６３のオン抵抗と抵抗性素子
５３との抵抗比で分圧した電位となり、また、内部ノー
ドＦＮＬの電位Ｖ_FNLは、ＶＳＳレベルとビット線／Ｓ
ＢＬの電位との間の電位差を、ｎＭＯＳ電界効果トラン
ジスタ６４のオン抵抗と抵抗性素子５４との抵抗比で分
圧した電位となる。ここで、抵抗性素子５３と５４、及
びｎＭＯＳ電界効果トランジスタ６３と６４はそれぞ
れ、同じ能力となるように設計されているが、上記のよ
うに、相補ビット線対ＳＢＬ、／ＳＢＬの初期電位差か
ら、内部ノードＦＮＲとＦＮＬの電位にはＶ_FNR＞Ｖ_FNL
の関係が成り立つ。

【００３５】時間ｔ３以降、ｐＭＯＳ電界効果トランジ
スタ６１、６２は、それぞれのゲート電位Ｖ_FNLとＶ_FNR
の間にＶ_FNL＜Ｖ_FNRの関係があるため、ｐＭＯＳ電界効
果トランジスタ６１がより強いオン状態となり、ビット
線ＳＢＬには、／ＳＢＬに比べてより多くの電荷がセン
スアンプ用電源ノードＳＡＰからｐＭＯＳ電界効果トラ
ンジスタ６１を介して供給される。また、ｎＭＯＳ電界
効果トランジスタ６３、６４は、それぞれのゲート電位
Ｖ_FPLとＶ_FPRの間にＶ_FPLに＜Ｖ_FPRの関係があるため、
ｎＭＯＳ電界効果トランジスタ６４がより強いオン状態
となり、ビット線／ＳＢＬからは、ＳＢＬに比べてより
多くの電荷がｎＭＯＳ電界効果トランジスタ６４を介し
てセンスアンプ用グランドノードＳＡＮへと引き抜かれ
る。

【００３６】これらの動作により、時間とともに相補ビ
ット線対ＳＢＬと／ＳＢＬ間の電位差が大きくなると、
内部ノードＦＰＲとＦＰＬ間の電位差、及び内部ノード
ＦＮＲとＦＮＬ間の電位差はより顕著となり、センスア
ンプ回路５０の増幅動作がより促進される。

【００３７】また、ビット線ＳＢＬの電位とともに内部
ノードＦＰＲの電位が高くなると、その内部ノードＦＰ
Ｒの電位がゲートにかかるｎＭＯＳ電界効果トランジス
タ６４のオン抵抗は小さくなり、そのオン抵抗と抵抗性
素子５４による分圧で決まる内部ノードＦＮＬの電位が
より低くなることから、結果として、内部ノードＦＮＬ
の電位がゲートにかかるｐＭＯＳ電界効果トランジスタ
６１はさらに活性化され、ＳＢＬの電位を上昇させる動
作に対して正帰還がかかる。同様に、ビット線／ＳＢＬ
の電位とともに内部ノードＦＮＬの電位が低くなると、
その内部ノードＦＮＬの電位がゲートにかかるｐＭＯＳ
電界効果トランジスタ６１のオン抵抗は小さくなり、そ
のオン抵抗と抵抗５１による分圧で決まる内部ノードＦ
ＰＲの電位がより高くなることから、結果として、内部
ノードＦＰＲの電位がゲートにかかるｎＭＯＳ電界効果
トランジスタ６４はさらに活性化され、／ＳＢＬの電位
を下降させる動作に対して正帰還がかかる。

【００３８】以上の機構を経て、時間ｔ４において、ビ
ット線ＳＢＬ、／ＳＢＬの電位がそれぞれＶＤＤ、ＶＳ
Ｓまで増幅されるとセンスアンプ回路５０の増幅動作は
完了する。

【００３９】その後、時間ｔ５において、データ転送信
号ＹＧＴが電位ＶＳＳからＶＰＰへ変化すると、ｎＭＯ
Ｓ電界効果トランジスタ１８がオン状態となり、相補ビ
ット線対ＳＢＬ、／ＳＢＬは相補データ線対ＤＬ、／Ｄ
Ｌと電気的に接続され、相補ビット線対ＳＢＬ、／ＳＢ
Ｌに読み出されたデータが相補データ線対ＤＬ、／ＤＬ
を介して読み出し回路まで伝搬される。

【００４０】さらに、時間ｔ６において、データ転送信
号ＹＧＴ信号が再び電位ＶＰＰからＶＳＳへと変化する
と、相補ビット線対ＳＢＬ、／ＳＢＬと相補データ線対
ＤＬ、／ＤＬとの接続は遮断される。

【００４１】次に、時間ｔ７において、ワード線ＷＬが
ＶＰＰレベルからＶＳＳレベルへ変化し、メモリセルト
ランジスタ１２がオフ状態になると、これまで接続状態
であったビット線／ＢＬとメモリセルキャパシタンス１
３との接続関係が途絶えるため、時間ｔ７におけるビッ
ト線／ＢＬの電位がメモリセル１１の記憶電位として保
持される。

【００４２】さらに、時間ｔ８においては、センスアン
プ駆動信号ＳＥがＶＤＤレベルからＶＳＳレベルへと変
化し、図１に示すセンスアンプ駆動回路１０３にてセン
スアンプ用電源電位ＳＡＰおよびセンスアンプ用グラン
ド電位ＳＡＮの駆動が停止する。

【００４３】時間ｔ９においては、シェアードゲート信
号ＳＳＲがＶＳＳレベルからＶＰＰレベルへ変化し、シ
ェアードゲートのｎＭＯＳ電界効果トランジスタ１７が
オン状態になるとともに、同タイミングでプリチャージ
信号ＥＱがＶＳＳレベルからＶＤＤレベルへ変化するこ
とから、相補ビット線対ＢＬ、／ＢＬとＳＢＬ、／ＳＢ
Ｌは共にＶＢＰ電位にプリチャージされる。この際、セ
ンスアンプ回路５０内の内部ノードＦＰＬ、ＦＰＲ、Ｆ
ＮＬ、ＦＮＲは相補ビット線対ＳＢＬ、／ＳＢＬを介し
てＶＢＰ電位にプリチャージされる。また、センスアン
プ駆動回路１０３においても、センスアンプ用電源電位
ＳＡＰ及びセンスアンプ用グランド電位ＳＡＮがともに
ＶＢＰ電位にプリチャージされる。

【００４４】次に、図４を参照して、本実施形態と従来
技術によるセンスアンプ回路の構成の違いから、その動
作を比較説明する。

【００４５】図４（ａ）は、２つのｐＭＯＳ電界効果ト
ランジスタと２つのｎＭＯＳ電界効果トランジスタで構
成された、従来技術によるクロスカップル型のセンスア
ンプ回路を示しており、図４（ｂ）は、本実施形態によ
るセンスアンプ回路であり、従来技術によるセンスアン
プ回路との違いは４つの抵抗性素子が追加されている点
にある。図４（ｃ）は、図４（ａ）の従来技術によるセ
ンスアンプ回路が活性化された際の相補ビット線対Ｂ
Ｌ、／ＢＬの波形図であり、図４（ｄ）は、図４（ｂ）
の本実施形態によるセンスアンプ回路が活性化された際
の相補ビット線対ＢＬ、／ＢＬ、及び内部ノードＦＰ
Ｒ、ＦＮＬの波形図である。図４（ｃ）及び（ｄ）の波
形図は、相補ビット線対の読み出しデータとして／ＢＬ
側に論理”Ｌ”データを読み出す場合を例にしている。

【００４６】図４（ｃ）及び（ｄ）中に示す電位差Ｖｇ
ｐ１、Ｖｇｐ２は、それぞれ図（ａ）の従来技術、及び
図（ｂ）の本実施形態によるセンスアンプ回路が活性化
された直後のタイミングで、ビット線ＢＬの電位を上昇
させる働きを成すｐＭＯＳ電界効果トランジスタのゲー
ト−ソース間バイアス値を示しており、また、電位差Ｖ
ｇｎ１、Ｖｇｎ２は、同タイミングで、ビット線／ＢＬ
の電位を下降させる働きを成すｎＭＯＳ電界効果トラン
ジスタのゲート−ソース間バイアス値を示している。

【００４７】ここで、それぞれ従来技術と本実施形態で
のゲート−ソース間バイアス値Ｖｇｐ１とＶｇｐ２を比
較すると、Ｖｇｐ１はＶＤＤ電位を供給するセンスアン
プ用電源ノードＳＡＰとビット線／ＢＬとの電位差であ
るのに対して、Ｖｇｐ２はＳＡＰと内部ノードＦＮＬと
の電位差であり、前述した通りＦＮＬの電位はビット線
／ＢＬの電位とＶＳＳ電位を供給するセンスアンプ用グ
ランドノードＳＡＮの電位との間の中間電位となるた
め、図４（ｃ）と図４（ｄ）に示すように、常にＶｇｐ
１＜Ｖｇｐ２の関係が成り立つ。同様に、Ｖｇｎ１とＶ
ｇｎ２を比較すると、Ｖｇｎ１はＶＳＳ電位を供給する
ＳＡＮとビット線ＢＬとの電位差であるのに対して、Ｖ
ｇｎ２はＳＡＮと内部ノードＦＰＲとの電位差であり、
前述した通りＦＰＲの電位はビット線ＢＬの電位とＳＡ
Ｐの電位との間の中間電位となるため、図４（ｃ）と図
４（ｄ）に示すように、常にＶｇｎ１＜Ｖｇｎ２の関係
が成り立つ。すなわち、図４（ｂ）に示す本実施形態の
センスアンプ回路は、図４（ａ）に示す従来技術のセン
スアンプ回路に比べて、その増幅作用に寄与するトラン
ジスタがより強いオン状態で動作する。

【００４８】一般にセンスアンプ回路が増幅しようとす
る相補ビット線対の初期データは微少な電位差であるた
め、クロスカップル型のセンスアンプ回路で対を成すト
ランジスタの能力に不均衡が生じると、誤まったデータ
を増幅する可能性がある。この問題はビット線対の初期
データがより小さくなる低電圧動作時に顕在化し、ＤＲ
ＡＭの動作電源電圧の下限を決める一要因となってい
る。また同一チップ上に形成される個々のトランジスタ
の能力は、ゲート−ソース間バイアス値が閾値近傍の非
飽和領域動作であるほどばらつきが大きいため、上記問
題の対策としてＤＲＡＭが低電圧動作の場合であっても
センスアンプ回路の増幅に寄与するトランジスタのゲー
ト−ソース間バイアス値をより大きく確保することがの
望ましい。

【００４９】以上の観点から、図４（ｂ）に示す本実施
形態のセンスアンプ回路は、図４（ａ）に示す従来技術
のセンスアンプ回路と比較して、ＤＲＡＭが低電圧動作
時でも読み出しエラーが少ない安定した動作が行えると
いった効果を有する。

【００５０】また一方で、センスアンプ回路が活性後、
上記のゲート−ソース間バイアス値はビット線電位の増
幅に伴って大きくなることから、センスアンプ自体の動
作下限電圧を決定しているのは、センスアンプ回路が活
性化した直後の値である。この時点のバイアス値は前述
の通り、電源電圧のおよそ半分の電位にプリチャージさ
れたビット線の初期電位に依存し、電源電圧が下がれば
ともに小さくなる。ＤＲＡＭの電源電位を下げてゆく
と、上記バイアス値がトランジスタの閾値電圧に満たな
くなり、センスアンプ回路は所望の動作が行なえなくな
る。図４（ａ）に示す従来技術のセンスアンプ回路と図
４（ｂ）に示す本発明のセンスアンプ回路の動作下限電
圧を比較すると、前述したＶｇｐ１＜Ｖｇｐ２およびＶ
ｇｎ１＜Ｖｇｎ２の関係ゆえに、本実施形態のセンスア
ンプ回路は、従来技術のセンスアンプ回路に比べてより
低電圧で動作し得るという効果を有する。

【００５１】なお、本実施形態のセンスアンプ回路は、
その特徴とする抵抗性素子の形成方法や材質について制
約するものではない。半導体集積回路一般に用いられる
配線抵抗や拡散抵抗、コンタクト抵抗など、任意に選択
が可能である。抵抗性素子の抵抗値に関しては、それぞ
れｐＭＯＳ電界効果トランジスタに接続された抵抗性素
子どうし、ｎＭＯＳ電界効果トランジスタに接続された
抵抗性素子どうしで同じ抵抗値でなくてはならないが、
ｐＭＯＳ側とｎＭＯＳ側で別の抵抗値の抵抗性素子を用
いても構わない。

【００５２】また、抵抗性素子の適用に関しても、図５
（ａ）に示すように、ｐＭＯＳ電界効果トランジスタ側
だけに適用した構成であっても、図５（ｂ）に示すよう
に、ｎＭＯＳ電界効果トランジスタ側だけに適用した構
成であっても構わない。その場合でも同様の効果が望め
る。

【００５３】本実施形態はセンスアンプ回路の構成につ
いて特徴とするものであり、その本質を損なわない範疇
において、センスアンプユニット回路の構成や、その動
作タイミング、各制御信号の種類やその電位振幅および
駆動方法、トランジスタの基盤電位について任意に設計
変更が可能である。

【００５４】（第２の実施形態）図６は、本発明の第２
の実施形態によるセンスアンプユニット回路の回路図で
ある。図６にて図２と同様の構成の部分については同じ
番号、信号線名を付している。本実施形態のセンスアン
プ回路１５０は、ｐＭＯＳ電界効果トランジスタ１５
１、１５２、１６１、及び１６２と、ｎＭＯＳ電界効果
トランジスタ１５３、１５４、１６３、及び１６４から
構成される。ｐＭＯＳ電界効果トランジスタ１５１、１
５２は、ゲートがともにＶＳＳ電位（第１の所定電位）
に固定され、ドレインがそれぞれビット線ＳＢＬ、／Ｓ
ＢＬに接続され、ソースがそれぞれ内部ノードＦＰＲ、
ＦＰＬに接続される。また、ｎＭＯＳ電界効果トランジ
スタ１５３、１５４は、ゲートがともにＶＤＤ電位（第
２の所定電位）に固定され、ドレインがそれぞれビット
線ＳＢＬ、／ＳＢＬに接続され、ソースがそれぞれ内部
ノードＦＮＲ、ＦＮＬに接続される。ｐＭＯＳ電界効果
トランジスタ１６１及び１６２は、各々のソースがセン
スアンプ用電源ノードＳＡＰに接続され、ドレインはそ
れぞれＦＰＲ、ＦＰＬに接続され、ゲートがそれぞれＦ
ＮＬ、ＦＮＲに接続される。また、ｎＭＯＳ電界効果ト
ランジスタ１６３及び１６４は、各々のソースがセンス
アンプ用グランドノードＳＡＮに接続され、ドレインは
それぞれＦＮＲ、ＦＮＬに接続され、ゲートがそれぞれ
ＦＰＬ、ＦＰＲに接続される。センスアンプ回路１５０
において、対を成す素子、すなわち、ｐＭＯＳ電界効果
トランジスタ１５１と１５２、１６１と１６２、ｎＭＯ
Ｓ電界効果トランジスタ１５３と１５４、１６３と１６
４は、それぞれの組合せで互いに能力が等しくなるよ
う、同じサイズで設計されている。本実施形態によるセ
ンスアンプ回路１５０は、第１の実施形態によるセンス
アンプ回路５０の抵抗性素子５１、５２、５３、及び５
４の働きを、ｐＭＯＳ電界効果トランジスタ１５１、１
５２、ＭＯＳ電界効果トランジスタ１５３、及び１５４
のオン抵抗で置き換えた構成であり、センスアンプユニ
ット回路全体の動作として、図２に示すセンスアンプユ
ニット回路５０と同じ回路動作を行なう。

【００５５】センスアンプ回路１５０が活性化された状
態、すなわちセンスアンプ用電源電位ＳＡＰにＶＤＤ電
位が供給され、センスアンプ用グランド電位ＳＡＮにＶ
ＳＳ電位が供給された状態で、ｐＭＯＳ電界効果トラン
ジスタ１５１と１５２のゲート−ソース間にはＶＳＳ−
ＶＤＤのバイアスが印加され、ｎＭＯＳ電界効果トラン
ジスタ１５３と１５４のゲート−ソース間にはＶＤＤ−
ＶＳＳのバイアスが印加され、ＶＳＳ電位は通常ＤＲＡ
Ｍのグランド電位と共通に０Ｖであることから、上記４
つのトランジスタは常時オン状態であり、これら４つの
トランジスタのオン抵抗により、図２の第１の実施形態
によるセンスアンプ回路５０と同様の動作状態となる。

【００５６】しかし、第１の実施形態によるセンスアン
プ回路５０における抵抗性素子５１、５２、５３、及び
５４は、ＤＲＡＭが低電圧動作時にセンスアンプ回路の
動作を安定化させるよう働くが、一方で、センスアンプ
全体の電流能力を従来回路と同程度に確保するために、
センスアンプ回路を構成するトランジスタのサイズを従
来回路よりも大きく設計しなければならないといった弊
害を伴う。

【００５７】これに対して、本実施形態のセンスアンプ
回路によれば、ｐＭＯＳ電界効果トランジスタ１５１と
１５２、及びｎＭＯＳ電界効果トランジスタ１５３と１
５４のオン抵抗はいずれも電源電位ＶＤＤに依存し、Ｄ
ＲＡＭが低電圧動作時にはオン抵抗が高く、動作電圧が
高い場合はオン抵抗が低くなるといった特徴を有するた
め、上記第１の実施形態に伴う弊害が緩和される。ま
た、半導体集積回路一般に、抵抗性素子をトランジスタ
により形成する場合、相対的に小さなレイアウト面積で
抵抗性素子を実現することが可能である。以上の特徴に
より、本実施形態のセンスアンプ回路は、第１の実施形
態のセンスアンプ回路と同様の効果を得るのに、レイア
ウト面積が少なくて済み、素子の実装効率を向上させる
ことが出来る。

【００５８】なお、本実施形態のセンスアンプ回路１５
０として、ｐＭＯＳ電界効果トランジスタ１５１、１５
２、もしくはｎＭＯＳ電界効果トランジスタ１５３、１
５４のどちらかの組合せがない構成であっても同様の効
果が望める。

【００５９】また、ｐＭＯＳ電界効果トランジスタ１５
１、１５２、及びｎＭＯＳ電界効果トランジスタ１５
３、１５４は常時オン状態であればよく、トランジスタ
能力の向上を目的として、それぞれのゲート電位をＶＢ
Ｂ電位、ＶＰＰ電位に設定することも可能である。その
他、本発明の本質を逸脱しない範疇で任意に設計変更が
可能である。

【００６０】（第３の実施形態）図７は、本発明の第３
の実施形態によるＤＲＡＭチップの構成について示した
ブロック図である。本ＤＲＡＭチップは、制御信号発生
回路（ＣＮＴ）１０１、センスアンプ制御回路（ＳＡＣ
ＮＴ）１０２、センスアンプ駆動回路（ＳＡＤＲＶ）１
０３、及びセンスアンプ抵抗制御回路（ＲＳＤＲＶ）２
０１（制御手段）を有し、また、複数のセンスアンプユ
ニット回路（ＳＡＵ）２０２（単位増幅回路）からなる
センスアンプブロック２０３と、メモリセルアレイブロ
ック１０６とから構成される。

【００６１】本ＤＲＡＭチップの構成は、図１に示す第
１の実施形態によるＤＲＡＭチップに対して、センスア
ンプ抵抗制御回路２０１を追加した構成であり、このセ
ンスアンプ抵抗制御回路２０１は、制御信号発生回路１
０１から供給されるセンスアンプ駆動信号ＳＥＮに応じ
て、センスアンプ抵抗制御信号ＲＳＰ（第1の制御信
号）及びＲＳＮ（第２の制御信号）を出力し、当該信号
をセンスアンプブロック（ＳＡＢＬＫ）２０３に供給す
る。

【００６２】図８に、センスアンプ抵抗制御回路２０１
の具体的回路構成を示す。センスアンプ抵抗制御回路２
０１は、制御回路２１０、第１電位供給回路２１１、及
び第２電位供給回路２１２から構成され、外部から入力
されるセンスアンプ駆動信号ＳＥＮに応じて、出力信号
ＲＳＮ及びＲＳＰの電位を切替える動作を行なう。制御
回路２１０は、遅延回路２２０、２２１、インバータ回
路２２２、２２３、ＮＯＲ回路２２４、及び電位変換回
路２２５、２２６から構成されており、内部信号ＰＥＮ
として、入力信号ＳＥＮの立ち上がり変化に応じたワン
ショットパルス信号が形成される。遅延回路２２０は、
ＳＥＮ信号の立ち上がり変化からＰＥＮ信号のパルス発
生までの遅延時間を決めており、また遅延回路２２１
は、ＰＥＮ信号のパルス幅を決定している。また電位変
換回路２２５、２２６は、ＶＳＳからＶＤＤの電位振幅
をＶＢＢからＶＰＰの電位振幅に変換する働きを成す。

【００６３】第１電位供給回路２１１は、ｐＭＯＳ電界
効果トランジスタ２２７とｎＭＯＳ電界効果トランジス
タ２２８から構成されており、これらのトランジスタ２
２７、２２８は、内部信号ＰＥＮがＶＳＳ電位にある期
間に活性化して、センスアンプ抵抗制御信号ＲＳＮ及び
ＲＳＰとしてそれぞれＶＤＤ電位、ＶＳＳ電位を出力す
る。同様に、第２電位供給回路２１２は、ｐＭＯＳ電界
効果トランジスタ２２９とｎＭＯＳ電界効果トランジス
タ２３０から構成されており、これらのトランジスタ２
２９、２３０は、内部信号ＰＥＮがＶＤＤ電位にある期
間に活性化して、センスアンプ抵抗制御信号ＲＳＮ及び
ＲＳＰとしてそれぞれＶＰＰ電位、ＶＢＢ電位を出力す
る。すなわち、内部信号ＰＥＮがＶＳＳからＶＤＤに変
化すると、センスアンプ抵抗制御信号ＲＳＮ及びＲＳＰ
はそれぞれ、ＶＤＤからＶＰＰ電位に、及びＶＳＳから
ＶＢＢ電位に切り替えられる。このセンスアンプ抵抗制
御信号ＲＳＮ及びＲＳＰが供給されるセンスアンプユニ
ット回路２０２について、次に説明する。

【００６４】図９に、図７におけるセンスアンプユニッ
ト回路２０２の具体的回路構成を示す。図９において、
図２に示す第１の実施形態のセンスアンプユニット回路
１０４と同様の構成をとる部分については同じ番号、信
号名を付し説明を省く。

【００６５】本実施形態によるセンスアンプ回路２５０
は、ｐＭＯＳ電界効果トランジスタ２５１、２５２、２
６１、及び２６２と、ｎＭＯＳ電界効果トランジスタ２
５３、２５４、２６３、及び２６４から構成されてお
り、ｐＭＯＳ電界効果トランジスタ２５１、２５２のゲ
ートに一方のセンスアンプ抵抗制御信号ＲＳＰ（第1の
制御信号）が接続され、ｎＭＯＳ電界効果トランジスタ
２５３、２５４のゲートに他方のセンスアンプ抵抗制御
信号ＲＳＮ（第２の制御信号）が接続されている点で、
第２の実施形態のセンスアンプ回路１５０と構造が異な
る。センスアンプ回路２５０において、対を成す素子、
すなわちｐＭＯＳ電界効果トランジスタ２５１と２５
２、２６１と２６２、ｎＭＯＳ電界効果トランジスタ２
５３と２５４、及び２６３と２６４は、それぞれの組合
せで互いに能力が等しくなるように、同じサイズで設計
されている。またｐＭＯＳ電界効果トランジスタ２６１
及び２６２の基盤にはＶＤＤ電位が印加され、ｐＭＯＳ
電界効果トランジスタ２５１及び２５２の基盤にはＶＰ
Ｐ電位が印加され、また全てのｎＭＯＳ電界効果トラン
ジスタの基盤にはＶＢＢ電位が印加されている。

【００６６】次に、センスアンプ抵抗制御回路２０１と
センスアンプ回路２５０の動作について、図１０のタイ
ミングチャートを用いて説明する。本説明では、図９に
示すメモリセル１１に書き込まれた論理”Ｌ”レベル電
位を読み出す場合を例にして説明する。

【００６７】図１０において、信号ＳＳＬ及びＳＳＲ、
ＷＬ、ＳＥ、ＳＡＰ、ＳＡＮ、ＹＧＴの動作は、図３に
示すように、第１の実施形態のセンスアンプユニット回
路１０４における信号の動作に等しく、その動作タイミ
ングｔ２〜ｔ９については同様に符号を付している。

【００６８】時間ｔ３以前のＤＲＡＭのプリチャージ期
間においては、センスアンプ駆動信号ＳＥがＶＳＳ電位
であり、センスアンプ抵抗制御回路２０１において内部
信号ＰＥＮがＶＳＳ電位に固定されることから、図８の
第１電位供給回路２１１が活性化され、センスアンプ抵
抗制御信号ＲＳＮ、ＲＳＰとしてそれぞれＶＤＤ電位、
ＶＳＳ電位を出力する。

【００６９】時間ｔ３において、センスアンプ駆動信号
ＳＥがＶＳＳレベルからＶＤＤレベルへと変化すると、
センスアンプ用電源ノードＳＡＰおよびセンスアンプ用
グランドノードＳＡＮが駆動され、センスアンプ回路２
５０が活性化されて相補ビット線対ＳＢＬ、／ＳＢＬの
初期電位差の増幅を開始する。

【００７０】時間ｔ３以降、図８の遅延回路２２０で決
まるＴ１の期間、センスアンプ抵抗制御回路２０１の内
部信号ＰＥＮはＶＳＳ電位を保ち、センスアンプ抵抗制
御信号ＲＳＮおよびＲＳＰはそれぞれ引続きＶＤＤ電
位、ＶＳＳ電位を保持する。この際、センスアンプ回路
２５０に与えられるバイアス条件は、図６に示す第２の
実施形態のセンスアンプ回路１５０におけるバイアス条
件に等しく、それぞれのトランジスタの動作及びセンス
アンプ回路全体としての働きも同様である。

【００７１】次に時間ｔ１０において、内部信号ＰＥＮ
がＶＤＤ電位に変化して図８の第２電位供給回路２１２
が活性状態になると、センスアンプ抵抗制御信号ＲＳ
Ｎ、ＲＳＰはそれぞれＶＰＰ電位、ＶＢＢ電位に切り替
えられる。

【００７２】時間ｔ１０以降、図８の遅延回路２２１で
決まるＴ２の期間中、センスアンプ抵抗制御信号ＲＳ
Ｎ、ＲＳＰの電位はそれぞれＶＰＰ、ＶＢＢに保持さ
れ、ｐＭＯＳ電界効果トランジスタ２５１、２５２とｎ
ＭＯＳ電界効果トランジスタ２５３、２５４の電流能力
を増加させることから、期間Ｔ１の場合と比べてセンス
アンプ回路の電流能力は向上する。

【００７３】時間ｔ１１以降は、センスアンプ抵抗制御
回路２０１にて再び第１電位供給回路２１１が活性化
し、センスアンプ抵抗制御信号ＲＳＮとＲＳＰの電位が
それぞれＶＤＤ、ＶＳＳに戻るため、以降の動作は、図
６に示す第２の実施形態によるセンスアンプ回路１５０
の動作と同様になる。

【００７４】以上の動作を行なう本実施形態のセンスア
ンプ回路２５０は、その増幅動作の開始直後の間（時間
ｔ３からｔ１０の間：Ｔ１）では、第２の実施形態のセ
ンスアンプ回路１５０と同様のバイアス条件で動作する
ことから、ＤＲＡＭの低電圧動作時にセンスアンプ回路
の動作を安定化させる効果を同じく有するものであり、
またその増幅動作の開始から所定時間Ｔ１経過した後の
間（時間ｔ１０からｔ１１の間：Ｔ２）では、抵抗性素
子を構成するトランジスタの電流能力が上昇することか
ら、第２の実施形態のセンスアンプ回路１５０と比べて
増幅速度が高まり、またより少ないレイアウト面積で構
成することが可能である。

【００７５】なお、センスアンプ回路２５０の構成とし
て、ｐＭＯＳ電界効果トランジスタ２５１、２５２もし
くはｎＭＯＳ電界効果トランジスタ２５３、２５４のど
ちらかの組合せがない構成であっても同様の効果が望め
る。

【００７６】また、センスアンプ回路２５０の構成とし
ては、ｐＭＯＳ電界効果トランジスタ２５１、２５２お
よびｎＭＯＳ電界効果トランジスタ２５３、２５４が常
時オン状態であり、センスアンプ回路の増幅動作の開始
から所定期間経過した後の間で上記ｐＭＯＳ電界効果ト
ランジスタ２５１、２５２もしくはｎＭＯＳ電界効果ト
ランジスタ２５３、２５４の少なくとも一方の組合せの
電流能力が向上するよう動作するものであれば如何なる
構成をとってもよく、また、センスアンプ抵抗制御信号
ＲＳＮ、ＲＳＰの電位設定については本実施形態に限定
されるものではない。その他、本発明の本質を逸脱しな
い範疇で任意に設計変更が可能である。

【００７７】（第４の実施形態）図１１は、本発明の第
４の実施形態によるセンスアンプ抵抗制御回路の具体的
回路図である。センスアンプ抵抗制御回路は、制御回路
３００、第１の電位供給回路２１１、第２の電位供給回
路２１２、及び第３の電位供給回路３０１から構成さ
れ、外部より入力されるセンスアンプ駆動信号ＳＥＮと
スタンバイ信号ＳＴＢに応じて、センスアンプ抵抗制御
信号ＲＳＮ及びＲＳＰの電位を切替える動作を行なう。
制御回路３００は、遅延回路３１０、３１１、インバー
タ回路３１２、３１３、３１４、ＮＯＲ回路３１５、Ａ
ＮＤ回路３１６、３１７、ＮＡＮＤ回路３１８、３１
９、及び電位変換回路３２０、３２１から構成されてお
り、内部信号ＰＥＮとして入力信号ＳＥＮの立ち上がり
変化に応じたワンショットパルス信号を形成する。遅延
回路３１０は、ＳＥＮ信号の立ち上がり変化からＰＥＮ
信号のパルス発生までの遅延時間を決めており、また遅
延回路３１１はＰＥＮ信号のパルス幅を決定している。

【００７８】第１電位供給回路２１１及び第２電位供給
回路２１２の構成は、図８に示す第３の実施形態のセン
スアンプ抵抗制御回路２０１におけるそれぞれの構成に
等しい。

【００７９】また、第３電位供給回路３０１は、ｐＭＯ
Ｓ電界効果トランジスタ３２２とｎＭＯＳ電界効果トラ
ンジスタ３２３から構成されており、スタンバイ信号Ｓ
ＴＢがＶＤＤ電位の期間に活性化して、センスアンプ抵
抗制御信号ＲＳＮ及びＲＳＰとしてそれぞれＶＳＳ電
位、ＶＤＤ電位を出力する。

【００８０】スタンバイ信号ＳＴＢは、ＤＲＡＭが外部
アクセス動作を行わないスタンバイ状態時にはＶＤＤ電
位となり、ＤＲＡＭの通常動作時においてはＶＳＳ電位
となる信号である。従ってＤＲＡＭの通常動作時におい
ては、第３電位供給回路３０１が非活性状態であり、第
１電位供給回路２１１は内部信号ＰＥＮがＶＳＳ電位の
場合に活性化し、また第２電位供給回路２１２は内部信
号ＰＥＮがＶＤＤ電位の場合に活性化する。すなわち、
ＤＲＡＭの通常動作時において、図１１のセンスアンプ
抵抗制御回路は、図８に示すセンスアンプ抵抗制御回路
と同じ動作を行なう。逆に、ＤＲＡＭのスタンバイ状態
時においては、第１電位供給回路２１１と第２電位供給
回路２１２がともに非活性状態となり、また第３電位供
給回路３０１が活性化されて、センスアンプ抵抗制御信
号ＲＳＮ及びＲＳＰとしてそれぞれＶＳＳ電位、ＶＤＤ
電位を出力する。

【００８１】次に、図１２を参照して、上記センスアン
プ抵抗制御回路を備えた本実施形態のセンスアンプ回路
と従来技術によるセンスアンプ回路の構成の違いから、
ＤＲＡＭのスタンバイ状態時における回路動作を比較説
明する。図１２は、ＤＲＡＭのスタンバイ状態時でのセ
ンスアンプ回路におけるリーク電流の経路を摸式的に示
した回路図であり、（ａ）が従来技術のセンスアンプ回
路の場合、（ｂ）が本実施形態のセンスアンプ回路の場
合を示している。

【００８２】図１２において、３２５は従来型のセンス
アンプ回路、３２６は本発明の第３の実施形態によるセ
ンスアンプ回路を示す。また３２７はセンスアンプ駆動
回路を示しており、これは、センスアンプ用電源ノード
ＳＡＰを駆動するｐＭＯＳ電界効果トランジスタ３３
１、センスアンプ用グランドノードＳＡＮを駆動するｎ
ＭＯＳ電界効果トランジスタ３３２、ＳＥ信号を反転さ
せるインバータ回路３３３、ＳＡＰ及びＳＡＮ電位のイ
コライズを行なうｎＭＯＳ電界効果トランジスタ３３
４、及びＳＡＰ及びＳＡＮ電位をＶＢＰ電位にプリチャ
ージする２つのｎＭＯＳ電界効果トランジスタ３３５か
ら構成される。

【００８３】図１２（ａ）に示す従来回路の場合、スタ
ンバイ状態においてプリチャージ信号ＥＱはＶＤＤ電位
に固定され、相補ビット線対ＢＬ、／ＢＬ、センスアン
プ用電源ノードＳＡＰ、及びセンスアンプ用グランドノ
ードＳＡＮはいずれもＶＢＰ電位にプリチャージされて
いる。この状態で、センスアンプ回路３２５を形成する
４つのトランジスタはソース、ゲート、ドレインのいず
れの端子にもＶＢＰ電位が供給されてオフ状態である。
またセンスアンプ駆動信号ＳＥがＶＳＳ電位に固定され
ることから、センスアンプ駆動回路３２７にてＳＡＰを
駆動するｐＭＯＳ電界効果トランジスタ３３１と、ＳＡ
Ｎを駆動するｎＭＯＳ電界効果トランジスタ３３２は、
ともにオフ状態である。このような状況下でセンスアン
プ回路３５では図１２（ａ）に示したリーク電流Ｉａが
流れるリーク電流経路が考えられる。

【００８４】一方、図１２（ｂ）に示す本実施形態のセ
ンスアンプ回路３２６の場合、スタンバイ状態におい
て、相補ビット線対ＢＬ、／ＢＬ、センスアンプ電源用
ノードＳＡＰ、センスアンプ用グランドノードＳＡＮ、
及びセンスアンプ回路３２６の内部ノードＦＰＬ、ＦＰ
Ｒ、ＦＮＬ、ＦＮＲがいずれもＶＢＰ電位にプリチャー
ジされており、センスアンプ回路３２６のｐＭＯＳ電界
効果トランジスタ２６１、２６２とｎＭＯＳ電界効果ト
ランジスタ２６３、２６４はオフ状態にある。また、抵
抗性素子を構成するｐＭＯＳ電界効果トランジスタ２５
１、２５２は、それらのゲートに接続されたＲＳＰ信号
がＶＤＤ電位であるためオフ状態であり、また、ｎＭＯ
Ｓ電界効果トランジスタ２５３、２５４も、それらのゲ
ートに接続されたＲＳＮ信号がＶＳＳ電位であるため、
同じくオフ状態である。また図１２（ａ）の従来回路と
同様に、ＳＡＰを駆動するｐＭＯＳ電界効果トランジス
タ３３１と、ＳＡＮを駆動するｎＭＯＳ電界効果トラン
ジスタ３３２はともにオフ状態であり、センスアンプ回
路３２６のリーク電流としてＩｂの経路が考えられる。

【００８５】次に、図１２（ａ）におけるリーク電流Ｉ
ａの大きさと、図１２（ｂ）におけるリーク電流Ｉｂの
大きさの比較を行なう。図１２に示したＶｇ１とＶｇ２
はそれぞれ、センスアンプ回路におけるトランジスタの
ゲート−ソース間バイアスを示しており、バイアス値が
０ＶのものをＶｇ１、バイアス値が−ＶＢＰのものをＶ
ｇ２で示している。一般に、オフ状態にあるトランジス
タのドレイン−ソース間を流れるサブスレショルドリー
ク電流は、そのゲート−ソース間のバイアス値が小さく
なるほど指数関数的に減少する。すなわち、図１２
（ｂ）のセンスアンプ回路３２６で抵抗性素子を構成す
るトランジスタ２５１、２５２、２５３、及び２５４
は、そのゲート−ソース間にＶｇ２のバイアスが印加さ
れていることから、Ｖｇ１のバイアスが印加された他の
トランジスタに比べて指数関数的にサブスレショルドリ
ーク電流が小さくなる。

【００８６】従って、本実施形態のセンスアンプ抵抗制
御回路は、抵抗性素子を構成するトランジスタを有する
センスアンプ回路に対して、スタンバイ状態時のリーク
電流を大幅に低減する効果を有する。一般に、センスア
ンプ回路はＤＲＡＭのメモリセルアレイに多数配置され
るため、そのリーク電流を低減することによりＤＲＡＭ
全体のリーク電流を大幅に低減することができる。ま
た、本実施形態のセンスアンプ回路は、抵抗性素子を構
成するトランジスタを電流経路に有することから、その
増幅能力を従来回路と同等に確保する為にセンスアンプ
回路のトランジスタをより大きく設計する必要がある
が、その場合でもスタンバイ状態におけるリーク電流を
増加させる懸念がない。

【００８７】なお、本実施形態は、センスアンプ回路に
て抵抗性素子を構成するトランジスタを、ＤＲＡＭのス
タンバイ時にオフ状態にすることを特徴とするものであ
る。本実施形態による同等の作用効果を生じせしめるた
めに、スタンバイ状態時にＲＳＮ信号、ＲＳＰ信号の電
位ををそれぞれＶＢＢ電位、ＶＰＰ電位に固定するよう
にしてもよい。その他、スタンバイ状態時のＲＳＮ信
号、ＲＳＰ信号の電位については任意に設定が可能であ
り本実施形態に限定されるものではない。さらに、セン
スアンプ抵抗制御回路の構成や入力信号の論理に関して
も任意に設計変更が可能である。（第５の実施形態）図１３は、本発明の第５の実施形態
によるセンスアンプ回路３５０の回路図である。本実施
形態のセンスアンプ回路３５０は、ｐＭＯＳ電界効果ト
ランジスタ３５１、３５２、３６１、３６２と、ｎＭＯ
Ｓ電界効果トランジスタ３５３、３５４、３６３、３６
４から構成されたゲート電位制御部３９０に対して、ｐ
ＭＯＳ電界効果トランジスタ３７１、３７２とｎＭＯＳ
電界効果トランジスタ３７３、３７４を付加した構成を
成す。ｐＭＯＳ電界効果トランジスタ３７１、３７２
は、各々のソースがセンスアンプ用電源ノードＳＡＰに
接続され、ドレインがそれぞれビット線ＢＬ、／ＢＬに
接続され、ゲートがそれぞれ内部ノードＦＮＬ、ＦＮＲ
に接続される。また、ｎＭＯＳ電界効果トランジスタ３
７３及び３７４は、各々のソースがセンスアンプ用グラ
ンドノードＳＡＮに接続され、ドレインがそれぞれビッ
ト線ＢＬ、／ＢＬに接続され、ゲートがそれぞれ内部ノ
ードＦＰＬ、ＦＰＲに接続される。センスアンプ回路に
おいて、対をなす素子、すなわちｐＭＯＳ電界効果トラ
ンジスタ３５１と３５２、３６１と３６２、３７１と３
７２、ｎＭＯＳ電界効果トランジスタ３５３と３５４、
３６３と３６４、３７３と３７４は、それぞれの組合せ
で互いに能力が等しくなるように同じサイズで設計され
ている。全てのｐＭＯＳ電界効果トランジスタの基盤に
は、電源電位ＶＤＤが印加されており、全てのｎＭＯＳ
電界効果トランジスタの基盤には、バックゲート電位Ｖ
ＢＢが印加されている。

【００８８】本実施形態のセンスアンプ回路３５０は、
センスアンプ用電源ノードＳＡＰとセンスアンプ用グラ
ンドノードＳＡＮの電位変化に応じて活性化して、相補
ビット線対ＢＬ、／ＢＬの微少電位差を増幅する働きを
成す。ゲート電位制御部３９０の回路構成は、第２の実
施形態のセンスアンプ回路１５０と同じ構成であるた
め、低電圧動作時に安定したセンスアンプ動作が行え、
より低電圧で動作し得るという第２の実施形態のセンス
アンプ回路１５０と同様の効果を有する。

【００８９】また、ｐＭＯＳ電界効果トランジスタ３７
１、３７２は、ｐＭＯＳ電界効果トランジスタ３６１、
３６２と同様に、ゲートがビット線とＳＡＮの間の中間
電位にあり、ビット線とＳＡＰの間に直接接続されてい
る為、ｐＭＯＳ電界効果トランジスタ３６１、３６２に
比べてより効率良くビット線の増幅を行なうことが出来
る。また、ｎＭＯＳ電界効果トランジスタ３７３、３７
４は、ｎＭＯＳ電界効果トランジスタ３６３、３６４と
同様に、ゲートがビット線とＳＡＰの間の中間電位にあ
り、ビット線とＳＡＮの間に直接接続されている為、ｎ
ＭＯＳ電界効果トランジスタ３６３、３６４に比べてよ
り効率良くビット線の増幅を行なうことが出来る。

【００９０】これらの観点から、ゲート電位制御部３９
０の回路は、ビット線対に対するセンスアンプ回路の電
流能力を確保するためにトランジスタサイズを大きくす
る必要がなく、第２の実施形態のセンスアンプ回路１５
０と比べて、構成要素のトランジスタサイズを大幅に小
さくすることができる。また、ゲート電位制御部３９０
の構成トランジスタのサイズを変更することで、ｐＭＯ
Ｓ電界効果トランジスタ３７１、３７２とｎＭＯＳ電界
効果トランジスタ３７３、３７４のゲート電位の設定変
更が容易に可能である。

【００９１】本実施形態のセンスアンプ回路３５０は、
従来のセンスアンプ回路に比べて、その増幅動作を行な
うトランジスタがより強いオン状態で動作することか
ら、増幅速度の向上が望め、低電圧で高速動作を行なう
ＤＲＡＭに好適である。

【００９２】

【発明の効果】請求項１に記載の発明によれば、センス
アンプの単位増幅回路において、抵抗性素子に流れる電
流による電圧降下分だけ、増幅作用に寄与するトランジ
スタのゲート−ソース間バイアス値を従来方式よりも大
きく確保することができるため、動作電源電圧を低電圧
化したとしても、単位増幅回路の電流能力が劣化せず、
微少電位の増幅に要する時間が長くなることがないの
で、半導体記憶装置の読み出し速度の低下が少なく、ま
た、製造プロセスに起因した各トランジスタの性能バラ
ツキの影響を受けることなく、正確で安定した読み出し
動作が可能なＤＲＡＭを実現することができる。

【００９３】請求項２に記載の発明によれば、単位増幅
器において抵抗性素子を構成するトランジスタは、その
オン抵抗による電圧降下分だけ、増幅作用に寄与するト
ランジスタのゲート−ソース間バイアス値を従来方式よ
りも大きく確保することができるため、動作電源電圧を
低電圧化したとしても、単位増幅回路の電流能力が劣化
せず、微少電位の増幅に要する時間が長くなることがな
いので、半導体記憶装置の読み出し速度の低下が少な
く、また、製造プロセスに起因した各トランジスタの性
能バラツキの影響を受けることなく、正確で安定した読
み出し動作が可能なＤＲＡＭを実現することができる。

【００９４】請求項３に記載の発明によれば、単位増幅
回路において抵抗性素子を構成するトランジスのオン抵
抗がセンスアンプに供給される電源電位に依存し、低電
圧動作時にはオン抵抗が高く、動作電圧が高い場合はオ
ン抵抗が低くなることから、相対的に小さなレイアウト
面積で単位増幅回路の電流能力を確保することが可能と
なる。

【００９５】請求項４に記載の発明によれば、単位増幅
回路の増幅動作の開始から所定期間経過した後に、抵抗
性素子を構成するトランジスのオン抵抗を下げて電流能
力を上昇させるので、前記第２の半導体記憶装置におけ
る単位増幅回路の増幅速度を向上させ、より読み出し速
度の速いＤＲＡＭを実現することが可能となる。

【００９６】請求項５に記載の発明によれば、スタンバ
イ状態時に単位増幅回路において抵抗性素子を構成する
トランジスタを非導通状態にすることにより、ＤＲＡＭ
全体のスタンバイリーク電流を大幅に低減して、消費電
力を低減することができる。

【００９７】請求項６に記載の発明によれば、単位増幅
回路においてその増幅動作に寄与するトランジスタのゲ
ート電位を発生させるための素子群を、増幅動作に寄与
する素子群とは別に設けることにより、単位増幅回路の
設計自由度が高く、従来の単位増幅回路に比べて増幅速
度を向上させることができ、低電圧で高速動作を行なう
ＤＲＡＭを実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の第1の実施形態によるＤＲＡＭチッ
プのブロック図

【図２】本発明の第1の実施形態によるセンスアンプ
ユニット回路１０４の回路構成図

【図３】図２のセンスアンプユニット回路１０４の回
路動作を示すタイミングチャート

【図４】従来のセンスアンプ回路と本発明の第1の実
施形態によるセンスアンプ回路の構成（ａ）と（ｂ）、
及びその動作（ｃ）と（ｄ）を示す図

【図５】本発明の第1の実施形態によるセンスアンプ
回路の第１変形例（ａ）及び第２変形例（ｂ）を示す回
路図

【図６】本発明の第２の実施形態によるセンスアンプ
ユニット回路の回路構成図

【図７】本発明の第３の実施形態によるＤＲＡＭチッ
プのブロック図

【図８】本発明の第３の実施形態によるセンスアンプ
抵抗制御回路２０１を示す回路図

【図９】本発明の第３の実施形態によるセンスアンプ
ユニット回路の回路構成図

【図１０】図８及び図９の回路の動作を示すタイミン
グチャート

【図１１】本発明の第４の実施形態によるセンスアン
プ抵抗制御回路の回路構成図

【図１２】従来のセンスアンプ回路と本発明の第４の
実施形態によるセンスアンプ回路のリーク電流の経路を
比較した摸式図

【図１３】本発明の第５の実施形態によるセンスアン
プ回路の回路構成図

【符号の説明】

１０メモリセルアレイ１１、１０７メモリセル１２メモリセルトランジスタ１３メモリセルキャパシタンス５０、１５０、２５０、３２６、３５０センスアンプ
回路１０１制御信号発生回路１０２センスアンプ制御回路１０３、３２７センスアンプ駆動回路１０４、２０２センスアンプユニット回路（単位増幅
回路）１０５、２０３センスアンプブロック１０６メモリセルアレイブロック２０１センスアンプ抵抗制御回路（制御手段）３９０センスアンプ回路３５０のゲート電位制御部ＢＬ、／ＢＬメモリセルアレイ側の相補ビット線対ＤＬ、／ＤＬ相補データ線対ＲＳＰ一方のセンスアンプ抵抗制御信号（第１の制御
信号）ＲＳＮ他方のセンスアンプ抵抗制御信号（第２の制御
信号）ＳＡＰセンスアンプ用電源ノードＳＡＮセンスアンプ用グランドノードＳＢＬ、／ＳＢＬセンスアンプユニット側の相補ビッ
ト線対ＶＳＳＤＲＡＭのグランド電位（第1の所定電位）ＶＤＤＤＲＡＭの電源電位（第２の所定電位）ＷＬワード線

Claims

【特許請求の範囲】

【請求項１】直交して配置されるワード線及び相補ビ
ット線ならびにこれらワード線及び相補ビット線の交点
に格子状に配置されるダイナミック型のメモリセルを含
むメモリセルアレイと、前記メモリセルの各相補ビット
線に対応して設けられた単位増幅回路を含む複数のセン
スアンプと、前記単位増幅回路の電源ノードとグランド
ノードを駆動する駆動回路を具備した半導体記憶装置で
あって、前記単位増幅回路は、対応する相補ビット線の一方に各一端が接続された第１
及び第２の抵抗性素子と、前記対応する相補ビット線の他方に各一端が接続された
第３及び第４の抵抗性素子と、前記単位増幅回路の電源ノードに各ソースが接続された
第１及び第２のｐチャネル型ＭＯＳ電界効果トランジス
タと、前記単位増幅回路のグランドノードに各ソースが接続さ
れた第１及び第２のｎチャネル型ＭＯＳ電界効果トラン
ジスタを備え、前記第１の抵抗性素子の他端には、前記第１のｐチャネ
ル型ＭＯＳ電界効果トランジスタのドレインと前記第２
のｎチャネル型ＭＯＳ電界効果トランジスタのゲートが
接続され、前記第２の抵抗性素子の他端には、前記第１のｎチャネ
ル型ＭＯＳ電界効果トランジスタのドレインと前記第２
のｐチャネル型ＭＯＳ電界効果トランジスタのゲートが
接続され、前記第３の抵抗性素子の他端には、前記第２のｐチャネ
ル型ＭＯＳ電界効果トランジスタのドレインと前記第１
のｎチャネル型ＭＯＳ電界効果トランジスタのゲートが
接続され、前記第４の抵抗性素子の他端には、前記第２のｎチャネ
ル型ＭＯＳ電界効果トランジスタのドレインと前記第１
のｐチャネル型ＭＯＳ電界効果トランジスタのゲートが
接続されていることを特徴とする半導体記憶装置。
【請求項２】直交して配置されるワード線及び相補ビ
ット線ならびにこれらワード線及び相補ビット線の交点
に格子状に配置されるダイナミック型のメモリセルを含
むメモリセルアレイと、前記メモリセルの各相補ビット
線に対応して設けられた単位増幅回路を含む複数のセン
スアンプと、前記単位増幅回路の電源ノードとグランド
ノードを駆動する駆動回路を具備した半導体記憶装置で
あって、前記単位増幅回路は、対応する相補ビット線の一方に各ドレインが接続された
第１のｐチャネル型ＭＯＳ電界効果トランジスタ及び第
１のｎチャネル型ＭＯＳ電界効果トランジスタと、前記対応する相補ビット線の他方に各ドレインが接続さ
れた第２のｐチャネル型ＭＯＳ電界効果トランジスタ及
び第２のｎチャネル型ＭＯＳ電界効果トランジスタと、前記単位増幅回路の電源ノードに各ソースが接続された
第３及び第４のｐチャネル型ＭＯＳ電界効果トランジス
タと、前記単位増幅回路のグランドノードに各ソースが接続さ
れた第３及び第４のｎチャネル型ＭＯＳ電界効果トラン
ジスタを備え、前記第１のｐチャネル型ＭＯＳ電界効果トランジスタの
ソースには、前記第３のｐチャネル型ＭＯＳ電界効果ト
ランジスタのドレインと前記第４のｎチャネル型ＭＯＳ
電界効果トランジスタのゲートが接続され、前記第２のｐチャネル型ＭＯＳ電界効果トランジスタの
ソースには、前記第４のｐチャネル型ＭＯＳ電界効果ト
ランジスタのドレインと前記第３のｎチャネル型ＭＯＳ
電界効果トランジスタのゲートが接続され、前記第１のｎチャネル型ＭＯＳ電界効果トランジスタの
ソースには、前記第３のｎチャネル型ＭＯＳ電界効果ト
ランジスタのドレインと前記第４のｐチャネル型ＭＯＳ
電界効果トランジスタのゲートが接続され、前記第２のｎチャネル型ＭＯＳ電界効果トランジスタの
ソースには、前記第４のｎチャネル型ＭＯＳ電界効果ト
ランジスタのドレインと前記第３のｐチャネル型ＭＯＳ
電界効果トランジスタのゲートが接続されていることを
特徴とする半導体記憶装置。
【請求項３】前記第１及び第２のｐチャネル型ＭＯＳ
電界効果トランジスタは、ゲートに第１の所定電位が与
えられて常に導通状態であり、前記第１及び第２のｎチ
ャネル型ＭＯＳ電界効果トランジスタは、ゲートに第２
の所定電位が与えられて常に導通状態であり、前記第２
の所定電位は前記センスアンプに供給される電源電位に
応じて値が変化することを特徴とする請求項２に記載の
半導体記憶装置。
【請求項４】前記第１及び第２のｐチャネル型ＭＯＳ
電界効果トランジスタのゲートに第１の制御信号が供給
され、前記第１及び第２のｎチャネル型ＭＯＳ電界効果
トランジスタのゲートに第２の制御信号が供給され、前
記単位増幅回路の増幅動作の開始から所定時間経過した
後に、前記第１及び第２のｐチャネル型ＭＯＳ電界効果
トランジスタと前記第１及び第２のｎチャネル型ＭＯＳ
電界効果トランジスタの少なくとも一方の電流能力が向
上するよう前記第１及び第２の制御信号の少なくとも一
方の電位を切替える制御手段を備える請求項２に記載の
半導体記憶装置。
【請求項５】前記制御手段は、半導体記憶装置がスタ
ンバイ状態時に前記第１及び第２のｐチャネル型ＭＯＳ
電界効果トランジスタと前記第１及び第２のｎチャネル
型ＭＯＳ電界効果トランジスタが非導通状態となるよう
に制御を行なうことを特徴とする請求項４に記載の半導
体記憶装置。
【請求項６】前記単位増幅回路は更に、前記対応する
相補ビット線の一方に各ドレインが接続された第５のｐ
チャネル型ＭＯＳ電界効果トランジスタ及び第５のｎチ
ャネル型ＭＯＳ電界効果トランジスタと、前記対応する
相補ビット線の他方に各ドレインが接続された第６のｐ
チャネル型ＭＯＳ電界効果トランジスタ及び第６のｎチ
ャネル型ＭＯＳ電界効果トランジスタを含んで構成さ
れ、前記第５及び第６のｐチャネル型ＭＯＳ電界効果トラン
ジスタは、ソースが共に前記単位増幅回路の電源ノード
に接続され、ゲートがそれぞれ前記第２のｎチャネル型
ＭＯＳ電界効果トランジスタのソース、及び前記第１の
ｎチャネル型ＭＯＳ電界効果トランジスタのソースに接
続され、前記第５及び第６のｎチャネル型ＭＯＳ電界効果トラン
ジスタは、ソースが共に前記単位増幅回路のグランドノ
ードに接続され、ゲートがそれぞれ前記第２のｐチャネ
ル型ＭＯＳ電界効果トランジスタのソース、及び前記第
１のｐチャネル型ＭＯＳ電界効果トランジスタのソース
に接続された請求項２から請求項５のいずれか一項に記
載の半導体記憶装置。