DE102005024897A1

DE102005024897A1 - Verlustleistungsarme nichtflüchtige Speicherzelle

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Publication number: DE102005024897A1
Application number: DE102005024897A
Authority: DE
Inventors: Jörg Dr. Berthold; Tim Dr. Schönauer; Michael Dr. Kund; Winfried Kamp; Dieter Dr. Draxelmayr
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-05-31
Filing date: 2005-05-31
Publication date: 2006-12-07
Also published as: US7436694B2; US20070047292A1

Abstract

In einer nichtflüchtigen Speicherzelle mit nichtflüchtig programmierbaren Widerständen werden zwischen die nichtflüchtig programmierbaren Widerstände und zwischen das Bezugspotential bzw. die Betriebsspannungsquelle ein Transistor oder mehrere Transistoren zur Verminderung der Leckströme durch die beiden nichtflüchtig programmierbaren Widerstände geschaltet, wobei der eine Transistor oder die mehreren Transitoren so getaktet sind, dass das Programmieren der nichtflüchtig programmierbaren Widerstände und das Auslesen aus der Speicherzelle möglich ist und die Leckströme verringert werden, so dass der Energieverbrauch der Speicherzelle deutlich verringert ist.

Description

Die Erfindung betrifft eine programmierbare verlustleistungsarme nichtflüchtige Speicherzelle.

Speicherzellen sind bei jeder Anwendung, die das Speichern von Daten erfordert, notwendig. Typische Halbleiter-Schaltkreise weisen Speicherzellen entweder verteilt zwischen Logik-Schaltelementen oder als Blockspeicher, wie zum Beispiel SRAM-Speicher, auf. Ein Blockspeicher besteht aus einer Matrix aus Speicherzellen, wobei nur wenige Zellen von Lese- oder Schreib-Operationen betroffen sind. Daher können sich die Reihen der Speichermatrix Elemente teilen, die die Schreib- oder Lese-Operationen unterstützen, wie zum Beispiel Leseverstärker (sense-amplifier).

Andererseits ist es bei verteilten Speicherzellen beispielsweise als Teil eines Logik-Schaltkreises typischerweise erforderlich, dass die Zellen ihre gespeicherte Information beständig bereithalten: die Zellen werden ständig ausgelesen.

Insbesondere bei mobilen Anwendungen ist es auch wichtig, den Energieverbrauch der Speicherzellen möglichst gering zu halten.

Als nichtflüchtiger Speicher wird beispielsweise eine Flash-Speicherzelle 100 verwendet, wie in 1 gezeigt, und welche aus einem Speicher-Transistor 101 besteht, bei dem ein sogenanntes Floating-Gate, das aus einer isolierenden Halbleiterschicht besteht, die die gespeicherte Information der Flash-Speicherzelle 100 als Ladung enthält, und aus einem Pass-Transistor 102 besteht, der den Ladungsfluss zu bzw. von dem Speicher-Transistor 100 steuert. Zusätzlich benötigt die Flash-Speicherzelle 100 eine hohe zweite Versorgungsspannung (12V bis 18v), woraus sich der Nachteil eines größeren Flächenverbrauchs für die Ladungs-Pumpen ergibt, die die benötigte zweite Versorgungsspannung aus der Versorgungsspannung des Chips erzeugen, und außerdem treten Probleme wie Übersprechen (cross-talk) auf. Auch hat die Flash-Technologie ein begrenztes Skalierungspotential. Ferner lässt sich eine Flash-Speicherspeicherzelle nur etwa 100000 mal wiederbeschreiben.

Ferner ist aus [1] eine in 2 gezeigte nichtflüchtige Phasenwechsel-Speicherzelle 200 bekannt, die aufweist: eine obere Elektrode 201, eine Phasenwechselwiderstandsschicht 202 und eine untere Elektrode 203. Fließt ein Programmierstrom durch den Widerstand 202, wird eine hohe Temperatur erzeugt, welche einen Phasenwechsel des Speichermaterials induziert, wodurch die Leitfähigkeit der Phasenwechselwiderstandsschicht geändert wird. Somit kann die Phasenwechsel-Speicherzelle 200 entsprechend zwei verschiedenen Widerstandswerten nichtflüchtige Daten speichern.

Ferner ist aus [1], wie in 3 gezeigt eine nichtflüchtige Speicherzelle 300 bekannt, die aufweist: eine Flip-Flop-Einheit 301, Zugriffs-Kontroller 302, 303 und eine Betriebsspannungsquelle VCC 304. Die Flip-Flop-Einheit weist ein n-MOS-Gatter auf und speichert komplementäre Daten in den Knoten 310, 311. Die nichtvolatilen Widerstandsspeicher 305, 306, die zwischen die Flip-Flop-Schaltung 301 und die Betriebsspannung VCC 304 geschaltet sind, speichern unterschiedliche Logik-Werte in Abhängigkeit des Zustands des Widerstands, der durch die Stromstärke des Programmierstroms geändert wird. Die Zugriff-Kontroller 302, 303 steuern die Verbindung zwischen den Bitleitungen 307, 308 und der Flip-Flop-Einheit 301 in Abhängigkeit eines Schalt-Zustands einer Wortleitung 309.

Jedoch fließt durch die nichtflüchtig programmierbaren Widerstände, auch wenn sie einen hohen Widerstand haben, ein Leckstrom, so dass zur Aufrechterhaltung der Potentialdifferenz zwischen den beiden Knoten 310, 311 durch die Betriebsspannungsquelle Energie verbraucht wird. Auch kann ein Leckstrom je nach Art und Technologie der nichtflüchtigen Speicherelemente u. U. zu einem unerwünschten Löschen des programmierten Widerstandwertes führen.

Um dies zu verhindern, ist, wie in 4 gezeigt, in [1] gemäß dem Stand der Technik ein Schalttransistor 401 zum Steuern des Lese/Schreibvorgangs und zur Verminderung von Leckströmen zwischen die Betriebsspannung und die beiden nichtflüchtig programmierbaren Widerständen 402, 403 geschaltet.

Ein Nachteil dieser Anordnung ist aber, dass Leckströme zwischen den Widerständen 402, 403 selbst fließen können, was zu einem langsamen Ladungsaustausch zwischen den beiden Knoten 404, 405 führt und somit zur oben beschriebenen Verringerung der Potentialdifferenz zwischen den beiden Knoten 404, 405, so dass diese über die Betriebsspannungsquelle kompensiert werden muss, was wiederum zu erhöhtem Energieverbrauch führt. Außerdem ist über den Transistor 401 nicht der volle Spannungshub gewährleistet, da er zur Betriebsspannung hin geschaltet ist.

Der Erfindung liegt die Aufgabe zugrunde, eine verlustleistungsarme programmierbare nichtflüchtige Speicherzelle zu erhalten.

Es wird eine verlustarme nichtflüchtige Speicherzelle bereitgestellt, die einen ersten Transistor und einen zweiten Transistor aufweist. Ein erster Source-/Drain-Anschluss des ersten Transistors ist mit einem ersten Knoten gekoppelt, und ein erster Source-/Drain-Anschluss des zweiten Transistors ist mit einem zweiten Knoten gekoppelt. Der erste Transistor und der zweite Transistor sind kreuzweise miteinander gekoppelt, wobei der Gate-Anschluss des ersten Transistors mit dem zweiten Knoten gekoppelt ist und der Gate-Anschluss des zweiten Transistors mit dem ersten Knoten gekoppelt ist. Die nichtflüchtige Speicherzelle weist einen dritten Transistor auf, dessen erster Source-/Drain-Anschluss mit dem ersten Knoten gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer ersten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit einer Zugriffsleitung gekoppelt ist. Ferner weist die nichtflüchtige Speicherzelle einen vierten Transistor auf, dessen erster Source-/Drain-Anschluss mit dem zweiten Knoten gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer zweiten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit der Zugriffsleitung gekoppelt ist. Zudem weist die Speicherzelle auf: einen ersten elektrisch nichtflüchtig programmierbaren Widerstand, dessen erster Anschluss mit dem ersten Knoten gekoppelt ist, und einen zweiten elektrisch nichtflüchtig programmierbaren Widerstand, dessen erster Anschluss mit dem zweiten Knoten gekoppelt ist. Die nichtflüchtige Speicherzelle weist auf: einen fünften Transistor zur Reduktion des durch den ersten Widerstand fließenden Leckstroms, dessen erster Source-/Drain-Anschluss mit dem zweiten Anschluss des ersten Widerstands oder mit dem zweiten Anschluss des ersten Transistors gekoppelt ist, und einen sechsten Transistor zur Reduktion des durch den zweiten Widerstand fließenden Leckstroms, dessen erster Source-/Drain-Anschluss mit dem zweiten Anschluss des zweiten Widerstands oder mit dem zweiten Anschluss des zweiten Transistors gekoppelt ist.

Die nichtflüchtige Speicherzelle hat im Vergleich zu dem oben genannten Stand der Technik den Vorteil, dass aufgrund der beiden jeweils mit den nichtflüchtig programmierbaren Widerständen in Reihe geschalteten Transistoren zur Verminderung der Leckströme im Gegensatz zum Stand der Technik auch die Leckströme zwischen den beiden nichtflüchtig programmierbaren Widerständen verringert werden, so dass der Energieverbrauch zur Aufrechterhaltung der Potentialdifferenz zwischen den beiden Knoten und damit zur Bewahrung des Logik-Zustands an den Ausgängen der Speicherzelle verringert wird.

Die beiden Transistoren zur Reduktion der Leckströme werden so gepulst, dass Schreiboperationen möglich sind und dass die Potentialdifferenz zwischen den beiden Knoten, welche den entsprechenden Logik-Wert darstellt, ausreichend hoch bleibt.

Gemäß einem anderen Ausführungsbeispiel der Erfindung ist vorgesehen, dass die nichtflüchtige Speicherzelle einen ersten Transistor und einen zweiten Transistor aufweist. Ein erster Source-/Drain-Anschluss des ersten Transistors ist mit einem ersten Knoten gekoppelt und ein erster Source-/Drain-Anschluss des zweiten Transistors ist mit einem zweiten Knoten gekoppelt. Der erste Transistor und der zweite Transistor sind kreuzweise miteinander gekoppelt, wobei der Gate-Anschluss des ersten Transistors mit dem zweiten Knoten gekoppelt ist und der Gate-Anschluss des zweiten Transistors mit dem ersten Knoten gekoppelt ist. Die nichtflüchtige Speicherzelle weist einen dritten Transistor auf, dessen erster Source-/Drain-Anschluss mit dem ersten Knoten gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer ersten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit einer Zugriffsleitung gekoppelt ist. Ferner weist die nichtflüchtige Speicherzelle einen vierten Transistor auf, dessen erster Source-/Drain-Anschluss mit dem zweiten Knoten gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer zweiten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit der Zugriffsleitung gekoppelt ist. Die nichtflüchtige Speicherzelle weist auf: einen ersten elektrisch nichtflüchtig programmierbaren Widerstand, dessen erster Anschluss mit dem ersten Knoten gekoppelt ist, einen zweiten elektrisch nichtflüchtig programmierbaren Widerstand, dessen erster Anschluss mit dem zweiten Knoten gekoppelt ist, und einen fünften Transistor zur Reduktion des Leckstroms, dessen erster Source-/Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des ersten Transistors und dem zweiten Source/Drain-Anschluss des zweiten Transistors gekoppelt ist.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.

Gemäß einer anderen bevorzugten Ausgestaltung der Erfindung sind die Transistoren der nichtflüchtigen Speicherzelle Feldeffekttransistoren.

Diese eignen sich für Speicherelemente besonders gut, weil die Steuerung der Transistoren im Gegensatz zu Bipolar-Transistoren nahezu stromlos funktioniert.

Gemäß einer anderen Ausgestaltung der Erfindung sind die Transistoren der nichtflüchtigen Speicherzelle n-Feldeffekttransistoren.

Die Verwendung von n-Feldeffekttransistoren ist insbesondere dann sinnvoll, wenn das Programmieren der nichtflüchtig programmierbaren Widerstände durch einen elektrischen Strom durchgeführt wird. Der Einsatz nur eines einzigen Transistortyps bedingt eine größere Integrationsdichte der Anordnung.

In einer alternativen Ausführungsform der Erfindung sind der erste Transistor, der zweite Transistor, der dritte Transistor und der vierte Transistor n-Feldeffekttransistoren und der fünfte Transistor und der sechste Transistor p-Feldeffekt-Transistoren.

Gemäß einer alternativen Ausführungsform sind alle Transistoren der nichtflüchtigen Speicherzelle n-Feld-Transistoren, wobei der fünfte Transistor ein n-Feldeffekttransistor ist, der zwischen das Bezugspotential und den ersten Transistor und den zweiten Transistor geschaltet ist.

Durch die Art der Anordnung wird der volle Spannungshub für die Lese/Schreiboperation gewährleistet und es werden nur n-Feldeffekttransistoren verwendet, was eine höhere Integrationsdichte bewirkt.

Nach einem anderen Ausführungsbeispiel sind der erste Transistor, der zweite Transistor, der dritte Transistor und der vierte Transistor der nichtflüchtigen Speicherzelle n-Feldeffekttransistoren, und der fünfte Transistor zur Reduktion des Leckstroms ist ein p-Feldeffekttransistor, der zwischen die Betriebsspannung und den ersten Transistor und den zweiten Transistor geschaltet ist.

Gemäß einem alternativen Ausführungsbeispiel der Erfindung sind der zweite Source-/Drain-Anschluss des fünften Transistors und der zweite Source-/Drain-Anschluss des sechsten Transistors jeweils mit der Betriebsspannung gekoppelt.

Gemäß noch einem anderen Ausführungsbeispiel der Erfindung sind der zweite Source-/Drain-Anschluss des ersten Transistors und der zweite Source-/Drain-Anschluss des zweiten Transistors jeweils mit einem Bezugspotential gekoppelt.

Gemäß noch einer anderen Ausführungsform der Erfindung ist das Bezugspotential das Massepotential.

Gemäß einer alternativen Ausführungsform der Erfindung sind der erste Transistor und der zweite Transistor p-Feldeffekttransistoren, der dritte Transistor, der vierte Transistor, der fünfte Transistor und der sechste Transistor n-Feldeffekttransistoren.

In einer anderen Ausführungsform der Erfindung sind der erste Transistor, der zweite Transistor, der dritte Transistor und der vierte Transistor p-Feldeffekttransistoren und der fünfte Transistor und der sechste Transistor n-Feldeffekttransistoren.

Diese Alternative ist bevorzugt, wenn eine hohe Betriebsspannung Vdd an den beiden Knoten erforderlich ist, um die Widerstandselemente zu programmieren.

In noch einer anderen Ausführungsform der Erfindung sind der zweite Source-/Drain-Anschluss des fünften Transistors und des sechsten Transistors jeweils mit einem Bezugspotential gekoppelt.

Im Fall, dass der Betrieb der nichtflüchtig programmierbaren Widerstände einen bestimmten Spannungsbereich erfordert, können die nichtflüchtig programmierbaren Widerstände an Zwischen-Spannungsknoten angeschlossen sein.

In einem anderen Ausführungsbeispiel der Erfindung ist das Bezugspotential das Massepotential.

In noch einem weiteren Ausführungsbeispiel der Erfindung ist der zweite Source-/Drain-Anschluss des ersten Transistors und des zweiten Transistors jeweils mit der Betriebsspannung gekoppelt.

In einem weiteren bevorzugten Ausführungsbeispiel sind die beiden nichtflüchtig programmierbaren Widerstände PCRAM-Widerstände (PCRAM = phase-change-RAM = Phasenwechsel-RAM).

In noch einem weiteren bevorzugten Ausführungsbeispiel sind die beiden nichtflüchtig programmierbaren Widerstände MRAM-Widerstände (MRAM = magneto-resistive-RAM = Magnetwiderstands-RAM).

In einem anderen bevorzugten Ausführungsbeispiel sind die beiden nichtflüchtig programmierbaren Widerstände CBRAM-Widerstände (CBRAM = Conductive-bridging-RAM = Leitungsbrücken-RAM).

In einem weiteren bevorzugten Ausführungsbeispiel der Erfindung ist der erste Knoten mit dem Gate-Anschluss eines ersten Transistors eines Transmissions-Gatter-Schalters gekoppelt und der zweite Knoten mit dem Gate-Anschluss eines zweiten Transistors des Transmissions-Gatter-Schalters gekoppelt.

Der Vorteil der Erfindung besteht darin, dass durch die stetige Speicherung der Ladungen in den beiden Knoten eine kontinuierliche Spannung bereitgestellt ist, an die eine Last anlegbar ist. Hierbei ist ein kontinuierliches Auslesen der Speicherzelle ohne einen (Sense-Amplifier) möglich, was zum Beispiel bei programmierbaren Schaltungen (z.B. FPGAs) erforderlich ist. Eine Schaltung kann beispielsweise Verbindungen konfigurieren unter Verwendung eines Transmissions-Gatter Schalters, wobei hier die zueinander komplementären Signale an den Ausgängen der nichtflüchtigen Speicherzelle zur Steuerung des Transmissions-Gatter Schalters benutzt werden.

In einem alternativen bevorzugten Ausführungsbeispiel der Erfindung ist mindestens ein Ausgabepuffer jeweils mit einem der Ausgänge gekoppelt.

Die unterschiedlich leitenden elektrisch nichtflüchtig programmierbaren Widerstände bewirken ein unterschiedliches Ansteigen des Potentials an dem ersten Knoten und dem zweiten Knoten.

In einer anderen Ausführungsform der Erfindung weist ein Halbleiterbauelement mindestens eine der verlustleistungsarmen nichtflüchtigen Speicherzellen auf.

Ein Aspekt der Erfindung ist das Speichern eines Bits durch Modifizieren der Widerstandswerte der zwei nichtflüchtig programmierbaren Widerstandselemente, die in einen Schaltkreis integriert sind, so dass die Daten auch nach dem Ausschalten der Betriebsspannung gelesen werden können und die Schreiboperation erleichtert wird. Die Erfindung verwendet Widerstandselemente, deren Widerstandswert auf solche Weise geändert werden kann, dass der Widerstandwert, auch wenn keine Betriebsspannung angelegt ist, unverändert bestehen bleibt. Durch die Verwendung des fünften Transistors und des sechsten Transistors zur Verminderung der Leckströme durch die beiden nichtflüchtig programmierbaren Widerstände werden Energieverluste verringert.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
Es zeigen
1 eine Flash-Speicherzelle gemäß dem Stand der Technik;
2 eine nichtflüchtige Phasenwechsel-Speicherzelle gemäß dem Stand der Technik;
3 eine nichtflüchtige Speicherzelle mit einer Flip-Flop-Schaltung gemäß dem Stand der Technik;
4 eine nichtflüchtige Speicherzelle mit Flip-Flop-Schaltung und einem Transistor zur Verminderung der Leckströme gemäß dem Stand der Technik;
5a bis 5f nichtflüchtige Speicherzellen gemäß bevorzugten Ausführungsbeispielen der Erfindung;
6a und 6b nichtflüchtige Speicherzellen mit genau einem Transistor zur Reduktion von Leckströmen gemäß der Erfindung;
7 eine nichtflüchtige Speicherzelle, die einen Schalter steuert, gemäß einem weiteren Ausführungsbeispiel der Erfindung; und
8 eine nichtflüchtige Speicherzelle mit einem Ausgabepuffer gemäß einem alternativen Ausführungsbeispiel der Erfindung.
5a zeigt eine nichtflüchtige Speicherzelle 500, die nur n-Feldeffekttransistoren aufweist, welche bevorzugt sind, wenn die beiden nichtflüchtig programmierbaren Widerstände 507, 508 durch einen Strom programmiert werden, da der inhärente Durchlassstrom eines n-Feldeffekttransistors größer ist, als der eines p-Feldeffekttransistors. Der erster Source-/Drain-Anschluss des ersten Transistors 501 ist mit dem ersten Knoten 503 gekoppelt, und der erste Source-/Drain-Anschluss des zweiten Transistors 502 ist mit dem zweiten Knoten 504 gekoppelt. Der zweite Source-/Drain-Anschluss des ersten Transistors 501 ist mit dem Massepotential gekoppelt und der zweite Source-/Drain-Anschluss des zweiten Transistors 502 ist ebenfalls mit dem Massepotential gekoppelt. Der erste Transistor 501 und der zweite Transistor 502 sind kreuzweise miteinander gekoppelt, wobei der Gate-Anschluss des ersten Transistors 501 mit dem zweiten Knoten 504 gekoppelt ist und der Gate-Anschluss des zweiten Transistors 502 mit dem ersten Knoten 503 gekoppelt ist. Der dritte Transistor 505 ist über den ersten Source-/Drain-Anschluss mit dem ersten Knoten 503 gekoppelt und über den zweiten Source-/Drain-Anschluss mit einer ersten Schreibleitung gekoppelt ist und über den Gate-Anschluss mit einer Zugriffsleitung ZL gekoppelt. Der vierte Transistor 506 ist über den ersten Source-/Drain-Anschluss mit dem zweiten Knoten 504 gekoppelt und über den zweiten Source/Drain-Anschluss mit einer zweiten Schreibleitung gekoppelt und über den Gate-Anschluss mit der Zugriffsleitung ZL gekoppelt. Der erste elektrisch nichtflüchtig programmierbare Widerstand 507 ist über seinen ersten Anschluss mit dem ersten Knoten 503 gekoppelt und der zweite elektrisch nichtflüchtig programmierbare Widerstand 508 ist über seinen ersten Anschluss mit dem zweiten Knoten 504 gekoppelt. Der fünfte Transistor 509 zur Reduktion des durch den ersten Widerstand 507 fließenden Leckstroms ist über den ersten Source-/Drain-Anschluss mit dem zweiten Anschluss des ersten Widerstands 507 gekoppelt und über den zweiten Source-/Drain-Anschluss mit der Betriebsspannung gekoppelt, und der sechste Transistor 510 zur Reduktion des durch den zweiten Widerstand 508 fließenden Leckstroms ist über seinen ersten Source-/Drain-Anschluss mit dem zweiten Anschluss des zweiten Widerstands 508 gekoppelt und über seinen zweiten Source-/Drain-Anschluss mit der Betriebsspannung gekoppelt.
Die beiden nichtflüchtig programmierbaren Widerstände 507, 508 können so genannte PCRAM- (oder PRAM)-Widerstände, MRAM-Widerstände oder CBRAM- (oder PMC, oder IMT)- Widerstände) sein. Der PCRAM-Technologie liegt das Prinzip eines reversiblen thermisch induzierten Phasenwechsels zwischen der amorphen und der (poly)- kristallinen Phase eines z.B. Chalkogenid-Glases zugrunde. Ein amorpher Zustand ist durch einen hohen Widerstandswert gekennzeichnet, während ein polykristalliner Zustand durch einen niedrigen Widerstandswert gekennzeichnet ist. Die Dauer und die Stärke des elektrischen Strom-Pulses, mit dem der Widerstand programmiert wird, entscheidet, ob das Widerstandsmaterial in die amorphe Phase übergeht und damit einen hohen Widerstandswert hat, oder ob es in die kristalline Phase übergeht und damit einen niedrigen Widerstandswert hat. Der Phasenwechsel zwischen den beiden unterschiedlichen Phasen-Zuständen wird zum amorphen Zustand hin durch einen kurzen elektrischen Strom-Puls höherer Stromstärke verursacht, der Wärme erzeugt, wodurch das Material des Widerstands aufgeheizt wird. Nach dem Ende des Strompulses kühlt sich das Material sehr schnell ab, so dass es in den amorphen Zustand übergeht und nicht kristallisiert. Der Wechsel des Widerstandsmaterials zurück in die kristalline Phase wird durch einen längeren Strompuls geringerer Stromstärke bewirkt. Dadurch wird das amorphe Material über die Glasstemperatur hinaus erhitzt und so lange auf dieser Temperatur gehalten, bis Keim-Bildung Bzw. -wachstum einsetzt und Kristallisation stattfindet. Die Dauer und die Stärke des elektrischen Strompulses entscheiden also, ob das Material des Widerstandselements in die amorphe Phase übergeht und damit einen hohen Widerstandswert hat oder ob das Material des Widerstandselements in die kristalline Phase übergeht und damit einen niedrigen Widerstandswert hat. Typische Werte für Phasenwechsel-Elemente sind ein Rücksetz-Strom von 200 μA über 20 ns mit einem anschließenden Widerstandswert im Bereich von 1 MΩ und ein Setz-Strom von ungefähr 50 μA über 50 ns, woraus ein Widerstandswert von 10 kΩ resultiert.
Ein positiver Aspekt der PCRAM-Technologie ist, dass Skalieren nicht nachteilig, sondern sogar vorteilhaft ist: je kleiner die Strukturen werden, desto kleiner können die elektrischen Ströme sein, die benötigt werden, um den Phasenwechsel zwischen amorpher Phase und polykristalliner Phase zu induzieren. Ferner können Phasenwechselelemente mit sublithographischen Techniken in den oberen Schichten eines CMOS-Prozesses realisiert werden und daher können die Widerstände über die Transistoren gestapelt werden, zum Beispiel über die, die benötigt werden, um die Speicherzelle auszubilden. Die für die PCRAM-Techniken in Frage kommenden Chalkogenid-Verbindungen sind zum Beispiel GeSbTe oder AgInSbTe. Jedoch ist die Erfindung nicht auf PCRAM-basierte Widerstandselemente beschränkt, sondern sie kann auch mit jeder anderen dafür in Frage kommenden Technologie implementiert werden, wie zum Beispiel mit der MRAM-Technologie oder der CBRAM-Technologie.
Der MRAM-Technologie liegt das Prinzip der magnetisch induzierten Widerstandsänderung zugrunde. Einer der diesem Prinzip zugrunde liegenden Effekte ist der Tunnelmagnetwiderstandseffekt. Die Widerstände bestehen hierbei z.B. aus zwei ferromagnetischen Schichten, die von einer z.B. 1 nm dicken Oxidschicht getrennt sind. Ist die Orientierung der Magnetisierung der beiden ferromagnetischen Schichten gleich, können Elektronen durch die Oxidschicht leicht tunneln, so dass der Widerstand gering ist, ist die Orientierung der Magnetisierung der beiden ferromagnetischen Schichten jedoch entgegengesetzt, so ist der Widerstand groß, weil die Wahrscheinlichkeit für die Elektronen, durch die Oxidschicht zu tunneln, in diesem Fall gering ist.
Ein weiterer Effekt, der in der MRAM-Technologie Anwendung findet und mit dem Tunnelwiderstandseffekt verwandt ist, ist der Riesenmagnetwiderstandseffekt. Hierbei werden zwei ferromagnetische Schichten durch einige Atomlagen nichtmagnetischen Materials, wie zum Beispiel Kupfer, getrennt. Nun orientieren sich die Magnetisierungen der ferromagnetischen Schichten entgegengesetzt. Diese quasi antiferromagnetische Ordnung ist jedoch so instabil, dass bereits ein kleines äußeres magnetisches Feld das Schichtsystem in den ferromagnetischen Zustand bringt, bei dem die Schichten gleiche magnetische Orientierung haben. Dabei ändert sich der elektrische Widerstand der Schichtstruktur stark, was zum Begriff des Riesenmagnetwiderstands geführt hat.
Das Prinzip der CBRAM-Technologie beruht auf der spannungsinduzierten Diffusion von Metallionen in einem Festkörperelektrolyten. Durch Anlegen einer Spannung geeigneter Polarisation können so Metallionen zunächst generiert werden und dann im elektrischen Feld zwischen zwei Elektroden wandern und somit eine leitende Brücke (conductive bridge) ausbilden. Legt man nun eine geeignete Spannung inverser Polarität an so werden Metallionen aus dem Festkörperelektrolyten entfernt, die leitende Brücke bricht zusammen, der Widerstand steigt. Die Widerstandsdifferenz zwischen etablierter Leitfähigkeitsbrücke und nicht vorhandener Brücke beträgt ca. 6 Größenordnungen. Beide Zustände zeigen dabei eine Speicherhaltung von ca. 10 Jahren. Die Schaltzeiten der CBRAM-Technologie liegen bei etwa 10ns.
5b zeigt ein weiteres Ausführungsbeispiel gemäß der vorliegenden Erfindung, wobei der erste Transistor 521 und der zweite Transistor 522 p-Feldeffekttransistoren sind und die anderen Transistoren n-Feldeffekttransistoren sind. Die Anordnung der Schaltelemente ist davon abgesehen, dass es eine CMOS-Schaltungsanordnung ist, analog zu 5a, mit dem Unterschied, dass der zweite Anschluss des ersten Transistors 521, bzw. der zweite Anschluss des zweiten Transistors 522 nicht mit dem Massepotential gekoppelt ist, sondern mit der Betriebsspannung gekoppelt ist und der zweite Anschluss des fünften Transistors 529 bzw. der zweite Anschluss des sechsten Transistors 530 nicht mit der Betriebsspannung gekoppelt ist, sondern mit dem Massepotential gekoppelt ist.
Anhand 5b soll die Funktionsweise der Schaltung beschrieben werden.
Die Widerstandselemente R₁ und R₂ werden immer so programmiert, dass entweder R₁ = 0 Ω (an) und R₂ = ∞ Ω (aus) oder R₁ = ∞ Ω (aus) und R₂ = 0 Ω (an).
Die Schreiboperation der Zelle weist eine Programmierphase und eine Kipp-Phase auf. In der Programmierphase wird ein Setz- bzw. ein Rücksetzstrom oder eine Ladung durch die Widerstände R₁ 527 und R₂ 528 mittels der Schreibleitungen der n-FET-Passtransistoren 525, 526 geschickt, während die Zugriffsleitung ZL aktiv ist. R₁ 527 und R₂ 528 werden komplementär programmiert, zum Beispiel wird R₁ 527 auf aus und R₂ 528 auf an programmiert.
Die Kipp-Phase erfolgt zum Beispiel, wenn die Ströme bzw. Ladungen der beiden Schreibleitungen dieselbe Polarität haben, so dass die Knoten Q₁ 523 und Q₂ 524 denselben Logik-Wert haben, wenn die Pass-Transistoren 525, 526 abgeschaltet sind. Im Fall, dass die Knoten Q₁ und Q₂ den Logik-Wert "1" haben, werden die beiden Transistoren P₁ 521 und P₂ 522 abgeschaltet. Die Knoten Q₁ und Q₂ beginnen nun, sich über die Widerstände R₁ und R₂ zu entladen. Wenn zum Beispiel R₁ im Aus-Zustand ist und R₂ An-Zustand ist, dann bleibt Q₁ bei "1" während Q₂ "0" wird. Somit kippt die Vorrichtung in einen stabilen, stetigen Zustand, wobei Q₁ und Q₂ komplementäre Werte haben.
Da der Ausgabewert stabil ist, kann er zu jeder Zeit ausgelesen werden.
In der Speicherzelle werden in dem Fall, dass nach der Abschaltzeitdauer die Knoten Q₁ und Q₂ entladen wurden, die programmierten Logik-Werte wiederhergestellt. Während des Einschaltens wird die Betriebsspannung Vdd wieder hochgefahren und bewirkt das Anwachsen des Potentials bei Q₁ und Q₂. R₁ und R₂ entscheiden, welches Potential schneller anwächst und sorgen dafür, dass die Zelle in den gewünschten Zustand kippt. Ist zum Beispiel R₁ aus und R₂ an, steigt das Potential bei Q₁ schneller an und die Zelle kippt, so dass Q₁ = "1" und Q₂ = "0".
Allgemein ausgedrückt geschieht das Programmieren des ersten nichtflüchtig programmierbaren Widerstands 507 und des zweiten nichtflüchtig programmierbaren Widerstands 508 derart, dass die beiden nichtflüchtig programmierbaren Widerstände dauerhafte zueinander komplementäre Widerstandswerte haben, so dass entweder der erste nichtflüchtig programmierbare Widerstand 507 einen niedrigen Widerstandswert aufweist und der zweite nichtflüchtig programmierbare Widerstand 508 einen hohen Widerstandswert aufweist oder der erste nichtflüchtig programmierbare Widerstand 507 einen hohen Widerstandswert aufweist und der zweite nichtflüchtig programmierbare widerstand 508 einen niedrigen Widerstandswert aufweist.
In der Kipp-Phase geschieht das Einstellen eines definierten dauerhaften Zustands des ersten Knotens 503 und des zweiten Knotens 504 der nichtflüchtigen Speicherzelle 500, wobei die logischen Werte des ersten Knotens 503 und des zweiten Knotens 504 den jeweiligen Widerstandswerten der beiden nichtflüchtig programmierbaren Widerstände entsprechen, die vorher programmiert wurden, was im Einzelnen allgemein ausgedrückt wie folgt abläuft, wobei aufgrund der Symmetrie der Schaltung ohne Beschränkung der Allgemeinheit angenommen wird, dass der erste Widerstand 507 auf einen niedrigen Widerstandswert programmiert ist und der zweite Widerstand 508 auf einen hohen Widerstandswert programmiert ist:
Das Potential des mit dem ersten Anschluss des ersten Widerstands 507 gekoppelten ersten Knotens 503 ändert sich in Richtung des an dem zweiten Anschluss des ersten Widerstands 507 anliegenden Potentials, welches ein Betriebspotential oder ein Bezugspotential sein kann.
Das Potential an dem Gate-Anschluss des zweiten Transistors 502, welcher über den Gate-Anschluss mit dem ersten Knoten 503 gekoppelt ist, ändert sich aufgrund der Kopplung mit dem ersten Knoten 503 und schaltet damit den zweiten Transistor 502 durch, so dass das Potential des zweiten Knotens 504 in Richtung des an dem zweiten Source-/Drain-Anschluss des zweiten Transistors 502 anliegenden Potentials geändert wird, welches komplementär zu dem Potential ist, das an dem zweiten Anschluss des ersten Widerstands 507 anliegt.
Das Potential an dem Gate-Anschluss des ersten Transistors 501 ändert sich aufgrund der Kopplung mit dem zweiten Knoten 504 und sperrt damit den ersten Transistor 501, so dass das Potential des ersten Knotens 503 in Richtung des an dem zweiten Anschluss des ersten Widerstands 507 anliegenden Potentials geändert wird, wobei das an dem zweiten Anschluss des ersten Widerstands 507 anliegende Potential komplementär zu dem Potential ist, das an dem zweiten Source-/Drain-Anschluss des zweiten Transistors 502 anliegt.
Schließlich wird noch das Verhalten der Speicherzelle beim Wiedereinschalten der Betriebsspannungsquelle der nichtflüchtigen Speicherzelle allgemein erläutert: Beim Wiedereinschalten der Betriebsspannungsquelle werden die in dem ersten Knoten und dem zweiten Knoten vorhandenen logischen Werten entsprechenden Potentiale bereitgestellt, die den dauerhaft programmierten zueinander komplementären Widerstandswerten des ersten elektrisch nichtflüchtig programmierbaren Widerstands bzw. des zweiten elektrisch nichtflüchtig programmierbaren Widerstands entsprechen, wobei der Vorgang folgende Schritte aufweist:
Hochfahren der Betriebsspannung, wobei das Potential an den beiden Knoten ansteigt.
Die unterschiedlich leitenden elektrisch nichtflüchtig programmierbaren Widerstände bewirken ein unterschiedliches Ansteigen des Potentials an dem ersten Knoten und dem zweiten Knoten.
An den mit dem ersten Knoten und dem zweiten Knoten gekoppelten Gate-Anschlüssen des ersten Transistors und des zweiten Transistors liegen nun unterschiedliche Potentiale an, so dass an dem ersten Transistor in Source-/Drain-Richtung ein anderes Potential abfällt als an dem zweiten Transistor, was zu einer Verstärkung des Potentialunterschieds zwischen dem Potential an dem ersten Knoten und an dem zweiten Knoten führt, so dass der Zustand der beiden Knoten mit zueinander komplementären logischen Werten, der vor dem Abschalten vorlag, wiederhergestellt wird.
5c zeigt noch ein weiteres Ausführungsbeispiel gemäß der vorliegenden Erfindung, wobei der erste Transistor 541, der zweite Transistor 542, der dritte Transistor 545 und der vierte Transistor 546 p-Feldeffekttransistoren sind, der fünfte Transistor 549 und der sechste Transistor 550 n-Feldeffekttransistoren sind. Die Anordnung ist analog zu der Anordnung in 5b. Sie ist bevorzugt, wenn die volle Betriebsspannung Vdd an den Knoten 543, 544 erforderlich ist, um die Widerstandselemente zu programmieren.
5d zeigt ein weiteres Ausführungsbeispiel gemäß der Erfindung, bei dem das Bezugspotential an den Knoten 571, 572, mit denen der zweite Source-/Drain-Anschluss des fünften Transistors 569 und der zweite Source-/Drain-Anschluss des sechsten Transistors 570 verbunden ist, nicht das Massepotential ist. Die Anordnung ist analog zu der Anordnung in 5c.
5e zeigt ein Ausführungsbeispiel gemäß der vorliegenden Erfindung, wobei der erste Transistor 581a, der zweite Transistor 582a, der dritte Transistor 585a und der vierte Transistor 586a n-Feldeffekttransistoren sind, der fünfte Transistor 589a und der sechste Transistor 590a p-Feldeffekttransistoren sind. Der fünfte Transistor 589a und der sechste Transistor 590a sind jeweils zwischen die Widerstände zur Verminderung der Leckströme 587a, 588a und die Betriebsspannung geschaltet.
5f zeigt ein Ausführungsbeispiel gemäß der vorliegenden Erfindung, bei dem die gleichen Transistoren wie in 5a verwendet werden. Im Gegensatz zu 5a sind die Transistoren zur Verminderung der Leckströme 589b, 590b jedoch zwischen den ersten Transistor 581b bzw. den zweiten Transistor 582b und das Bezugspotential geschaltet.
Alle Ausführungsbeispiele in 5a-5f weisen zwei getaktete Transistoren auf, die jeweils ein Widerstandselement zur Leckstromvermeidung vom Bezugspotential trennen können. Da ein Transistor im abgeschalteten Zustand typischerweise einen wesentlich höheren Widerstand darstellt als ein auf hohen Widerstand programmiertes nicht-flüchtiges Speicherelement, wird somit eine möglichst lang andauernde Speicherung eines Spannungspegels im Falle einer Taktabschaltung gewährleistet. Der Takt muss damit nur in größeren Zeitabständen gepulst werden, was die Verlustleistung verringert.
6a zeigt eine nichtflüchtige Speicherzelle 600. Sie ist analog zu der Anordnung in 5a, mit dem Unterschied, dass sie genau einen Transistor 609 zur Verminderung der Leckströme aufweist. Dieser ist zwischen den ersten Transistor 601 und den zweiten Transistor 602 und das Bezugspotential geschaltet, so dass für Lese-/Schreibvorgänge der volle Spannungshub gewährleistet ist und trotzdem eine hohe Integrationsdichte und ein niedriger Fertigungsaufwand erreicht wird, indem nur n-Feldeffekttransistoren verwendet werden.
6b zeigt eine ähnlich wie in 6a aufgebaute nichtflüchtige Speicherzelle 610, wobei der Transistor zur Verminderung der Leckströme 619 ein p-Feldeffekttransistor ist und der Transistor zur Verminderung der Leckströme 619 zwischen den ersten Widerstand 617, den zweiten Widerstand 618 und die Betriebsspannung geschaltet ist.
7 zeigt eine weitere Ausführungsform der Erfindung, bei der an die Ausgänge 701, 702 der Speicherzelle jeweils ein Gate-Anschluss eines Transmissions-Gatter-Schalters 703 angeschlossen ist. Hierbei wird durch die Speicherzelle der Transmissions-Gatter-Schalter 703 gesteuert und die Daten auf nichtflüchtige und verteilte Weise bereitgestellt. Das komplementäre Signal wird von den beiden Ausgängen 701, 702 der Speicherzelle jeweils direkt zu den beiden Gate-Anschlüssen des Transmissions-Gatter-Schalters 703 ohne zusätzliche Einrichtungen wie Leseverstärker (sense-amplifier) geschickt.
8 zeigt noch eine andere Ausführungsform der Erfindung, wobei die Speicherzelle mit dem Ausgabepuffer verbunden ist.
Im Allgemeinen ist der Vorteil der Erfindung, dass durch das Zwischenschalten von Transistoren jeweils zwischen die beiden nichtflüchtig programmierbaren Widerstände und das Bezugspotential oder die Betriebsspannungsquelle die Leckströme durch die beiden nichtflüchtig programmierbaren Widerstände verringert werden, wodurch der Energieverbrauch der Speicherzelle verkleinert wird. Da Anwendungen heute oft mobil sind, spielt der Energieverbrauch von Speicheranordnungen eine entscheidende Rolle.
In diesem Dokument ist folgende Veröffentlichung zitiert:

[1] US 2004/0125643 A1

100: Flash-Speicherzelle
101: Speicher-Transistor
102: Pass-Transistor
200: nichtflüchtige Phasenwechsel-Speicherzelle
201: obere Elektrode
202: Phasenwechsel-Widerstandsschicht
203: untere Elektrode
300: nichtflüchtige Speicherzelle
301: Flip-Flop-Einheit
302: Zugriffs-Kontroller
303: Zugriffs-Kontroller
304: Betriebsspannungsquelle VCC
305: nichtvolatiler Widerstandsspeicher
306: nichtvolatiler Widerstandsspeicher
307: Bitleitung
308: Bitleitung
309: Wortleitung
310: Knoten
311: Knoten
400: nichtflüchtige Speicherzelle
401: Transistor
402: nichtflüchtig programmierbarer Widerstand
403: nichtflüchtig programmierbarer Widerstand
404: Knoten
405: Knoten
500: nichtflüchtige Speicherzelle
501: erster Transistor
502: zweiter Transistor
503: erster Knoten
504: zweiter Knoten
505: dritter Transistor
506: vierter Transistor
507: erster nichtflüchtig programmierbarer Widerstand
508: zweiter nichtflüchtig programmierbarer Widerstand
509: fünfter Transistor zur Reduktion der Leckströme
510: sechster Transistor zur Reduktion der Leckströme
520: nichtflüchtige Speicherzelle
511: erster Transistor
522: zweiter Transistor
523: erster Knoten
524: zweiter Knoten
525: dritter Transistor
526: vierter Transistor
527: erster nichtflüchtig programmierbarer Widerstand
528: zweiter nichtflüchtig programmierbarer Widerstand
529: fünfter Transistor zur Reduktion der Leckströme
530: sechster Transistor zur Reduktion der Leckströme
540: nichtflüchtige Speicherzelle
541: erster Transistor
542: zweiter Transistor
543: erster Knoten
544: zweiter Knoten
545: dritter Transistor
546: vierter Transistor
547: erster nichtflüchtig programmierbarer Widerstand
548: zweiter nichtflüchtig programmierbarer Widerstand
549: fünfter Transistor zur Reduktion der Leckströme
550: sechster Transistor zur Reduktion der Leckströme
560: nichtflüchtige Speicherzelle
561: erster Transistor
562: zweiter Transistor
563: erster Knoten
564: zweiter Knoten
565: dritter Transistor
566: vierter Transistor
567: erster nichtflüchtig programmierbarer Widerstand
568: zweiter nichtflüchtig programmierbarer Widerstand
569: fünfter Transistor zur Reduktion der Leckströme
570: sechster Transistor zur Reduktion der Leckströme
571: Zwischenknoten
572: Zwischenknoten
581a: erster Transistor
582a: zweiter Transistor
583a: erster Knoten
584a: zweiter Knoten
585a: dritter Transistor
586a: vierter Transistor
587a: erster nichtflüchtig programmierbarer Widerstand
588a: zweiter nichtflüchtig programmierbarer Widerstand
589a: fünfter Transistor zur Reduktion der Leckströme
590a: sechster Transistor zur Reduktion der Leckströme
581b: erster Transistor.
582b: zweiter Transistor
583b: erster Knoten
584b: zweiter Knoten
585b: dritter Transistor
586b: vierter Transistor
587b: erster nichtflüchtig programmierbarer Widerstand
588b: zweiter nichtflüchtig programmierbarer Widerstand
589b: fünfter Transistor zur Reduktion der Leckströme
590b: sechster Transistor zur Reduktion der Leckströme
600: nichtflüchtige Speicherzelle
601: erster Transistor
602: zweiter Transistor
603: erster Knoten
604: zweiter Knoten
605: dritter Transistor
606: vierter Transistor
607: erster nichtflüchtig programmierbarer Widerstand
608: zweiter nichtflüchtig programmierbarer Widerstand
609: fünfter Transistor zur Reduktion der Leckströme
610: nichtflüchtige Speicherzelle
611: erster Transistor
612: zweiter Transistor
613: erster Knoten
614: zweiter Knoten
615: dritter Transistor
616: vierter Transistor
617: erster nichtflüchtig programmierbarer Widerstand
618: zweiter nichtflüchtig programmierbarer Widerstand
619: fünfter Transistor zur Reduktion der Leckströme
700: nichtflüchtige Speicherzelle
701: erster Knoten
702: zweiter Knoten
703: Transmissions-Gatter-Schalter
704: erster Transistor des Transmissions-Gatter-Schalters
705: zweiter Transistor des Transmissions-Gatter-Schalters
800: nichtflüchtige Speicherzelle
801: Ausgabepuffer

Claims

Nichtflüchtige Speicherzelle (500), welche aufweist: einen ersten Transistor (501) und einen zweiten Transistor (502), wobei ein erster Source-/Drain-Anschluss des ersten Transistors (501) mit einem ersten Knoten (503) gekoppelt ist, wobei ein erster Source-/Drain-Anschluss des zweiten Transistors (502) mit einem zweiten Knoten (504) gekoppelt ist, wobei der erste Transistor (501) und der zweite Transistor (502) kreuzweise miteinander gekoppelt sind, wobei der Gate-Anschluss des ersten Transistors (501) mit dem zweiten Knoten (504) gekoppelt ist und der Gate-Anschluss des zweiten Transistors (502) mit dem ersten Knoten (503) gekoppelt ist, einen dritten Transistor (505), dessen erster Source/Drain-Anschluss mit dem ersten Knoten (503) gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer ersten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit einer Zugriffsleitung (ZL) gekoppelt ist, einen vierten Transistor (506), dessen erster Source/Drain-Anschluss mit dem zweiten Knoten (504) gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer zweiten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit der Zugriffsleitung (ZL) gekoppelt ist, einen ersten elektrisch nichtflüchtig programmierbaren Widerstand (507), dessen erster Anschluss mit dem ersten Knoten (503) gekoppelt ist, einen zweiten elektrisch nichtflüchtig programmierbaren Widerstand (508), dessen erster Anschluss mit dem zweiten Knoten (504) gekoppelt ist, einen fünften Transistor (509) zur Reduktion des durch den ersten Widerstand (507) fließenden Leckstroms, dessen erster Source-/Drain-Anschluss mit dem zweiten Anschluss des ersten Widerstands (507) oder mit dem zweiten Anschluss des ersten Transistors gekoppelt ist, und einen sechsten Transistor (510) zur Reduktion des durch den zweiten Widerstand (508) fließenden Leckstroms, dessen erster Source-/Drain-Anschluss mit dem zweiten Anschluss des zweiten Widerstands (508) oder mit dem zweiten Anschluss des zweiten Transistors gekoppelt ist.
Nichtflüchtige Speicherzelle (600), welche aufweist: einen ersten Transistor (601) und einen zweiten Transistor (602), wobei ein erster Source-/Drain-Anschluss des ersten Transistors (601) mit einem ersten Knoten (603) gekoppelt ist, wobei ein erster Source-/Drain-Anschluss des zweiten Transistors (602) mit einem zweiten Knoten (604) gekoppelt ist, wobei der erste Transistor (601) und der zweite Transistor (602) kreuzweise miteinander gekoppelt sind, wobei der Gate-Anschluss des ersten Transistors (601) mit dem zweiten Knoten (604) gekoppelt ist und der Gate-Anschluss des zweiten Transistors (602) mit dem ersten Knoten (603) gekoppelt ist, einen dritten Transistor (605), dessen erster Source/Drain-Anschluss mit dem ersten Knoten (603) gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer ersten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit einer Zugriffsleitung (ZL) gekoppelt ist, einen vierten Transistor (606), dessen erster Source/Drain-Anschluss mit dem zweiten Knoten (604) gekoppelt ist, dessen zweiter Source-/Drain-Anschluss mit einer zweiten Schreibleitung gekoppelt ist und dessen Gate-Anschluss mit der Zugriffsleitung (ZL) gekoppelt ist, einen ersten elektrisch nichtflüchtig programmierbaren Widerstand (607), dessen erster Anschluss mit dem ersten Knoten (603) gekoppelt ist, einen zweiten elektrisch nichtflüchtig programmierbaren Widerstand (608), dessen erster Anschluss mit dem zweiten Knoten (604) gekoppelt ist, einen fünften Transistor (609) zur Reduktion des Leckstroms, dessen erster Source-/Drain-Anschluss mit dem zweiten Source-/Drain-Anschluss des ersten Transistors (601) und dem zweiten Source-/Drain-Anschluss des zweiten Transistors (602) gekoppelt ist.
Nichtflüchtige Speicherzelle nach Anspruch 1 oder 2, wobei die Transistoren Feldeffekttransistoren sind.
Nichtflüchtige Speicherzelle (500, 580b) nach Anspruch 3, wobei die Transistoren n-Feldeffekttransistoren sind.
Nichtflüchtige Speicherzelle (580a) nach einem der Ansprüche 1 bis 4, wobei der erste Transistor (581a), der zweite Transistor (582a), der dritte Transistor (585a) und der vierte Transistor (586a) n-Feldeffekttransistoren sind und der fünfte Transistor (589a) und der sechste Transistor (590a) p-Feldeffekttransistoren sind.
Nichtflüchtige Speicherzelle (600) nach einem der Ansprüche 2 bis 4, wobei alle Transistoren n-Feldeffekttransistoren sind und wobei der fünfte Transistor (609) zur Reduktion des Leckstroms ein n-Feldeffekttransistor ist, der zwischen das Bezugspotential und den ersten Transistor (601) und den zweiten Transistor (602) geschaltet ist.
Nichtflüchtige Speicherzelle (610) nach einem der Ansprüche 2 bis 4, wobei der erste Transistor (611), der zweite Transistor (612), der dritte Transistor (615) und der vierte Transistor (616) n-Feldeffekttransistoren sind und wobei der fünfte Transistor (619) zur Reduktion des Leckstroms ein p-Feldeffekttransistor ist, der zwischen die Betriebsspannung und den ersten Transistor (611) und den zweiten Transistor (612) geschaltet ist.
Nichtflüchtige Speicherzelle (500, 580a) nach Anspruch 4 oder 5, wobei der zweite Source-/Drain-Anschluss des fünften Transistors (509, 589a) und der zweite Source-/Drain-Anschluss des sechsten Transistors (510, 590a) jeweils mit der Betriebsspannung gekoppelt sind.
Nichtflüchtige Speicherzelle nach Anspruch 8, wobei der zweite Source-/Drain-Anschluss des ersten Transistors (501, 581a) und des zweiten Transistors (502, 582a) jeweils mit einem Bezugspotential gekoppelt ist.
Nichtflüchtige Speicherzelle nach Anspruch 9, wobei das Bezugspotential das Massepotential ist.
Nichtflüchtige Speicherzelle (520) nach Anspruch 1, wobei der erste Transistor (521) und der zweite Transistor (522) p-Feldeffekttransistoren sind, der dritte Transistor (525), der vierte Transistor (526), der fünfte Transistor (529) und der sechste Transistor (530) n-Feldeffekttransistoren sind.
Nichtflüchtige Speicherzelle (540) nach Anspruch 1, wobei der erste Transistor (541), der zweite Transistor (542), der dritte Transistor (545) und der vierte Transistor (546) p-Feldeffekttransistoren sind und der fünfte Transistor (549) und der sechste Transistor (550) n-Feldeffekttransistoren sind.
Nichtflüchtige Speicherzelle (520, 540, 560, 580b) nach Anspruch 4, 11 oder 12, wobei der zweite Source-/Drain-Anschluss des fünften Transistors (529, 549, 569, 589b) und des sechsten Transistors (530, 550, 570, 590b) jeweils mit einem Bezugspotential gekoppelt ist.
Nichtflüchtige Speicherzelle (520, 540, 580b) nach Anspruch 13, wobei das Bezugspotential das Massepotential ist.
Nichtflüchtige Speicherzelle nach Anspruch 11 bis 14, wobei der zweite Source-/Drain-Anschluss des ersten Transistors (521, 541, 561) und des zweiten Transistors (522, 542, 562) jeweils mit der Betriebsspannung gekoppelt ist.
Nichtflüchtige Speicherzelle nach einem der vorangehenden Ansprüche, wobei die beiden nichtflüchtig programmierbaren Widerstände zumindest als einer der folgenden Widerstände ausgestaltet sind: Phase Change Random Access Memory; Magnetoresistives Random Access Memory; Conductive-bridging Random Access Memory;
Nichtflüchtige Speicherzelle nach einem der vorangehenden Ansprüche, wobei der erste Knoten (701) mit dem Gate-Anschluss eines ersten Transistors (704) eines Transmissions-Gatter-Schalters (703) gekoppelt ist und der zweite Knoten (702) mit dem Gate-Anschluss eines zweiten Transistors (705) des Transmissions-Gatter-Schalters (703) gekoppelt ist.
Nichtflüchtige Speicherzelle (800) nach einem der Ansprüche 1 bis 18, mit mindestens einem Ausgabepuffer (801), der mit einem der Ausgänge der Speicherzelle (800) gekoppelt ist.
Halbleiterbauelement, aufweisend mindestens eine nichtflüchtige Speicherzelle nach einem der vorangehenden Ansprüche.