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Die
Erfindung betrifft leistungsunabhängige, also nicht flüchtige,
statische Speicher.
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1 zeigt einen bekannten
statischen Speicher zum Einschreiben und Auslesen, wie er in statischen
RAMs hoher Dichte benutzt wird. Ein statischer Speicher ist durch
die Operation in einem oder mehreren sich gegenseitig ausschließenden und
selbsthaltenden Zuständen
characterisiert. Jeder Operationszustand definiert einen von zwei
möglichen
binären
Bitwerten Null oder Eins. Eine statische Speicherstelle hat typischerweise
einen Ausgang, die den Operationszustand der Speicherzelle reflektiert.
Ein solcher Ausgang erzeugt einen H-Pegel zur Anzeige eines Setzzustandes.
Die Speicherzelle erzeugt einen L-Pegel zur Anzeige eines Rücksetzzustandes.
Der L-Pegel bzw. die Rücksetzausgangsspannung
repräsentiert
für gewöhnlich einen binären Wert
für Null,
während
ein H-Pegel bzw. eine Setzausgangsspannung den binären Wert
Eins repräsentiert.
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Eine
statische Speicherzelle kann bistabil genannt werden, da sie zwei
stabile oder selbsthaltende Zustände
entsprechend zwei unterschiedlichen Ausgangsspannungen besitzt.
Ohne externe Eingriffe arbeitet eine statische Speicherzelle kontinuierlich
in einem der beiden Betriebszustände.
Sie hat eine interne Rückführung, um
eine stabile Ausgangsspannung zu halten entsprechend dem Betriebszustand
der Speicherzelle, solange wie die Speicherzelle Leistung erhält.
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Die
beiden möglichen
von einer statischen Speicherzelle produzierten Ausgangsspannungen entsprechen
gewöhnlich
oberen und unteren Versorgungsspannungen für die Schaltung. Dazwi schenliegende
Ausgangsspannungen treten für
gewöhnlich nicht
auf, außer
während
kurzer Perioden, in denen die Speicherzelle eingeschaltet wird oder
während Übergängen von
einem zum anderen Betriebszustand.
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Der
Betrieb einer statischen Speicherzelle steht im Gegensatz zu anderen
Speicherzellen, wie dynamischen Zellen, die keine stabilen Betriebszustände kennen.
Eine dynamische Speicherzelle kann so programmiert werden, um eine
Spannung zu speichern, die einer von zwei Binärwerten entspricht, doch erfordert
sie von Zeit zu Zeit ein neues Programmieren oder "Auffrischen", um die Spannung
für mehr
als sehr kurze Zeitspannen zu halten.
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Eine
dynamische Speicherzelle hat keine interne Rückführung, um die Ausgangsspannung
stabil zu halten. Ohne Auffrischen driftet die Ausgangsspannung
einer dynamischen Zelle zu Zwischenspannungen oder unbestimmten
Spannungen, womit sich Datenverlust ergibt. Dynamische Speicherzellen finden
ungeachtet dieses Nachteils Verwendung, da mit ihnen wesentlich
größere Schreibdichten
erhalten werden können.
Beispielsweise kann eine dynamische Speicherzelle mit einem einzigen
MOSFET-Transistor hergestellt werden anstelle von sechs Transistoren,
die der Aufbau einer statischen Speicherzelle erfordert. Wegen der
erheblich unterschiedlichen Architekturen und funktionellen Anforderungen statischer
und dynamischer Speicherzellen und Schaltungen ist die Entwicklung
statischer Speicher gänzlich
anders als die von dynamischen Speichern verlaufen.
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Eine
statische Speicherzelle 10 besitzt erste und zweite Inverter 12 und 14,
die über
Kreuz geschaltet sind, um ein bistabiles Flipflop zu bilden. Die Inverter 12 und 14 bestehen
aus n-Kanal-Treibertransistoren 16 und 17 und
p-Kanal-Lasttransistoren 18 und 19.
Die Treibertransistoren 16 und 17 sind gewöhnlich Metalloxidsiliziumfeldeffekt-Transistoren (MOSFETs)
in einem darunter liegenden Silizium-Halbleitersubstrat. P-Kanal-Transistoren 18 und 19 sind
gewöhnlich
Dünnfilmtranstoren,
die über
den Treibertransistoren liegen.
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Die
Source-Bereiche der Treibertransistoren 16 und 17 liegen
an einer niedrigen Referenz- oder Schaltungsspannung VSS,
die gewöhnlich
als "Masse" bezeichnet wird.
Die Lasttransistoren 18 und 19 liegen in Reihe
zwischen einer hohen Referenz- bzw. Schaltungsspannung VCC und den Drains der entsprechenden Treibertransistoren 16 und 17.
Die Gates der Lasttransistoren 18 und 19 sind
an die Gates der entsprechenden Treibertransistoren 16 und 17 angeschlossen.
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Der
Inverter 12 hat einen Inverterausgang 20, der
vom Drain des Treibertransistors 16 gebildet ist. Auch
der Inverter 14 hat einen Ausgang 22, der vom
Drain des Treibertransistors 17 gebildet ist. Der Inverter 12 hat
einen Eingang 24, der vom Gate des Treibertransistors 16 gebildet
ist. Der Inverter 14 hat einen Eingang 26, der
vom Gate des Treibertransistors 17 gebildet ist.
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Die
Eingänge
und Ausgänge
der Inverter 12 und 14 sind über Kreuz geschaltet und bilden
ein Flipflop mit zwei komplementären
Ausgängen
für zwei
Zustände.
Im einzelnen liegt der Inverterausgang 20 über Kreuz
zum Invertereingang 26 und der Inverterausgang 22 über Kreuz
zum Invertereingang 24. Bei diesem Aufbau bilden die Inverterausgänge 20 und 22 komplementäre Ausgänge des
Flipflops mit zwei Zuständen.
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Ein
derart beschriebenes Speicherflipflop bildet typischerweise ein
Speicherelement einer integrierten Anordnung statischer Speicherelemente. Mehrere
Zugrifftransistoren, wie die Zugrifftransistoren 30 und 32,
dienen zum wahlweisen Adressieren und für den Zugriff zu individuellen
Speicherelementen in der Anordnung. Der Zugrifftransistor 30 ist
ein n-Kanal-MOSFET mit einem aktiven Anschluß, der an den Inver terausgang 20 angeschlossen
ist. Der Zugrifftransistor 32 ist ein n-Kanal-MOSFET mit
einem aktiven Anschluß am
Inverterausgang 22. Mehrere komplementäre Spaltenleiterpaare, wie
das dargestellte einzige komplementäre Leiterspaltenpaar 34 und 36,
sind an die verbleibenden aktiven Anschlüsse der Zugrifftransistoren 30 und 32 angeschlossen.
Eine Zeilenleitung 38 ist an die Gates der Zugriffstransistoren 30 und 32 angeschlossen.
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Ein
Auslesen der statischen Speicherzelle 10 erfordert das
Aktivieren des Zeilenleiters 38, um die Inverterausgänge 20 und 22 an
die Spaltenleiter 34 und 36 anzuschließen. Das
Einschreiben in die Speicherzelle 10 erfordert, daß zuerst
ausgewählte komplementäre logische
Spannungen an die Zeilenleiter 34 und 36 angelegt
und dann die Reihenzeile 38 aktiviert wird, um diese Logikspannungen
an die Inverterausgänge 20 und 22 zu
legen. Dies bringt die Ausgänge
auf die ausgewählten
Logikspannungen, die solange beibehalten werden, wie Leistung an
die Speicherzelle geliefert wird, oder bis die Speicherzelle neu
programmiert wird.
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Es
ist eine erwiesene Tatsache, daß die meisten
Typen elektronischer Speicher einschließlich der statischen RAMs ihre
einprogrammierte Information nicht beibehalten, wenn sie keine Leistung
erhalten. Sogar sogenannte "nichtflüchtige" Lese/Schreibspeicher
behalten ihr Speicherprogramm nur, weil sie interne Batterien besitzen.
Diese bilden eine wiederaufladbare Spannungsquelle, die sich aktiviert,
wenn die externe Energieversorgung ausfällt.
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Bei
solchen statischen Speicherquellen wie vorbeschrieben ist bei Abschalten
der Spannung die binäre
Information, die vorher gespeichert wurde, ständig verloren. Nach dem Einschalten
bestimmen zahlreiche willkürliche
und variable Faktoren, wie die vergleichsweise Kapazität und das
Widerstandsverhalten der einzelnen Inverter und ihrer Überkreuz schaltungen,
ob eine bestimmte Speicherzelle ihren Betrieb in einem oder dem
anderen Zustand aufnimmt. Somit enthält eine Speicheranordnung nur willkürliche Informationen
nach dem Einschalten und es kann nicht garantiert werden, daß sie noch
eine der eingegebenen Informationen enthält, nachdem die Energie abgeschaltet
worden ist. Der Bedarf an nichtflüchtigen Speichern ist im Hinblick
auf die Popularität
batteriegestützter
Speicher augenscheinlich. Es wird aber ein nichtflüchtiger
Speicher ohne Stützbatterie
benötigt
und würde
für viele
Produkte Eingang finden, wenn er verfügbar wäre.
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Im
Stand der Technik sind verschiedene nicht flüchtige statische Speicher in
JP 05-250881 A, JP 04-366495 A,
US 4 918 654 A und
EP 0 297 777 A2 offenbart.
US 4 809 225 A offenbart
einen nicht flüchtigen
statischen Speicher mit einer SRAM-Flip-Flop-Zelle. Dieser Speicher
umfasst einen ferroelektrischen Kondensator, sodass bei abgeschalteter
elektrischer Versorgung des SRAM der ferroelektrische Kondensator
Daten speichert und diese bei einer erneuten Zuschaltung der elektrischen
Versorgung dem Speicher zur Verfügung
stellt. Es ist jedoch ein Nachteil, dass die aus dem Stand der Technik
bekannten Speicher zu viel Raum einnehmen und dadurch einer weiteren
Miniaturisierung elektrischer Schaltungen entgegenstehen.
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Es
ist daher die Aufgabe der vorliegenden Erfindung, einen Speicher
mit einer kompakteren Anordnung seiner Komponenten zur Verfügung zu
stellen.
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Die
obige Aufgabe wird durch einen nicht flüchtigen statischen Speicher
gemäß dem Patentanspruch
1 und dem Patentanspruch 12 gelöst.
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Ausführungsbeispiele
der Erfindung sind nachstehend anhand der Zeichnung näher erläutert. Es
zeigt:
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1 ein
Schaltbild einer bekannten statischen Speicherzelle,
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2 ein
Schaltbild einer leistungsunabhängigen
Speicherzelle in einer ersten Ausführungsform der Erfindung,
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3 eine
vereinfachte Explosionsdarstellung der statischen Speicherzelle
in 2,
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4 eine
schematische Querschnittsdarstellung der statischen Speicherzelle
in 2 längs der
Linie 4-4 in 3,
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5 ein
Schaltbild eines nicht zur Erfindung gehörenden Beispiels einer leistungsunabhängigen statischen
Speicherzelle und
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6 ein
Schaltbild eines nicht zur Erfindung gehörenden Beispiels einer leistungsunabhängigen statischen
Speicherzelle.
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Die
Erfindung besteht unter anderem aus Betriebsverfahren für eine Lese/Schreibspeicherzelle in
einem Halbleiter IC, wobei die Speicherzelle programmierbar ist,
um statisch in einem von zwei alternativen Ausgangszuständen zu
operieren. Ein bevorzugtes Verfahren besteht aus:
Die Speicherzelle
wird mit Energie versorgt und in einen leistungslosen Ausgangszustand
programmiert, ein ferroelektrisches Speicherelement wird in einer von
zwei alternativen Polarisationsorientierungen gemäß dem leistungslosen
Ausgangszustand der Speicherzelle polarisiert, die Speicherzelle
wird von der Energieversorgung getrennt und anschließend wird der
Speicherzelle Energie zugeführt
und gleichzeitig die Speicherzelle mit dem ferroelektrischen Speicherelement
in den Leistungsausgangszustand vorgespannt, wobei der Leistungsausgangszustand dem
leistungslosen Ausgangszustand der Speicherzelle entspricht.
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Ein
leistungsunabhängiger
statischer Lese/Schreibspeicher gemäß einem bevorzugten Ausführungsbeispiel
der Erfindung besteht aus:
einem bistabilen Flipflop, das statisch
in einem von zwei alternativen Ausgangszuständen umschaltbar ist; einer
Schreibschaltung, die an das bistabile Flipflop angeschlossen ist,
um das bistabile Flipflop in einem seiner zwei Ausgangszustände zu programmieren;
und einem ferroelektrischen Speicherelement, das relativ zum bistabilen
Flipflop angeordnet ist, um elektrisch in einer von zwei alternativen
Orientierungen polarisiert zu werden, die vom Ausgangszustand des
bistabilen Flipflops bestimmt sind, wobei das ferroelektrische Speicherelement
seine elektrische Polarisation nach dem Abschalten des Flipflops
beibehält,
und das ferroelektrische Speicherelement das bistabile Flipflop
nach dem Anschalten des Flipflops in einen von zwei Ausgangszuständen des
bistabilen Flipflops vorspannt entsprechend der elektrischen Polarisation
des ferroelektrischen Speicherelements.
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2 zeigt
schematisch einen Teil einer integrierten Halbleiterspeicherschaltung
gemäß einem bevorzugten
Ausführungsbeispiel
der Erfindung. Die Speicherschaltung 50 weist eine RAM-Anordnung mit
mehreren Spaltenleitern entsprechend den dargestellten komplementären Spaltenleitern 52 und 54 auf,
sowie mehrere Zeilenleiter, wie den Zeilenleiter 56 und
mehrere leistungsunabhängige
Speicherzellen 60. Die Reihen- und Spaltenleiter bilden
Kreuzmuster. Die Speicherzellen 60 entsprechen diesen Kreuzmustern
und sind einzeln über
die entsprechenden Zeilen und Spaltenleiter in der beschriebenen
Weise adressierbar.
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Jede
Speicherzelle 60 besitzt ein bistabiles Flipflop, das statisch
in einem von zwei alternativen Ausgangszuständen betrieben ist, entsprechend
einem Setzzustand bzw. einer binären "1" und einem Rücksetzzustand oder binären "0". Die Speicherzellen sind Lese/Schreibzellen,
die entsprechend der Ansteuerung auslesbar oder einschreibbar sind.
Sie werden über
die Reihen und Zeilenleiter in einen von den beiden alternativen
Ausgangszuständen
programmiert. Sind sie einmal programmiert, so behalten sie dies
bei, auch wenn die Spannung abgeschaltet wird. Die Speicherzellen
können
auch wiederholt geändert
oder neu programmiert werden. Die Speicherzelle oder das Flipflop 60 hat
zwei Ausgänge,
an denen eine von zwei alternativen Ausgangsspannungen entsprechend
den beiden Flipflop-Zuständen
erzeugt wird. Im einzelnen besteht jede Speicherzelle 60 aus
zwei über
Kreuz geschalteten Inverterschaltungen, nämlich dem ersten und zweiten
Inverter 62, 64. Die Inverter erzeugen komplementäre bistabile Ausgangsspannungen
der Speicherzelle. Der erste Inverter 62 hat einen Eingang 76 und
einen invertierten Ausgang 68. Der zweite Inverter 64 hat
einen Eingang 70 und einen invertierten Ausgang 72.
Die Inverter sind über
Kreuz geschaltet. Eine erste Überkreuzung 74 liegt
zwischen dem invertierten Ausgang 68 des ersten Inverters 62 und
dem Eingang 70 des zweiten Inverters 64. Eine
zweite Überkreuzung 76 liegt
zwischen dem invertierten Ausgang 72 des zweiten Inverters 64 und
dem Eingang 66 des ersten Inverters 62. Infolge
der doppelten Überkreuzung
erzeugen die Inverter 62 und 64 komple mentäre logische
Ausgangsspannungen der Speicherzelle an der ersten bzw. der zweiten Überkreuzung 74 und 76.
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Die
Inverter 62 und 64 sind aus n-Kanal-Inverter-
oder Treibertransistoren 80 und 82 und entsprechenden
p-Kanal-Lasttransistoren 84 und 86 aufgebaut.
Die Source-Bereiche der Treibertransistoren 80 und 82 sind
an eine Niederreferenzspannung VSS angeschlossen
und werden typischerweise als Masse bezeichnet. Die Lasttransistoren 84 und 86 liegen
in Reihe zwischen einer hohen Referenzspannung VCC und
den Drains der entsprechenden Treibertransistoren 80 und 82.
Die Gates der Lasttransistoren 84 und 86 sind
an die Gates der Treibertransistoren 80 bzw. 82 angeschlossen.
Die Lasttransistoren 84 und 86 sind typischerweise
Dünnfilmtransistoren,
die im IC über
den Treibertransistoren 80 und 82 gebildet sind.
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Der
Inverterausgang 68 wird vom Drain des Treibertransistors 80 gebildet.
In entsprechender Weise wird der Inverterausgang 72 vom
Drain des Treibertransistors 82 gebildet, der Invertereingang 66 vom
Gate des Treibertransistors 80, und der Invertereingang 70 vom
Gate des Treibertransistors 82.
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Zugriffstransistoren 90 und 92 sind
an die komplementären
Speicherzellenausgänge 68 und 72 angeschlossen, über die
der Zugriff zum Lesen oder Schreiben der Speicherzelle 60 erfolgt.
Der Zugriffstransistor 90 ist ein n-Kanal-Transistor, dessen
einer aktiver Anschluß mit
dem kreuzgeschalteten Inverterausgang 68 verbunden ist.
Der Zugrifftransistor 92 ist ebenfalls ein n-Kanal-Transistor
mit einem aktiven Anschluß,
der am Inverterausgang 72 liegt. Die komplementären Spaltenleiter 52 und 54 sind
an die verbleibenden aktiven Anschlüsse der Zugriffstransistoren 90 bzw. 92 angeschlossen.
Der Reihenleiter 56 liegt an den Gates der Zugriffstransistoren 90 und 92. Die
Reihenleiter, komplementären
Spaltenleiter und Zugriffstransistoren bilden Schreibschaltungen
in der Speicherschaltung 50, um einzelne Speicherzellen zu
programmieren, daß sie
in einem von zwei Ausgangszuständen
arbeiten, und um eine bestimmte von zwei alternativen Speicherzellen-Ausgangsspannungen
zu erzeugen.
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Mehrere
ferroelektrische Speicherelemente sind elektrisch in bezug auf die
Speicherzellen oder bistabilen Flipflops der Speicherschaltung 50 angeordnet.
Ein einzelnes Speicherelement 96 liegt vorzugsweise neben
bzw. ist mit einem Flipflop-Ausgang 68 oder 72 verbunden
bzw. mit einem der Kreuzleiter 74 oder 76. Noch
mehr wird bevorzugt, daß das
ferroelektrische Speicherelement 96 in der gezeigten Weise
zwischen den Ausgängen 68 und 72 oder
in äquivalenter
Weise zwischen den Kreuzleitern 74 und 76 liegt.
In dieser Lage ist das ferroelektrische Speicherelement 96 während des
Speicherzellenzustandes in einer von zwei alternativen Orientierungen
elektrisch polarisiert, die durch und gemäß dem Speicherzellenausgangszustand
bestimmt sind infolge der ausgewählten
und programmierten komplementären
Logikspannungen an den Flipflop-Ausgängen 68 und 72 und
den Kreuzleitern 74 und 76.
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Das
ferroelektrische Speicherelement 96 umfaßt einen
Bereich mit ferroelektrischem Material. Allgemein wird es aus einem
mehrerer isolierender ferroelektrischer Werkstoffe hergestellt,
die bisher verfügbar
sind. Ein ferroelektrischer Werkstoff ist ein Dielektrikum, das
eine spontane elektrische Polarisation seiner elektrischen Dipole
oder ferroelektrischen Bereiche erfährt. Die ferroelektrische Domäne (Bereiche)
können
vorherrschend in einer Richtung mit Hilfe eines passenden externen
elektrischen Feldes orientiert werden. Die polarisierte Orientierung
bleibt, auch wenn das externe elektrische Feld abgeschaltet wird.
Beim Umkehren des externen Feldes reversiert die vorherrschende
Orientierung der ferroelektrischen Domäne. Ist es einmal polarisiert,
so erzeugt der ferroelektrische Werkstoff ein entsprechendes elektrisches
Feld, das auf externe Leiter gegeben werden kann.
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Blei-Zirkonat-Titanat
ist ein bevorzugtes ferroelektrisches Material für das Speicherelement 96. Barium-Strontium-Titanat
ist ein weiteres vorteilhaftes ferroelektrisches Material.
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Das
ferroelektrische Material des Speicherelements 96 wird
einem externen polarisierten elektrischen Feld ausgesetzt, das von
mindestens einem Knoten der Speicherzelle 60 erzeugt wird,
wobei dieser Knoten ein elektrisches Feld hervorruft, das entsprechend
dem Ausgangszustand der Speicherzelle alternativ polarisiert ist.
Der Speicherzellenknotenpunkt bildet polarisierende Mittel zum elektrischen Polarisieren
des ferroelektrischen Elements 96 in einer von zwei alternativen
Orientierungen, je nach dem Ausgangszustand der Speicherzelle. Am
meisten wird bevorzugt, wenn das Speicherelement 96 zwischen
zwei komplementären
Speicherzellenknotenpunkten wie den komplementären Inverterkreuzleitungen 74 und 76 in
Sandwich-Bauweise eingebaut ist. Wird das Speicherelement 96 einem
ausgerichteten externen Feld in dieser Weise ausgesetzt, so resultiert
eine ausgerichtete und polarisierte ferroelektrische Domäne im Speicherelement 96.
Infolge der besonderen elektrischen Eigenschaften des ferroelektrischen
Materials bleibt das Speicherelement 96 in seiner elektrischen
Polarisation nach dem Abschalten der Speicherzelle 60.
Außerdem
ist es in der vorbeschriebenen Weise angeordnet, um die Speicherzelle 60 nach
ihrem Einschalten in einen ihrer beiden Ausgangszustände vorzuspannen
entsprechend der vorhergehenden elektrischen Polarisation des ferroelektrischen
Speicherelements 96.
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Im
einzelnen wird im Betrieb die Speicherzelle 60 für einen
bestimmten Ausgang oder Logikzustand programmiert. Demzufolge erzeugt
die Speicherzelle 60 entsprechende komplemen täre logische Ausgangsspannungen
an den Inverterkreuzleitungen 74 und 76 und an
ihren Ausgängen 68 und 72.
Das ferroelektrische Speicherelement 96 wird in einer von zwei
unterschiedlichen ferroelektrischen Domäne-Orientierungen von den komplementären Ausgangsspannungen
der Kreuzleiter 74 und 76 abhängig vom ausgewählten Ausgangszustand
polarisiert. Das ferroelektrische Speicherelement 96 behält diese "Abschalt"-Orientierung bei, bis nachfolgend ein Einschalten
der Speicherzelle 60 erfolgt. Erhält die Speicherzelle 60 keine
Energie, so liefert das ferroelektrische Speicherelement 96 ein
polarisiertes elektrisches Feld über
die Kreuzleiter 74 und 76 an die Eingänge 66 und 70.
Nach dem Einschalten spannt das vom Element 96 erzeugte
elektrische Feld die benachbarten ersten und zweiten Kreuzleiter 74 und 76 in
die Einschaltspannung vor, entsprechend der vorhergehenden elektrischen
Polarisationsorientierung des Elements 96. Damit gelangt
die Speicherzelle 60 in einen eingeschalteten Ausgangszustand, der
gleich dem ausgeschalteten Ausgangszustand ist, in dem die Speicherzelle 60 komplementäre Einschaltausgangsspannungen
gleich den vorhergehenden Ausgangsspannungen beim Abschalten der Zelle
produziert.
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Die
physikalische Anordnung sowie der Aufbau der integrierten Speicherzelle
ist für
den vorgeschriebenen Betrieb ausschlaggebend. Verschiedene Faktoren
außer
dem vom Element 96 erzeugten elektrischen Feld tragen dazu
bei, ob sich ein eingeschaltener Ausgangszustand der Speicherzelle 60 ergibt.
Beispielsweise beeinflussen Schaltungskapazitäten den Zustand der eingeschalteten
Speicherzelle, insbesondere, wenn diese Faktoren für den einen
oder anderen Inverter 62 und 64 oder die Kreuzleiter 74 und 76 unterschiedlich
sind. Wenn auch das Element 96 mit einer Maßgabe herstellbar
ist, daß die Wirkungen
solcher Kapazitäten
und resistiven Ungleichheiten unschädlich sind, wird es bevorzugt,
diese Ungleichheiten zu minimieren, um sowohl die Region des benötigten ferroelektrischen
Materials zu verringern und die Wirksamkeit und Zuverlässigkeit des
Materials zu erhöhen.
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Die
bevorzugte Ausführungsform
der Erfindung benutzt daher eine symmetrische Speicherzellenanordnung,
d.h. die kreuzgeschalteten Inverter der Speicherzelle 60 mit
den Treibertransistoren 80 und 82 und entsprechenden
Dünnfilm-Lasttransistoren 84 und 86 haben
zueinander symmetrische physikalische Anordnungen und Abmessungen.
Dies eliminiert in hohem Maße
Ungleichheiten zwischen den Invertern 62 und 64,
so daß das
Element 96 einen möglichst
starken Einfluß auf
den Einschaltzustand der Speicherzelle 60 hat.
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Die 3 und 4 zeigen
die physikalische Anordnung der Speicherzelle 60. Aktive
Bereiche der Zugriffstransistoren 90 und 92 sind
längs Streifen
eines großen
Substrats 101 in Y-Richtung ausgebildet. Die die aktiven
Bereiche der Zugriffstransistoren 90 und 92 bildenden
Substratbereiche sind mit 102 und 103 bezeichnet.
Die äußeren aktiven
Bereiche beider Zugriffstransistoren 90 und 92 sind
mit Zeilenleitern 52 und 54 verbunden (in 3 und 4 nicht
gezeigt). Aktive Bereiche der Treibertransistoren 80 und 82 sind
längs Streifen
des Substrats 101 in X-Richtung ausgebildet, rechtwinklig
zur Y-Richtung. Die die aktiven Bereiche der Treibertransistoren 80 und 82 bildenden
Substratregionen sind mit 104 und 105 bezeichnet.
Die äußeren aktiven
Bereiche beider Treibertransistoren 80 und 82 sind
an VSS angeschlossen.
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Die
den untenliegenden Bereichen der Zugriffs- und Treibertransistoren
entsprechenden Gate-Bereiche sind in einer ersten leitfähigen Polysiliziumschicht 106 ausgebildet.
Die Gate-Bereiche der Zugriffstransistoren 90 und 92 erstrecken
sich in X-Richtung, letztlich in Verbindung mit den Zeilenleitern 56 (in 3 und 4 nicht
gezeigt). Der Gate-Bereich des Zugriffstransistors 90 ist
in einer Region 111 ausgebil det. Der Gate-Bereich des Zugriffstransistors 92 liegt
in einer Region 112.
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Die
Gate-Bereiche der Treibertransistoren 80 und 82 erstrecken
sich in der ersten Polysiliziumschicht 106 in Y-Richtung. Der Gate-Bereich
des Treibertransistors 80 ist in einer Region 113 ausgebildet.
Der Gate-Bereich des Treibertransistors 82 ist in einer
Region 114 ausgebildet. Die Polysilizium-Regionen, die
die Gate-Regionen 113 und 114 der Treibertransistoren 80 und 82 bilden,
liegen in Y-Richtung weit genug hinter den entsprechenden untenliegenden
aktiven Bereichen, um Treiber-Gate-Verbindungs-Regionen 118 und 119 zu
formen. Diese Regionen liegen über
und kontaktieren aktive Regionen der Zugriffstransistoren 92 und 90.
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Das
Substrat 101 für
die integrierte Schaltung ist ein P-Typ-Halbleiter wie dotiertes Silizium.
Es wird mit n-Typ-Unreinheiten implantiert, um n-Typ-aktive Regionen
zu erzeugen.
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Dünnfilm-Lasttransistoren 84 und 86 sind über den
Treibertransistoren 80 und 82 in zweiten und dritten
leiterfähigen
Schichten des Polysiliziums 107, 108 ausgebildet,
die die erste leitfähige
Schicht 106 überlagern.
Die Gates der Lasttransistoren 84 und 86 sind
von einer zweiten Polysiliziumschicht 107 gebildet, die
sich quer über
die Gates der darunterliegenden Treibertransistoren in X-Richtung
erstreckt. Das Gate des Lasttransistors 84 ist in einer zweiten
Polysiliziumschicht 107 in einem Bereich 124 ausgebildet.
Das Gate des Lasttransistors 86 ist in der zweiten Polysiliziumschicht 107 in
einem Bereich 126 ausgebildet.
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Die
Regionen im Polysilizium, die die Lasttransistor-Gate-Regionen 124 und 126 bilden,
erstrecken sich in X-Richtung, um Last-Gate-Verbindungsregionen 128 und 129 zu
formen. Diese Last-Gate-Verbindungsregionen 128 und 129 überlagern die
Treiber-Gate-Verbindungsregionen 118 und 119.
Ein dielektrisches Material 140 wird zwischen die ersten
und zweiten Polysiliziumschichten 106 und 107 eingebaut.
Das dielektrische Material 140 wird unterhalb der Last-Gate-Verbindungsregionen 128 und 129 geätzt, um
die Last-Gate-Verbindungsregionen 128 und 129 und
die Treiber-Gate-Verbindungsregionen 118 und 119 zu
kontaktieren. Damit sind die Gates des Treibertransistors 80 und
Lasttransistors 84 zusammengeschaltet sowie auch die Gates
des Treibertransistors 82 und Lasttransistors 86.
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Die
Source- und Drainregionen der Dünnfilm-Lasttransistoren 84 und 86 sind
in einer dritten Polysiliziumschicht 108 von Dünnfilm-Streifen 130 und 132 in
Y-Richtung über
den Lasttransistor-Gate-Regionen 124 und 126 ausgeformt.
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Der
Dünnfilm-Streifen 130 entspricht
dem Lasttransistor 84 und überlagert somit die Lasttransistor-Gate-Region 124.
Der Dünnfilm-Streifen 130 erstreckt
sich über
die Gate-Region 124 hinaus und endet in einer Verbindung
an VCC. Der Dünnfilm-Streifen 130 erstreckt
sich ebenfalls über
die Last-Gate-Verbindungsregion 129 des
Lasttransistors 86, um einen Verbindungsbereich 134 zu
formen. Der Verbindungsbereich 134 kontaktiert die Last-Gate-Verbindungsregion 129.
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In ähnlicher
Weise entspricht der Dünnfilm-Streifen 132 dem
Lasttransistor 86, der die Lasttransistor-Gate-Region 126 überlagert.
Der Dünnfilm-Streifen 132 erstreckt
sich über
die Gate-Region 126 hinaus und endet in einem Anschluß an VCC. Der Dünnfilm-Streifen 132 erstreckt
sich ferner über
die Last-Gate-Verbindungsregion 128 des Lasttransistors 84,
um eine Verbindungsregion 135 zu bilden. Die Verbindungsregion 135 kontaktiert
die Last-Gate-Verbindungsregion 128.
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Der
vorbeschriebene Aufbau liefert eine Zusammenschaltung folgender
Elemente durch Kontakt zwischen aufeinanderfolgen den Schichten des
Polysiliziums: eine aktive Region des Zugriffstransistors 90 (in
der Region 102); eine Gate-Region 114 des Treibertransistors 82 (über die
Verbindungsregion 119); eine Gate-Region 126 des
Lasttransistors 86 (über
die Verbindungsregion 129); und die Drain-Region des Lasttransistors 84 (gebildet
vom Streifen 130 und verbunden über die Verbindungsregion 134).
Die folgenden Elemente sind ebenfalls zusammengeschaltet durch den
Kontakt zwischen aufeinanderfolgenden Polysiliziumschichten: eine
aktive Region des Zugriffstransistors 92 (ausgeformt im
Bereich 103 des Siliziumsubstrats); eine Gate-Region 113 des
Treibertransistors 80 (über
die Verbindungsregion 118); eine Gate-Region 124 des
Lasttransistors 84 (über
die Verbindungsregion 128); und die Drain-Region des Lasttransistors 86 (geformt
vom Streifen 132 und über
die Verbindungsregion 135 verbunden).
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Die
Kreuzleiter der Speicherzelle 60 sind somit in aufeinanderfolgenden
leitfähigen
Schichten Polysilizium ausgeformt. Der erste Kreuzleiter 74 wird
von den vertikalen Verbindungen zwischen den Gate-Regionen 114 und 126 des
Treibertransistors 82 und Lasttransistors 86 gebildet,
und den Drain-Regionen
des Lasttransistors 84 und Treibertransistors 80.
Der zweite Kreuzleiter 76 wird in ähnlicher Weise von den vertikalen
Verbindungen zwischen den Gate-Regionen 113 und 124 des
Treibertransistors 80 und Lasttransistors 84,
und den Drain-Regionen des Lasttransistors 86 und Treibertransistors 82 gebildet.
Entsprechend der vorliegenden Beschreibung ist das ferroelektrische
Speicherelement 96 zwischen diesen beiden Kreuzleitern
positioniert.
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Allgemein
ist das Speicherelement 96 neben oder zwischen einem der
beiden nicht kurzgeschlossenen, die Kreuzverbindungen bildenden
Elemente angeordnet. Das Speicherelement 96 ist in der
bevorzugten Ausführungsform
von einer dielektrischen Schicht 140 gebildet. Die dielektrische
Schicht 140 ist vorzugsweise aus ferroelektrischem Material
wie Blei- Zirkonat-Titanat
oder Barium-Strontium-Titanat hergestellt, das benachbart oder zwischen
einem der beiden ersten, zweiten und dritten leitfähigen Polysiliziumschichten 106, 107 und 108 angeordnet
ist und vorzugsweise neben und zwischen den ersten und zweiten leitfähigen Polysiliziumschichten 106, 107, um
im Betrieb der Speicherzelle 60 dadurch elektrisch polarisiert
zu werden. Diese Anordnung ist effektiv zwischen den Kreuzleitern 74 und 76.
Die ferroelektrische Schicht 140 dient auch als Dielektrikum zwischen
den ersten und zweiten leitfähigen
Schichten 106 und 107.
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Die
dielektrische bzw. ferroelektrische Schicht 140 soll jedenfalls
zwischen oder benachbart einer der beiden leitfähigen Schichten einer statischen
RAM-Zelle liegen. Vorzugsweise jedoch sollte das ferroelektrische
Material zwischen zwei statischen RAM-leitfähigen Schichten liegen, die
nicht kurzgeschlossen sind. In der dargestellten Ausführungsform
liegen die effektiven Bereiche des ferroelektrischen Materials zwischen
dem Gate des Treibertransistors 80 (Gate-Region 113)
und dem Gate des Lasttransistors 86 (Gate-Region 126);
und dem Gate des Treibertransistors 82 (Gate-Region 114) und
dem Gate des Lasttransistors 84 (Gate-Region 124).
Die ferroelektrische Schicht 140 ist geätzt, um die vorgenannten vertikalen
Verbindungen herzustellen.
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Die
Speicherzelle 60 hat ferner eine dünnfilm-dielektrische Schicht 142 (in 3 nicht
gezeigt) zwischen der zweiten und dritten leitfähigen Schicht 107, 108 und
eine relativ dickere dielektrische Schicht 144 über der
dritten leitfähigen
Schicht 108. Eine vierte leitfähige Polysiliziumschicht, die
an VSS angeschlossen ist, überlagert
die dielektrische Schicht 144. Das Bemustern und Ätzen der
Halbleitereinrichtungen erfolgt in ähnlicher Weise wie bei konventionellen
RAM-Zellen.
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Betriebsmäßig wird
zuerst Spannung an die Speicherzelle 60 angeschaltet. Der
normale Betrieb umfaßt
zahlreiche Schreib- und Lesevorgänge
in und aus der Speicherzelle 60. Vor dem Abschalten der Zelle
wird aber die Speicherzelle 60 auf einen abgeschalteten
Ausgangszustand programmiert. Dieses Abschalt-Programmieren ist gewöhnlich kein
spezieller Schritt. Das Abschalt-Programmieren erfolgt statt dessen
einfach beim letzten Schreib-Zyklus, bevor die Speicherzelle abschaltet.
Das Abschalt-Programmieren polarisiert das ferroelektrische Speicherelement 96 in
einer von zwei alternativen Polarisationsorientierungen entsprechend
dem Abschalt-Ausgangszustand und seinen entsprechenden komplementären Ausgangsspannungen.
Anschließend
wird die Spannung und die Zelle 60 während der außerbetrieblichen
Zeitdauer abgeschaltet. Diese Zeitdauer kann relativ lang sein wie
Tage oder Monate. Das ferroelektrische Speicherelement 96 behält jedoch
während
dieser Abschaltzeit seine elektrische Polarisation bei. Nach einem
Wiedereinschalten der Speicherzelle 60 spannt das Speicherelement 96 die
Speicherzelle 60 in den Einschaltausgangszustand vor, der
dem vorhergehenden Abschaltausgangszustand entspricht. Dieses Vorspannen
wird dadurch herbeigeführt,
daß mindestens
ein Eingang der Speicherzelle 60 einem elektrischen Feld
ausgesetzt wird, das von dem polarisierten ferroelektrischen Element
erzeugt wird.
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Die 5 und 6 zeigen
weitere nicht zur Erfindung gehörende
Beispiele mit unterschiedlichen elektrischen Anordnungen des Speicherelements 96. Beispielsweise
werden in 5 zwei Speicherelemente 96 benutzt,
wobei jedes Element zwischen einem der Kreuzleiter und VSS eingesetzt ist. In 6 sind ähnliche
Paare ferroelektrischer Speicherelemente 96 zwischen den
Kreuzleiter und VCC angeordnet.
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Diese
Erfindung wurde mit Unterstützung
der US Regierung unter Vertragsnummer MDA972-92-C-0054, verliehen
von der Advanced Research Projects Agency (ARPA), gemacht. Die US Regierung
hat bestimmte Rechte an dieser Erfindung.