DE4417289A1 - Leistungsunabhängige, statische Speicher - Google Patents

Description

Die Erfindung betrifft leistungsunabhängige, also nicht flüchtige, statische Speicher gemäß dem Oberbegriff des Pa­ tentanspruchs 1.

Fig. 1 zeigt einen bekannten statischen Speicher zum Ein­ schreiben und Auslesen, wie er in statischen RAMs hoher Dichte benutzt wird. Ein statischer Speicher ist durch die Operation in einem oder mehreren sich gegenseitig aus­ schließenden und selbsthaltenden Zuständen charakterisiert. Jeder Operationszustand definiert einen von zwei möglichen binären Bitwerten Null oder Eins. Eine statische Speicher­ stelle hat typischerweise einen Ausgang, die den Operations­ zustand der Speicherzelle reflektiert. Ein solcher Ausgang erzeugt einen H-Pegel zur Anzeige eines Setzzustandes. Die Speicherzelle erzeugt einen L-Pegel zur Anzeige eines Rück­ setzzustandes. Der L-Pegel bzw. die Rücksetzausgangsspannung repräsentiert für gewöhnlich einen binären Wert für Null, während ein H-Pegel bzw. eine Setzausgangsspannung den binären Wert Eins repräsentiert.

Eine statische Speicherzelle kann bistabil genannt werden, da sie zwei stabile oder selbsthaltende Zustände entspre­ chend zwei unterschiedlichen Ausgangsspannungen besitzt. Ohne externe Eingriffe arbeitet eine statische Speicherzelle kontinuierlich in einem der beiden Betriebszustände. Sie hat eine interne Rückführung, um eine stabile Ausgangsspannung zu halten entsprechend dem Betriebszustand der Speicher­ zelle, solange wie die Speicherzelle Leistung erhält.

Die beiden möglichen von einer statischen Speicherzelle pro­ duzierten Ausgangsspannungen entsprechen gewöhnlich oberen und unteren Versorgungsspannungen für die Schaltung. Dazwi­ schenliegende Ausgangsspannungen treten für gewöhnlich nicht auf, außer während kurzer Perioden, in denen die Speicherzelle eingeschaltet wird oder während Übergängen von einem zum anderen Betriebszustand.

Der Betrieb einer statischen Speicherzelle steht im Gegen­ satz zu anderen Speicherzellen, wie dynamischen Zellen, die keine stabilen Betriebszustände kennen. Eine dynamische Speicherzelle kann so programmiert werden, um eine Spannung zu speichern, die einer von zwei Binärwerten entspricht, doch erfordert sie von Zeit zu Zeit ein neues Programmieren oder "Auffrischen", um die Spannung für mehr als sehr kurze Zeitspannen zu halten.

Eine dynamische Speicherzelle hat keine interne Rückführung, um die Ausgangsspannung stabil zu halten. Ohne Auffrischen driftet die Ausgangsspannung einer dynamischen Zelle zu Zwi­ schenspannungen oder unbestimmten Spannungen, womit sich Da­ tenverlust ergibt. Dynamische Speicherzellen finden ungeach­ tet dieses Nachteils Verwendung, da mit ihnen wesentlich größere Schreibdichten erhalten werden können. Beispiels­ weise kann eine dynamische Speicherzelle mit einem einzigen MOSFET-Transistor hergestellt werden anstelle von sechs Transistoren, die der Aufbau einer statischen Speicherzelle erfordert. Wegen der erheblich unterschiedlichen Architektu­ ren und funktionellen Anforderungen statischer und dynami­ scher Speicherzellen und Schaltungen ist die Entwicklung statischer Speicher gänzlich anders als die von dynamischen Speichern verlaufen.

Eine statische Speicherzelle 10 besitzt erste und zweite In­ verter 12 und 14, die über Kreuz geschaltet sind, um ein bistabiles Flipflop zu bilden. Die Inverter 12 und 14 beste­ hen aus n-Kanal-Treibertransistoren 16 und 17 und p-Kanal- Lasttransistoren 18 und 19. Die Treibertransistoren 16 und 17 sind gewöhnlich Metalloxidsiliziumfeldeffekt-Transistoren (MOSFESTs) in einem darunter liegenden Silizium-Halbleiter­ substrat. P-Kanal-Transistoren 18 und 19 sind gewöhnlich Dünnfilmtranstoren, die über den Treibertransistoren liegen.

Die Source-Bereiche der Treibertransistoren 16 und 17 liegen an einer niedrigen Referenz- oder Schaltungsspannung V_ss, die gewöhnlich als "Masse" bezeichnet wird. Die Lasttransi­ storen 18 und 19 liegen in Reihe zwischen einer hohen Refe­ renz- bzw. Schaltungsspannung V_cc und den Drains der ent­ sprechenden Treibertransistoren 16 und 17. Die Gates der Lasttransistoren 18 und 19 sind an die Gates der entspre­ chenden Treibertransistoren 16 und 17 angeschlossen.

Der Inverter 12 hat einen Inverterausgang 20, der vom Drain des Treibertransistors 16 gebildet ist. Auch der Inverter 14 hat einen Ausgang 22, der vom Drain des Treibertransistors 17 gebildet ist. Der Inverter 12 hat einen Eingang 24, der vom Gate des Treibertransistors 16 gebildet ist. Der Inver­ ter 14 hat einen Eingang 26, der vom Gate des Treibertransi­ stors 17 gebildet ist.

Die Eingänge und Ausgänge der Inverter 12 und 14 sind über Kreuz geschaltet und bilden ein Flipflop mit zwei komplemen­ tären Ausgängen für zwei Zustände. Im einzelnen liegt der Inverterausgang 20 über Kreuz zum Invertereingang 26 und der Inverterausgang 22 über Kreuz zum Invertereingang 24. Bei diesem Aufbau bilden die Inverterausgänge 20 und 22 komple­ mentäre Ausgänge des Flipflops mit zwei Zuständen.

Ein derart beschriebenes Speicherflipflop bildet typischer­ weise ein Speicherelement einer integrierten Anordnung sta­ tischer Speicherelemente. Mehrere Zugrifftransistoren, wie die Zugrifftransistoren 30 und 32, dienen zum wahlweisen Adressieren und für den Zugriff zu individuellen Speicher­ elementen in der Anordnung. Der Zugrifftransistor 30 ist ein n-Kanal-MOSFET mit einem aktiven Anschluß, der an den Inver­ terausgang 20 angeschlossen ist. Der Zugrifftransistor 32 ist ein n-Kanal-MOSFET mit einem aktiven Anschluß am Inver­ terausgang 22. Mehrere komplementäre Spaltenleiterpaare, wie das dargestellte einzige komplementäre Leiterspaltenpaar 34 und 36, sind an die verbleibenden aktiven Anschlüsse der Zu­ grifftransistoren 30 und 32 angeschlossen. Eine Zeilenlei­ tung 38 ist an die Gates der Zugriffstransistoren 30 und 32 angeschlossen.

Ein Auslesen der statischen Speicherzelle 10 erfordert das Aktivieren des Zeilenleiters 38, um die Inverterausgänge 20 und 22 an die Spaltenleiter 34 und 36 anzuschließen. Das Einschreiben in die Speicherzelle 10 erfordert, daß zuerst ausgewählte komplementäre logische Spannungen an die Zeilen­ leiter 34 und 36 angelegt und dann die Reihenzeile 38 akti­ viert wird, um diese Logikspannungen an die Inverterausgänge 20 und 22 zu legen. Dies bringt die Ausgänge auf die ausge­ wählten Logikspannungen, die solange beibehalten werden, wie Leistung an die Speicherzelle geliefert wird, oder bis die Speicherzelle neu programmiert wird.

Es ist eine erwiesene Tatsache, daß die meisten Typen elek­ tronischer Speicher einschließlich der statischen RAMs ihre einprogrammierte Information nicht beibehalten, wenn sie keine Leistung erhalten. Sogar sogenannte "nichtflüchtige" Lese/Schreibspeicher behalten ihr Speicherprogramm nur, weil sie interne Batterien besitzen. Diese bilden eine wiederauf­ ladbare Spannungsquelle, die sich aktiviert, wenn die ex­ terne Energieversorgung ausfällt.

Bei solchen statischen Speicherquellen wie vorbeschrieben ist bei Abschalten der Spannung die binäre Information, die vorher gespeichert wurde, ständig verloren. Nach dem Ein­ schalten bestimmen zahlreiche willkürliche und variable Fak­ toren, wie die vergleichsweise Kapazität und das Wider­ standsverhalten der einzelnen Inverter und ihrer Überkreuz­ schaltungen, ob eine bestimmte Speicherzelle ihren Betrieb in einem oder dem anderen Zustand aufnimmt. Somit enthält eine Speicheranordnung nur willkürliche Informationen nach dem Einschalten und es kann nicht garantiert werden, daß sie noch eine der eingegebenen Informationen enthält, nachdem die Energie abgeschaltet worden ist. Der Bedarf an nicht­ flüchtigen Speichern ist im Hinblick auf die Popularität batteriegestützter Speicher augenscheinlich. Es wird aber ein nichtflüchtiger Speicher ohne Stützbatterie benötigt und würde für viele Produkte Eingang finden, wenn er verfügbar wäre. Die hier erläuterte Erfindung schafft eine solche Mög­ lichkeit für eine statische Speicheranordnung.

Ausführungsbeispiele der Erfindung sind nachstehend anhand der Zeichnung näher erläutert. Es zeigt:

Fig. 1 ein Schaltbild einer bekannten statischen Spei­ cherzelle,

Fig. 2 ein Schaltbild einer leistungsunabhängigen Spei­ cherzelle in einer ersten Ausführungsform der Er­ findung,

Fig. 3 eine vereinfachte Explosionsdarstellung der sta­ tischen Speicherzelle in Fig. 2,

Fig. 4 eine schematische Querschnittsdarstellung der sta­ tischen Speicherzelle in Fig. 2 längs der Linie 4-4 in Fig. 3,

Fig. 5 ein Schaltbild einer leistungsunabhängigen stati­ schen Speicherzelle in einer zweiten Ausführungs­ form der Erfindung, und

Fig. 6 ein Schaltbild einer leistungsabhängigen stati­ schen Speicherzelle in einer dritten bevorzugten Ausführungsform der Erfindung.

Die Erfindung besteht unter anderem aus Betriebsverfahren für eine Lese/Schreibspeicherzelle in einem Halbleiter IC, wobei die Speicherzelle programmierbar ist, um statisch in einem von zwei alternativen Ausgangszuständen zu operieren. Ein bevorzugtes Verfahren besteht aus:

Die Speicherzelle wird mit Energie versorgt und in einen leistungslosen Ausgangszustand programmiert, ein ferroelek­ trisches Speicherelement wird in einer von zwei alternativen Polarisationsorientierungen gemäß dem leistungslosen Aus­ gangszustand der Speicherzelle polarisiert, die Speicher­ zelle wird von der Energieversorgung getrennt und an­ schließend wird der Speicherzelle Energie zugeführt und gleichzeitig die Speicherzelle mit dem ferroelektrischen Speicherelement in den Leistungsausgangszustand vorgespannt, wobei der Leistungsausgangszustand dem leistungslosen Aus­ gangszustand der Speicherzelle entspricht.

Ein leistungsunabhängiger statischer Lese/Schreibspeicher gemäß einem bevorzugten Ausführungsbeispiel der Erfindung besteht aus:
einem bistabilen Flipflop, das statisch in einem von zwei alternativen Ausgangszuständen umschaltbar ist; einer Schreibschaltung, die an das bistabile Flipflop angeschlos­ sen ist, um das bistabile Flipflop in einem seiner zwei Aus­ gangszustände zu programmieren; und einem ferroelektrischen Speicherelement, das relativ zum bistabilen Flipflop ange­ ordnet ist, um elektrisch in einer von zwei alternativen Orientierungen polarisiert zu werden, die vom Ausgangszu­ stand des bistabilen Flipflops bestimmt sind, wobei das fer­ roelektrische Speicherelement seine elektrische Polarisation nach dem Abschalten des Flipflops beibehält, und das ferro­ elektrische Speicherelement das bistabile Flipflop nach dem Anschalten des Flipflops in einen von zwei Ausgangszuständen des bistabilen Flipflops vorspannt entsprechend der elektri­ schen Polarisation des ferroelektrischen Speicherelements.

Fig. 2 zeigt schematisch einen Teil einer integrierten Halb­ leiterspeicherschaltung gemäß einem bevorzugten Ausführungs­ beispiel der Erfindung. Die Speicherschaltung 50 weist eine RAM-Anordnung mit mehreren Spaltenleitern entsprechend den dargestellten komplementären Spaltenleitern 52 und 54 auf, sowie mehrere Zeilenleiter, wie den Zeilenleiter 56 und meh­ rere leistungsunabhängige Speicherzellen 60. Die Reihen- und Spaltenleiter bilden Kreuzmuster. Die Speicherzellen 60 ent­ sprechen diesen Kreuzmustern und sind einzeln über die ent­ sprechenden Zeilen und Spaltenleiter in der beschriebenen Weise adressierbar.

Jede Speicherzelle 60 besitzt ein bistabiles Flipflop, das statisch in einem von zwei alternativen Ausgangszuständen betrieben ist, entsprechend einem Setzzustand bzw. einer binären "1" und einem Rücksetzzustand oder binären "0". Die Speicherzellen sind Lese/Schreibzellen, die entsprechend der Ansteuerung auslesbar oder einschreibbar sind. Sie werden über die Reihen und Zeilenleiter in einen von den beiden al­ ternativen Ausgangszuständen programmiert. Sind sie einmal programmiert, so behalten sie dies bei, auch wenn die Span­ nung abgeschaltet wird. Die Speicherzellen können auch wie­ derholt geändert oder neu programmiert werden. Die Speicher­ zelle oder das Flipflop 60 hat zwei Ausgänge, an denen eine von zwei alternativen Ausgangsspannungen entsprechend den beiden Flipflop-Zuständen erzeugt wird. Im einzelnen besteht jede Speicherzelle 60 aus zwei über Kreuz geschalteten In­ verterschaltungen, nämlich dem ersten und zweiten Inverter 62, 64. Die Inverter erzeugen komplementäre bistabile Aus­ gangsspannungen der Speicherzelle. Der erste Inverter 62 hat einen Eingang 76 und einen invertierten Ausgang 68. Der zweite Inverter 64 hat einen Eingang 70 und einen invertier­ ten Ausgang 72. Die Inverter sind über Kreuz geschaltet. Eine erste Überkreuzung 74 liegt zwischen dem invertierten Ausgang 68 des ersten Inverters 62 und dem Eingang 70 des zweiten Inverters 64. Eine zweite Überkreuzung 76 liegt zwi­ schen dem invertierten Ausgang 72 des zweiten Inverters 64 und dem Eingang 66 des ersten Inverters 62. Infolge der dop­ pelten Überkreuzung erzeugen die Inverter 62 und 64 komple­ mentäre logische Ausgangsspannungen der Speicherzelle an der ersten bzw. der zweiten Überkreuzung 74 und 76.

Die Inverter 62 und 64 sind aus n-Kanal-Inverter- oder Trei­ bertransistoren 80 und 82 und entsprechenden p-Kanal-Last­ transistoren 84 und 86 aufgebaut. Die Source-Bereiche der Treibertransistoren 80 und 82 sind an eine Niederreferenz­ spannung V_ss angeschlossen und werden typischerweise als Masse bezeichnet. Die Lasttransistoren 84 und 86 liegen in Reihe zwischen einer hohen Referenzspannung V_cc und den Drains der entsprechenden Treibertransistoren 80 und 82. Die Gates der Lasttransistoren 84 und 86 sind an die Gates der Treibertransistoren 80 bzw. 82 angeschlossen. Die Lasttran­ sistoren 84 und 86 sind typischerweise Dünnfilmtransistoren, die im IC über den Treibertransistoren 80 und 82 gebildet sind.

Der Inverterausgang 68 wird vom Drain des Treibertransistors 80 gebildet. In entsprechender Weise wird der Inverteraus­ gang 72 vom Drain des Treibertransistors 82 gebildet, der Invertereingang 66 vom Gate des Treibertransistors 80, und der Invertereingang 70 vom Gate des Treibertransistors 82.

Zugriffstransistoren 90 und 92 sind an die komplementären Speicherzellenausgänge 68 und 72 angeschlossen, über die der Zugriff zum Lesen oder Schreiben der Speicherzelle 60 er­ folgt. Der Zugriffstransistor 90 ist ein n-Kanal-Transistor, dessen einer aktiver Anschluß mit dem kreuzgeschalteten In­ verterausgang 68 verbunden ist. Der Zugrifftransistor 92 ist ebenfalls ein n-Kanal-Transistor mit einem aktiven Anschluß, der am Inverterausgang 72 liegt. Die komplementären Spalten­ leiter 52 und 54 sind an die verbleibenden aktiven An­ schlüsse der Zugriffstransistoren 90 bzw. 92 angeschlossen. Der Reihenleiter 56 liegt an den Gates der Zugriffstransi­ storen 90 und 92. Die Reihenleiter, komplementären Spalten­ leiter und Zugriffstransistoren bilden Schreibschaltungen in der Speicherschaltung 50, um einzelne Speicherzellen zu pro­ grammieren, dar sie in einem von zwei Ausgangszuständen ar­ beiten, und um eine bestimmte von zwei alternativen Speicherzellen-Ausgangsspannungen zu erzeugen.

Mehrere ferroelektrische Speicherelemente sind elektrisch in bezug auf die Speicherzellen oder bistabilen Flipflops der Speicherschaltung 50 angeordnet. Ein einzelnes Speicherele­ ment 96 liegt vorzugsweise neben bzw. ist mit einem Flipflop-Ausgang 68 oder 72 verbunden bzw. mit einem der Kreuzleiter 74 oder 76. Noch mehr wird bevorzugt, daß das ferroelektrische Speicherelement 96 in der gezeigten Weise zwischen den Ausgängen 68 und 72 oder in äquivalenter Weise zwischen den Kreuzleitern 74 und 76 liegt. In dieser Lage ist das ferroelektrische Speicherelement 96 während des Speicherzellenzustandes in einer von zwei alternativen Orientierungen elektrisch polarisiert, die durch und gemäß dem Speicherzellenausgangszustand bestimmt sind infolge der ausgewählten und programmierten komplementären Logikspannun­ gen an den Flipflop-Ausgängen 68 und 72 und den Kreuzleitern 74 und 76.

Das ferroelektrische Speicherelement 96 umfaßt einen Bereich mit ferroelektrischem Material. Allgemein wird es aus einem mehrerer isolierender ferroelektrischer Werkstoffe herge­ stellt, die bisher verfügbar sind. Ein ferroelektrischer Werkstoff ist ein Dielektrikum, das eine spontane elektri­ sche Polarisation seiner elektrischen Dipole oder ferroelek­ trischen Bereiche erfährt. Die ferroelektrische Domäne (Be­ reiche) können vorherrschend in einer Richtung mit Hilfe eines passenden externen elektrischen Feldes orientiert wer­ den. Die polarisierte Orientierung bleibt, auch wenn das ex­ terne elektrische Feld abgeschaltet wird. Beim Umkehren des externen Feldes reversiert die vorherrschende Orientierung der ferroelektrischen Domäne. Ist es einmal polarisiert, so erzeugt der ferroelektrische Werkstoff ein entsprechendes elektrisches Feld, das auf externe Leiter gegeben werden kann.

Blei-Zirkonat-Titanat ist ein bevorzugtes ferroelektrisches Material für das Speicherelement 96. Barium-Strontium-Tita­ nat ist ein weiteres vorteilhaftes ferroelektrisches Mate­ rial.

Das ferroelektrische Material des Speicherelements 96 wird einem externen polarisierten elektrischen Feld ausgesetzt, das von mindestens einem Knoten der Speicherzelle 60 erzeugt wird, wobei dieser Knoten ein elektrisches Feld hervorruft, das entsprechend dem Ausgangszustand der Speicherzelle al­ ternativ polarisiert ist. Der Speicherzellenknotenpunkt bil­ det polarisierende Mittel zum elektrischen Polarisieren des ferroelektrischen Elements 96 in einer von zwei alternativen Orientierungen, je nach dem Ausgangszustand der Speicher­ zelle. Am meisten wird bevorzugt, wenn das Speicherelement 96 zwischen zwei komplementären Speicherzellenknotenpunkten wie den komplementären Inverterkreuzleitungen 74 und 76 in Sandwich-Bauweise eingebaut ist. Wird das Speicherelement 96 einem ausgerichteten externen Feld in dieser Weise ausge­ setzt, so resultiert eine ausgerichtete und polarisierte ferroelektrische Domäne im Speicherelement 96. Infolge der besonderen elektrischen Eigenschaften des ferroelektrischen Materials bleibt das Speicherelement 96 in seiner elektri­ schen Polarisation nach dem Abschalten der Speicherzelle 60. Außerdem ist es in der vorbeschriebenen Weise angeordnet, um die Speicherzelle 60 nach ihrem Einschalten in einen ihrer beiden Ausgangszustände vorzuspannen entsprechend der vor­ hergehenden elektrischen Polarisation des ferroelektrischen Speicherelements 96.

Im einzelnen wird im Betrieb die Speicherzelle 60 für einen bestimmten Ausgang oder Logikzustand programmiert. Demzu­ folge erzeugt die Speicherzelle 60 entsprechende komplemen­ täre logische Ausgangsspannungen an den Inverterkreuzleitun­ gen 74 und 76 und an ihren Ausgängen 68 und 72. Das ferro­ elektrische Speicherelement 96 wird in einer von zwei unter­ schiedlichen ferroelektrischen Domäne-Orientierungen von den komplementären Ausgangsspannungen der Kreuzleiter 74 und 76 abhängig vom ausgewählten Ausgangszustand polarisiert. Das ferroelektrische Speicherelement 96 behält diese "Abschalt"- Orientierung bei, bis nachfolgend ein Einschalten der Speicherzelle 60 erfolgt. Erhält die Speicherzelle 60 keine Energie, so liefert das ferroelektrische Speicherelement 96 ein polarisiertes elektrisches Feld über die Kreuzleiter 74 und 76 an die Eingänge 66 und 70. Nach dem Einschalten spannt das vom Element 96 erzeugte elektrische Feld die be­ nachbarten ersten und zweiten Kreuzleiter 74 und 76 in die Einschaltspannung vor, entsprechend der vorhergehenden elek­ trischen Polarisationsorientierung des Elements 96. Damit gelangt die Speicherzelle 60 in einen eingeschalteten Aus­ gangszustand, der gleich dem ausgeschalteten Ausgangszustand ist, in dem die Speicherzelle 60 komplementäre Einschaltaus­ gangsspannungen gleich den vorhergehenden Ausgangsspannungen beim Abschalten der Zelle produziert.

Die physikalische Anordnung sowie der Aufbau der integrier­ ten Speicherzelle ist für den vorgeschriebenen Betrieb aus­ schlaggebend. Verschiedene Faktoren außer dem vom Element 96 erzeugten elektrischen Feld tragen dazu bei, ob sich ein eingeschaltener Ausgangszustand der Speicherzelle 60 ergibt. Beispielsweise beeinflussen Schaltungskapazitäten den Zu­ stand der eingeschalteten Speicherzelle, insbesondere, wenn diese Faktoren für den einen oder anderen Inverter 62 und 64 oder die Kreuzleiter 74 und 76 unterschiedlich sind. Wenn auch das Element 96 mit einer Maßgabe herstellbar ist, daß die Wirkungen solcher Kapazitäten und resistiven Ungleich­ heiten unschädlich sind, wird es bevorzugt, diese Ungleich­ heiten zu minimieren, um sowohl die Region des benötigten ferroelektrischen Materials zu verringern und die Wirksam­ keit und Zuverlässigkeit des Materials zu erhöhen.

Die bevorzugte Ausführungsform der Erfindung benutzt daher eine symmetrische Speicherzellenanordnung, d. h. die kreuzge­ schalteten Inverter der Speicherzelle 60 mit den Treiber­ transistoren 80 und 82 und entsprechenden Dünnfilm-Lasttran­ sistoren 84 und 86 haben zueinander symmetrische physikali­ sche Anordnungen und Abmessungen. Dies eliminiert in hohem Maße Ungleichheiten zwischen den Invertern 62 und 64, so daß das Element 96 einen möglichst starken Einfluß auf den Ein­ schaltzustand der Speicherzelle 60 hat.

Die Fig. 3 und 4 zeigen die physikalische Anordnung der Speicherzelle 60. Aktive Bereiche der Zugriffstransistoren 90 und 92 sind längs Streifen eines großen Substrats 101 in Y-Richtung ausgebildet. Die die aktiven Bereiche der Zu­ griffstransistoren 90 und 92 bildenden Substratbereiche sind mit 102 und 103 bezeichnet. Die äußeren aktiven Bereiche beider Zugriffstransistoren 90 und 92 sind mit Zeilenleitern 52 und 54 verbunden (in Fig. 3 und 4 nicht gezeigt). Aktive Bereiche der Treibertransistoren 80 und 82 sind längs Strei­ fen des Substrats 101 in X-Richtung ausgebildet, rechtwink­ lig zur Y-Richtung. Die die aktiven Bereiche der Treiber­ transistoren 80 und 82 bildenden Substratregionen sind mit 104 und 105 bezeichnet. Die äußeren aktiven Bereiche beider Treibertransistoren 80 und 82 sind an V_ss angeschlossen.

Die den untenliegenden Bereichen der Zugriffs- und Treiber­ transistoren entsprechenden Gate-Bereiche sind in einer ersten leitfähigen Polysiliziumschicht 106 ausgebildet. Die Gate-Bereiche der Zugriffstransistoren 90 und 92 erstrecken sich in X-Richtung, letztlich in Verbindung mit den Zeilen­ leitern 56 (in Fig. 3 und 4 nicht gezeigt). Der Gate-Bereich des Zugriffstransistors 90 ist in einer Region 111 ausgebil­ det. Der Gate-Bereich des Zugriffstransistors 92 liegt in einer Region 112.

Die Gate-Bereiche der Treibertransistoren 80 und 82 er­ strecken sich in der ersten Polysiliziumschicht 106 in Y- Richtung. Der Gate-Bereich des Treibertransistors 80 ist in einer Region 113 ausgebildet. Der Gate-Bereich des Treiber­ transistors 82 ist in einer Region 114 ausgebildet. Die Polysilizium-Regionen, die die Gate-Regionen 113 und 114 der Treibertransistoren 80 und 82 bilden, liegen in Y-Richtung weit genug hinter den entsprechenden untenliegenden aktiven Bereichen, um Treiber-Gate-Verbindungs-Regionen 118 und 119 zu formen. Diese Regionen liegen über und kontaktieren ak­ tive Regionen der Zugriffstransistoren 92 und 90.

Das Substrat 101 für die integrierte Schaltung ist ein P- Typ-Halbleiter wie dotiertes Silizium. Es wird mit n-Typ-Un­ reinheiten implantiert, um n-Typ-aktive Regionen zu erzeu­ gen.

Dünnfilm-Lasttransistoren 84 und 86 sind über den Treiber­ transistoren 80 und 82 in zweiten und dritten leiterfähigen Schichten des Polysiliziums 107, 108 ausgebildet, die die erste leitfähige Schicht 106 überlagern. Die Gates der Last­ transistoren 84 und 86 sind von einer zweiten Polysilizium­ schicht 107 gebildet, die sich quer über die Gates der da­ runterliegenden Treibertransistoren in X-Richtung erstreckt. Das Gate des Lasttransistors 84 ist in einer zweiten Polysi­ liziumschicht 107 in einem Bereich 124 ausgebildet. Das Gate des Lasttransistors 86 ist in der zweiten Polysilizium­ schicht 107 in einem Bereich 126 ausgebildet.

Die Regionen im Polysilizium, die die Lasttransistor-Gate- Regionen 124 und 126 bilden, erstrecken sich in X-Richtung, um Last-Gate-Verbindungsregionen 128 und 129 zu formen. Diese Last-Gate-Verbindungsregionen 128 und 129 überlagern die Treiber-Gate-Verbindungsregionen 118 und 119. Ein dielektrisches Material 140 wird zwischen die ersten und zweiten Polysiliziumschichten 106 und 107 eingebaut. Das di­ elektrische Material 140 wird unterhalb der Last-Gate- Verbindungsregionen 128 und 129 geätzt, um die Last-Gate- Verbindungsregionen 128 und 129 und die Treiber-Gate-Verbin­ dungsregionen 118 und 119 zu kontaktieren. Damit sind die Gates des Treibertransistors 80 und Lasttransistors 84 zu­ sammengeschaltet sowie auch die Gates des Treibertransistors 82 und Lasttransistors 86.

Die Source- und Drainregionen der Dünnfilm-Lasttransistoren 84 und 86 sind in einer dritten Polysiliziumschicht 108 von Dünnfilm-Streifen 130 und 132 in Y-Richtung über den Last­ transistor-Gate-Regionen 124 und 126 ausgeformt.

Der Dünnfilm-Streifen 130 entspricht dem Lasttransistor 84 und überlagert somit die Lasttransistor-Gate-Region 124. Der Dünnfilm-Streifen 130 erstreckt sich über die Gate-Region 124 hinaus und endet in einer Verbindung an V_cc. Der Dünn­ film-Streifen 130 erstreckt sich ebenfalls über die Last- Gate-Verbindungsregion 129 des Lasttransistors 86, um einen Verbindungsbereich 134 zu formen. Der Verbindungsbereich 134 kontaktiert die Last-Gate-Verbindungsregion 129.

In ähnlicher Weise entspricht der Dünnfilm-Streifen 132 dem Lasttransistor 86, der die Lasttransistor-Gate-Region 126 überlagert. Der Dünnfilm-Streifen 132 erstreckt sich über die Gate-Region 126 hinaus und endet in einem Anschluß an V_cc. Der Dünnfilm-Streifen 132 erstreckt sich ferner über die Last-Gate-Verbindungsregion 128 des Lasttransistors 84, um eine Verbindungsregion 135 zu bilden. Die Verbindungsre­ gion 135 kontaktiert die Last-Gate-Verbindungsregion 128.

Der vorbeschriebene Aufbau liefert eine Zusammenschaltung folgender Elemente durch Kontakt zwischen aufeinanderfolgen­ den Schichten des Polysiliziums: eine aktive Region des Zu­ griffstransistors 90 (in der Region 102); eine Gate-Region 114 des Treibertransistors 82 (über die Verbindungsregion 119); eine Gate-Region 126 des Lasttransistors 86 (über die Verbindungsregion 129); und die Drain-Region des Lasttransi­ stors 84 (gebildet vom Streifen 130 und verbunden über die Verbindungsregion 134). Die folgenden Elemente sind eben­ falls zusammengeschaltet durch den Kontakt zwischen aufein­ anderfolgenden Polysiliziumschichten: eine aktive Region des Zugriffstransistors 92 (ausgeformt im Bereich 103 des Sili­ ziumsubstrats); eine Gate-Region 113 des Treibertransistors 80 (über die Verbindungsregion 118); eine Gate-Region 124 des Lasttransistors 84 (über die Verbindungsregion 128); und die Drain-Region des Lasttransistors 86 (geformt vom Strei­ fen 132 und über die Verbindungsregion 135 verbunden).

Die Kreuzleiter der Speicherzelle 60 sind somit in aufeinan­ derfolgenden leitfähigen Schichten Polysilizium ausgeformt. Der erste Kreuzleiter 74 wird von den vertikalen Verbindun­ gen zwischen den Gate-Regionen 114 und 126 des Treibertran­ sistors 82 und Lasttransistors 86 gebildet, und die Drain- Regionen des Lasttransistors 84 und Treibertransistors 80. Der zweite Kreuzleiter 76 wird in ähnlicher Weise von den vertikalen Verbindungen zwischen den Gate-Regionen 113 und 124 des Treibertransistors 80 und Lasttransistors 84, und den Drain-Regionen des Lasttransistors 86 und Treibertransi­ stors 82 gebildet. Entsprechend der vorliegenden Beschrei­ bung ist das ferroelektrische Speicherelement 96 zwischen diesen beiden Kreuzleitern positioniert.

Allgemein ist das Speicherelement 96 neben oder zwischen einem der beiden nicht kurzgeschlossenen, die Kreuzverbin­ dungen bildenden Elemente angeordnet. Das Speicherelement 96 ist in der bevorzugten Ausführungsform von einer dielektri­ schen Schicht 140 gebildet. Die dielektrische Schicht 140 ist vorzugsweise aus ferroelektrischem Material wie Blei- Zirkonat-Titanat oder Barium-Strontium-Titanat hergestellt, das benachbart oder zwischen einem der beiden ersten, zwei­ ten und dritten leitfähigen Polysiliziumschichten 106, 107 und 108 angeordnet ist und vorzugsweise neben und zwischen den ersten und zweiten leitfähigen Polysiliziumschichten 106, 107, um im Betrieb der Speicherzelle 60 dadurch elek­ trisch polarisiert zu werden. Diese Anordnung ist effektiv zwischen den Kreuzleitern 74 und 76. Die ferroelektrische Schicht 140 dient auch als Dielektrikum zwischen den ersten und zweiten leitfähigen Schichten 106 und 107.

Die dielektrische bzw. ferroelektrische Schicht 140 soll je­ denfalls zwischen oder benachbart einer der beiden leitfähi­ gen Schichten einer statischen RAM-Zelle liegen. Vorzugs­ weise jedoch sollte das ferroelektrische Material zwischen zwei statischen RAM-leitfähigen Schichten liegen, die nicht kurzgeschlossen sind. In der dargestellten Ausführungsform liegen die effektiven Bereiche des ferroelektrischen Mate­ rials zwischen dem Gate des Treibertransistors 80 (Gate-Re­ gion 113) und dem Gate des Lasttransistors 86 (Gate-Region 126); und dem Gate des Treibertransistors 82 (Gate-Region 114) und dem Gate des Lasttransistors 84 (Gate-Region 124). Die ferroelektrische Schicht 140 ist geätzt, um die vorge­ nannten vertikalen Verbindungen herzustellen.

Die Speicherzelle 60 hat ferner eine dünnfilm-dielektrische Schicht 142 (in Fig. 3 nicht gezeigt) zwischen der zweiten und dritten leitfähigen Schicht 107, 108 und eine relativ dickere dielektrische Schicht 144 über der dritten leitfähi­ gen Schicht 108. Eine vierte leitfähige Polysiliziumschicht, die an V_ss angeschlossen ist, überlagert die dielektrische Schicht 144. Das Bemustern und Ätzen der Halbleitereinrich­ tungen erfolgt in ähnlicher Weise wie bei konventionellen RAM-Zellen.

Betriebsmäßig wird zuerst Spannung an die Speicherzelle 60 angeschaltet. Der normale Betrieb umfaßt zahlreiche Schreib- und Lesevorgänge in und aus der Speicherzelle 60. Vor dem Abschalten der Zelle wird aber die Speicherzelle 60 auf einen abgeschalteten Ausgangszustand programmiert. Dieses Abschalt-Programmieren ist gewöhnlich kein spezieller Schritt. Das Abschalt-Programmieren erfolgt statt dessen einfach beim letzten Schreib-Zyklus, bevor die Speicherzelle abschaltet. Das Abschalt-Programmieren polarisiert das fer­ roelektrische Speicherelement 96 in einer von zwei alterna­ tiven Polarisationsorientierungen entsprechend dem Abschalt- Ausgangszustand und seinen entsprechenden komplementären Ausgangsspannungen. Anschließend wird die Spannung an der Zelle 60 während der außerbetrieblichen Zeitdauer abgeschal­ tet. Diese Zeitdauer kann relativ lang sein wie Tage oder Monate. Das ferroelektrische Speicherelement 96 behält je­ doch während dieser Abschaltzeit seine elektrische Polarisa­ tion bei. Nach einem Wiedereinschalten der Speicherzelle 60 spannt das Speicherelement 96 die Speicherzelle 60 in den Einschaltausgangszustand vor, der dem vorhergehenden Ab­ schaltausgangszustand entspricht. Dieses Vorspannen wird da­ durch herbeigeführt, daß mindestens ein Eingang der Speicherzelle 60 einem elektrischen Feld ausgesetzt wird, das von dem polarisierten ferroelektrischen Element erzeugt wird.

Die Fig. 5 und 6 zeigen weitere Ausführungsformen der Er­ findung mit unterschiedlichen elektrischen Anordnungen des Speicherelements 96. Beispielsweise werden in Fig. 5 zwei Speicherelemente 96 benutzt, wobei jedes Element zwischen einem der Kreuzleiter und V_ss eingesetzt ist. In Fig. 6 sind ähnliche Paare ferroelektrischer Speicherelemente 96 zwi­ schen den Kreuzleiter und V_cc angeordnet. Andere Änderungen sind möglich, ohne die Erfindung zu verlassen.

Claims (14)

1. Leistungsunabhängige, statische Lese/Schreib- Speicherzelle in einer integrierten Halbleiterschaltung mit mehreren Speicherzellen, die jeweils aufweisen:
ein Halbleitersubstrat (101), zwei kreuzgeschaltete Treiber­ transistoren (80, 82), deren aktive Bereiche in dem Halblei­ tersubstrat ausgebildet sind und die Gates aufweisen, eine erste die Treibertransistoren-Gates (113, 114) formende leitfähige Schicht (106) und eine physikalisch neben der ersten leitfähigen Schicht angeordnete ferroelektrische Schicht (140), die während des Speicherzellenbetriebs von den in der ersten leitfähigen Schicht ausgebildeten Transi­ stor-Gates elektrisch polarisiert wird, um die kreuzgeschal­ teten Treibertransistoren (80, 82) beim Einschalten der Speicherzelle gemäß der elektrischen Polarisation der ferro­ elektrischen Schicht automatisch vorzuspannen.

2. Speicherzelle nach Anspruch 1, ferner gekennzeich­ net durch:
einen Dünnfilm-Lasttransformator (84, 86, 130) für jeden Treibertransistor, wobei jeder Lasttransistor eine Gate-Re­ gion (124, 126) aufweist, sowie eine zweite leitfähige Schicht (107) über der ersten leitfähigen Schicht (106) zum Ausbilden der Dünnfilm-Transistor-Gate-Regionen (124, 126), wobei die ferroelektrische Schicht (140) physikalisch zwi­ schen den ersten und zweiten leitfähigen Schichten angeord­ net ist, um von diesen elektrisch polarisiert zu werden.

3. Speicherzelle nach Anspruch 1, dadurch gekenn­ zeichnet, daß die kreuzgeschalteten Treibertransistoren (80, 82) bezüglich ihrer physikalischen Ausführungen und Abmes­ sungen zueinander symmetrisch ausgebildet sind.

4. Speicherzelle nach Anspruch 2 oder 3, dadurch ge­ kennzeichnet, daß die Dünnfilm-Lasttransistoren (84, 86) Treibertransistoren entsprechen und jeweils ein Gate (124, 126), Source- und Drain-Regionen (130, 132) haben, daß meh­ rere leitfähige Schichten (106, 107, 108) vorgesehen sind, in denen die Gates der Treibertransistoren und die Gate- Drain- und Source-Regionen der Lasttransistoren ausgebildet sind, und daß eine ferroelektrische Schicht physikalisch ne­ ben einer der leitfähigen Schichten ausgebildet ist.

5. Speicherzelle nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die kreuzgeschalteten Treiber­ transistoren und die entsprechenden Dünnfilm-Lasttransisto­ ren bezüglich ihrer physikalischen Auslegungen und Abmessun­ gen zueinander symmetrisch ausgebildet sind.

6. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die ferroelektrische Schicht physikalisch neben und zwischen zwei leitfähigen Schichten angeordnet ist.

7. Speicherzelle nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Treibertransistoren-Gates (113, 114) in der ersten leitfähigen Schicht (106) ausgebil­ det sind, die Gate-Regionen (124, 126) der Lasttransistoren (84, 86) in der zweiten leitfähigen Schicht (107) ausgebil­ det sind, daß die Source- und Drain-Regionen (130, 132) der Lasttransistoren in der dritten leitfähigen Schicht (108) ausgebildet sind, und daß die ferroelektrische Schicht (140) neben mindestens einer der ersten, zweiten und dritten leit­ fähigen Schicht angeordnet ist.

8. Speicherzelle nach Anspruch 7, dadurch gekenn­ zeichnet, daß die ferroelektrische Schicht physikalisch ne­ ben der ersten leitfähigen Schicht (106) ausgebildet ist, um von den Gates der Treibertransistoren elektrisch polarisiert zu werden.

9. Speicherzelle nach Anspruch 7, dadurch gekenn­ zeichnet, daß die ferroelektrische Schicht physikalisch ne­ ben der zweiten leitfähigen Schicht (107) angeordnet ist, um von den Gate-Regionen (124, 126) der Lasttransistoren (84, 86) elektrisch polarisiert zu werden.

10. Speicherzelle nach Anspruch 7, dadurch gekenn­ zeichnet, daß die ferroelektrische Schicht physikalisch zwi­ schen der ersten und zweiten leitfähigen Schicht (106, 107) angeordnet ist, um von den Gates der Treibertransistoren und den Gate-Regionen der Lasttransistoren elektrisch polari­ siert zu werden.

11. Speicherzelle nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß über dem Halbleitersubstrat (101) zwei Treibertransistoren ausgebildet sind, die kreuz­ geschaltet sind, um ein bistabiles Flipflop zu bilden, und daß mindestens eine ferroelektrische Schicht physikalisch neben der ersten leitfähigen Schicht angeordnet ist und beim beim Betrieb des bistabilen Flipflops elektrisch polarisiert wird, um die Treibertransistoren beim Einschalten des Flipflops gemäß der elektrischen Polarisation der ferroelek­ trischen Schicht vorzuspannen.

12. Speicherzelle nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß die ferroelektrische Schicht in Sandwich-Bauweise zwischen der ersten und zweiten leitfähigen Schicht (106, 107) angeordnet ist.

13. Speicherzelle nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die elektrisch miteinander ver­ bundenen Last- und Treibertransistoren jeweils einen Inver­ ter bilden und mehrere leitfähige Regionen vorgesehen sind, in denen die Gate-Regionen und aktiven Regionen der Treiber- und Lasttransistoren ausgebildet sind, wobei die leitfähigen Regionen jeweils eine leitfähige Kreuzschaltung zwischen den beiden Invertern bildet, und daß die ferroelektrische Schicht physikalisch neben mindestens einer der leitfähigen Kreuzschaltungen angeordnet ist, um beim Betrieb der Inver­ ter elektrisch polarisiert zu werden und automatisch die In­ verter beim Einschalten der Speicherzelle gemäß der elektri­ schen Polarisation der ferroelektrischen Schicht auf zuladen.

14. Speicherzelle nach Anspruch 13, dadurch gekenn­ zeichnet, daß die ferroelektrische Schicht physikalisch zwi­ schen den leitfähigen Kreuzleitern vorgesehen ist.