DE3312263C2 - Integrierte Hochspannungs-Verteiler-und Steuerschaltungsanordnung und Verfahren zur selektiven Einspeisung einer Hochspannung in Schaltungsknoten - Google Patents

Description

Die vorliegende Erfindung betrifft eine integrierte Hoch­ spannungs-Verteiler- und Steuerschaltungsanordnung sowie ein Verfahren zur selektiven Einspeisung einer Hochspannung in Schaltungsknoten nach dem Oberbegriff der Patentansprüche 1 und 9 bzw. 17.

Elektronisch umprogrammierbare Halbleiterspeicher (EAPROM) können im allgemeinen mit Spannungen relativ niedriger lo­ gischer Pegel von gewöhnlich 5 V ausgelesen werden. Floating-Gate-Speicher werden jedoch mit höheren Spannungen von beispielsweise 20 bis 25 V programmiert bzw. gelöscht. Derartige hohe Spannungen sind bei integrierten Halbleiter­ speichern bisher wegen des hohen Strombedarfes von Decodier­ schaltungen extern erzeugt worden.

Floating-Gate-Speicher werden üblicherweise für Systeme ver­ wendet, bei denen eine elektrisch änderbare Langzeitdaten­ speicherung erforderlich ist. Ein Floating-Gate ist eine Insel aus leitendem Material, die elektrisch gegen ein Sub­ strat isoliert, jedoch kapazitiv mit dem Substrat gekoppelt ist und dabei das Gate eines MOS-Transistors bildet. In Ab­ hängigkeit vom Vorliegen oder Fehlen von Ladung auf dem Floating-Gate wird der MOS-Transistor durchgeschaltet oder gesperrt, was der Speicher einer binären "1" oder "0" entsprechend dem Vorhandensein oder Fehlen von Ladung auf dem Floating-Gate entspricht. Es sind verschiedene Möglich­ keiten zum Programmieren bzw. Löschen derartiger Speicher bekannt. Wenn sich die Ladung auf dem Floating-Gate befindet, bleibt sie im wesentlichen dauerhaft erhalten, da das Gate vollständig von Isoliermaterial umgeben ist, das das Entladen des Floating-Gate verhindert. Das Floating-Gate kann durch Injektion heißer Elektronen und/oder durch Tun­ neleffekte geladen werden. Das Löschen kann durch Bestrahlung mit UV-Licht oder Röntgenstrahlen, Lawinendurchbruch oder Tunneleffekt erfolgen.

Aus den US-PS 4 274 012, 4 300 212 und 4 314 265 sind inte­ grierte Halbleiterspeicher bekannt, bei denen die Programmier- und Löschsspannung unter anderem auch im Schaltkreis erzeugt wird, wie dies in der US-PS 4 263 664 und 4 326 134 beschrieben ist.

Ein Problem bei der Realisierung von integrierten Halbleiter­ speichern mit aus externen logischen Pegeln im Schalt­ kreis erzeugten hohen Programmierspannungen besteht darin, im integrierten Schaltkreis ausreichend hohe Ströme für De­ codierungszwecke zu erzeugen. Beispielsweise können mehr als 256 Decodierer für die Zeilenleitungen in einem Speicherfeld notwendig sein. In herkömmlicher statischer Logik für der­ artige Decodierer benötigen als Lastwiderstände geschaltete Transistoren einen Dauerstrom. Eine Schaltung mit beispiels­ weise 128 Decodierern würde einen Strom im Milliampere- Bereich benötigen, um 127 Decodierer während eines Schreib­ vorgangs selektiv zu sperren. Größere Speicherfelder würden noch mehr Strom benötigen. Im Schaltkreis integrierte Hoch­ spannungsgeneratoren können jedoch nur sehr begrenzte Ströme liefern. Beispielsweise kann eine integrierte Ladungspumpe einen Ausgangsstrom von etwa 10 µA liefern, der für eine übliche Speicheradressierung nicht ausreicht.

Daher wäre es zweckmäßig, die Generatorausgangsspannung derart verteilt steuern zu können, daß die Generatoren nicht überlastet werden.

Aus der DE-OS 30 37 315 ist ein programmierbarer Festwert­ speicher bekannt, bei dem zwischen einer Hochspannungsquelle und einem Zeilendecoder einen Satz von hochohmige Wider­ standselemente bildenden Verarmungstransistoren vorgesehen ist, um eine Hochspannung selektiv auf eine ausgewählte Zeilenleitung zu koppeln. Diese Zeilenleitung wird durch einen Zeilen-X-Decoder ausgewählt, welcher eine logische Hochspannung auf die ausgewählte Zeile führt, während alle anderen - nicht ausgewählten - Zeilenleitungen geerdet werden. Dabei ziehen alle nicht ausgewählten Zeilenleitungen Strom aus der Hochspannungsquelle, so daß ein mitin­ tegrierter Hochspannungsgenerator nicht verwendbar ist. Um zu verhindern, daß die Hochspannung auf den Decoder der ausgewählten Zeile gekoppelt wird, ist ein Satz von Verar­ mungstransistoren zwischen den X-Decoder und die Zeilenlei­ tung gekoppelt. Wäre dies nicht der Fall, würde die Schal­ tung für die ausgewählte Zeile zerstört werden. Bei einem derartigen Festwertspeicher wird also auch ein Strom in nicht ausgewählte Zeilenleitungen gezogen, der darüber hin­ aus die Hochspannungsquelle auch noch extern stark belastet. Da, wie oben ausgeführt, mit integrierten Hochspannungsver­ sorgungen lediglich ein begrenzter Ausgangsstrom zur Verfü­ gung steht, muß beim Festwertspeicher nach dieser Druck­ schrift eine externe Hochspannungsquelle vorgesehen werden.

Aus der US-PS 4 095 282 ist ein nicht flüchtiger MNOS-Speicher bekannt, bei der Zeilenauswahlsignale für den Lösch- und Schreibbetrieb mittels einer Varactorschaltung verstärkt werden.

Aus "Electronics", 10. Februar 1982, Heft 3, Seiten 121 bis 125 ist ein elektrisch löschbarer integrierter Halbleiter­ speicher bekannt, bei dem ein mit Ladungspumptechnik arbeitender Stromdecoder zur Ansteuerung von Zeilen-, Spalten- und Leseleitungen vorgesehen ist, um einen Gleichstromver­ brauch zu vermeiden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine einfache kompakt integrierte Schaltungsanordnung sowie ein Verfahren zur selektiven Verteilung einer Hochspannung auf mindestens einen Schaltungsknoten unter Ausschaltung der Einspeisung eines hohen Stroms in weitere nicht ausgewählte Schaltungsknoten, insbesondere für ein Speicherfeld mit einer großen Anzahl von Zeilenleitungen, anzugeben.

Diese Aufgabe wird bei einer integrierten Hochspannungs-Ver­ teiler- und Steuerschaltungsanordnung sowie bei einem Ver­ fahren zur selektiven Einspeisung eines hohen Potentials in Schaltungsknoten eines integrierten Speichersystems der eingangs genannten Art durch die Merkmale des kennzeichnenden Teils der Patentansprüche 1 und 9 bzw. 17 gelöst.

Weiterbildungen sowohl hinsichtlich der erfindungsgemäßen Schaltungsanordnungen als auch hinsichtlich des erfindungsge­ mäßen Verfahrens sind Gegenstand entsprechender Unteransprü­ che.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:

Fig. 1 ein schematisches Blockschaltbild eines Ausführungsbeispiels eines erfindungsgemäßen elektrisch umprogrammierbaren Speichers mit wahlfreiem Zugriff;

Fig. 2 ein Schaltbild eines Ausführungsbeispiels einer Hochspannungs-Verteiler- und Steuerschaltungsanordnung für den Speicher nach Fig. 1;

Fig. 3 eine Draufsicht eines Ausführungsbeispiels in Form eines integrierten Schaltkreises der Schaltungsanordnung nach Fig. 2;

Fig. 4 eine geschnittene Seitenansicht eines Kopplungs/Entkopplungstransistors im dargestellten Ausführungsbeispiel nach Fig. 2;

Fig. 5 eine Draufsicht eines Ausführungsbeispieles einer elektrisch umprogrammierbaren Speicherschaltung, die im Speicher nach Fig. 1 und 2 verwendbar ist;

Fig. 6 eine geschnittene Seitenansicht der in Fig. 5 dargestellten integrierten Speicher­ schaltung längs der Linie 6-6;

Fig. 7 schematisch den Aufbau eines Speicher­ zellenfeldes nach Fig. 5; und

Fig. 8 in einem Diagramm die Arbeitszustände der in Fig. 2 dargestellten Schaltungsanordnung.

Durch die Erfindung werden allgemein Verfahren und integrierte Schaltungen geschaffen, um wahlweise Hochspannungspotentiale an Schaltungselemente, wie beispielsweise an leistungslose Speicherelemente in einem leistungslosen Festspeicherfeld zu legen. Derartige Schaltungssysteme können Decodiereinrichtungen zum Laden eines oder mehrerer gewählter Schaltungselementknotenpunkte aus einer Vielzahl derartiger Knotenpunkte auf ein erstes elektrisches Potential und zum Laden der anderen Knoten­ punkte der Vielzahl von Knotenpunkten auf ein zweites Potential, eine Kopplungs/Entkopplungseinrichtung zum elektrischen Isolieren des wenigstens einen gewählten Schal­ tungselementknotenpunktes oder der gewählten mehreren Schal­ tungselementknotenpunkte, die auf das erste Potential auf­ geladen sind, und selektive Hochspannungsladeeinrichtungen umfassen, um wahlweise einen oder mehrere elektrisch isolierte Ausgangsknotenpunkte auf dem ersten Potential auf ein höheres Potential aufzuladen, das größer als das erste Potential ist, während eine Aufladung der anderen Knoten­ punkte auf das hohe Potential verhindert wird. Die Ver­ fahren und die integrierten Schaltungssysteme sind insbe­ sondere zum Steuern und Verteilen von relativ hohen Potentialen im Bereich von etwa 10 V bis etwa 50 V zweckmäßig, die durch in Form von integrierten Schaltungen auf einem Plättchen ausgebildete Hochspannungsgeneratoren erzeugt werden, die eine begrenzte Stromausgangsleistung im Bereich von etwa 0,1 bis etwa 100 µA haben, wobei die Spannungspotentiale wahlweise und adressierbar auf einen Ort aus einer Vielzahl von möglichen Bestimmungsorten übertragen werden können. Gemäß der Erfindung kann ein relativ hohes Potential an einen oder mehrere Bestimmungsorte aus einer Vielzahl von wenigstens etwa 128 Bestimmungsorten, beispielsweise an eines von 256 Bytes aus jeweils acht Speicherzellenbits gelegt werden.

In Hinblick auf die verschiedenen Ausführungsbeispiele aus integrierten Schaltungselementen können Verteilungs- und Steuerschaltungen zur Verfügung gestellt werden, um wahlweise ein hohes Potential an einen Ausgangsknotenpunkt zu legen, welche Schaltungen eine Einrichtung zur Aufnahme eines Signales mit hoher Spannung und einem maximalen Potential von wenigstens etwa 10 V, vorzugsweise im Bereich von etwa 15 bis 40 V, eine Einrichtung zum Wahrnehmen des Potentials des Ausgangsknotenpunktes und eine Einrichtung umfassen, die auf das wahrgenommene Potential des Aus­ gangsknotenpunktes anspricht, um ein hohes Potential von wenigstens etwa 10 V, vorzugsweise im Bereich von etwa 15 bis 40 V an den Ausgangsknotenpunkt zu legen, wenn das wahrgenommene Potential des Knotenpunktes über einem vor­ bestimmten Wert liegt, und um das Anlegen einer hohen Spannung an den Ausgangsknotenpunkt zu verhindern, wenn das wahr­ genommene Potential des Ausgangsknotenpunktes unter einem vorbestimmten Wert liegt. Es ist erwünscht, daß der Ausgangs­ knotenpunkt sich in einem im wesentlichen schwimmenden elektrischen Zustand befindet und die Einrichtung, die auf das wahrgenommene Potential des Ausgangsknotenpunktes anspricht, eine hohe Spannung aufnehmenden Einrichtung übertragen kann, wenn das wahrgenommene Potential über einem vorbe­ stimmten Wert liegt, und die im wesentlichen vollständig eine Übertragung der hohen Spannung zwischen der die hohe Spannung aufnehmenden Einrichtung und dem Ausgangsknoten­ punkt verhindert, wenn das wahrgenommene Potential am Ausgangsknotenpunkt unter einem vorbestimmten Wert liegt. Derartige Verteilungs- und Steuerschaltungen benötigen im wesentlichen keinen Strom, beispielsweise weniger als einige Nanoampere, um zu arbeiten. Vorzugsweise können die vorbestimmten wahrgenommenen Potentialwerte auf logischen Pegelpotentialen in einem Speicherfeld oder einer anderen Schaltungslogik basieren, d. h. diesen Potentialen entsprechen oder zwischen diesen Potentialpegeln liegen und können die Ausgangsknotenpunkte elektrisch isolierbare Wort- oder Spaltenleitungen des Speicherfeldes sein. In dieser Hinsicht ist es insbesondere vorteilhaft, wenn der Ausgangsknotenpunkt der Verteilungs- und Steuerschaltung eine Zeilen- oder Wortleitung eines leistungsfreien Fest­ speicherfeldes sein kann, die auf ein Steuerpotential aufgeladen und elektrisch auf dem Steuerpotential durch eine ge­ eignete Decodier- und Entkopplungsschaltung isoliert werden kann. In dieser Hinsicht sind gemäß eines weiteren Gedanktens der Erfindung integrierte Schaltungselemente vorgesehen, um die elektrische Verbindung eines Knotenpunktes, wie bei­ spielsweise einer Wortleitung eines leistungsfreien Fest­ speicherfeldes mit der Zeilendecodierschaltung zu steuern, um wahlweise Eingangsadressensignale zu dekodieren und ein Ausgangspotential mit logischem Pegel an einen wahlweisen adressierten Ausgangsknotenpunkt der Decodierschaltung zu legen. Es sind Einrichtungen vorgesehen, die ein bestimmtes Potential mit logischem Pegel an den adressierten Ausgangs­ knotenpunkt, beispielsweise eine Wortleitung des Speicher­ feldes legen und anschließend elektrisch den Knotenpunkt gegenüber der Decodierschaltung isolieren, wobei das Potential mit logischem Pegel, das am Knotenpunkt vor der elektrischen Isolierung gelegen hat, ein Potential sein kann, das über dem Potential liegt, das von der Hochspannungssteuerschaltung als ein Zustand zum Anlegen des Hochspannungspotentials an den Ausgangsknotenpunkt erkannt wird. Das Schaltungs­ steuerelement kann die elektrische Verbindung der Decodier­ schaltung mit nicht ausgewählten Knotenpunkten beibehalten, um die nicht ausgewählten Knotenpunkte auf einem Potential zu halten, das durch die Hochspannungsverteilungs- und -steuerschaltung als ein Zustand zum Verhindern des Anlegens der Hochspannung an den Knotenpunkt erkannt wird.

Es versteht sich insbesondere im Hinblick auf die folgende Beschreibung im einzelnen, daß die Hochspannungsverteilungs- und -steuerschaltung mit einer herkömmlichen Zeilen- oder Wortleitungsschaltung kombiniert werden kann und Einrich­ tungen enthalten kann, um wahlweise die Wortleitungen zu isolieren, um dadurch ein kompaktes und leistungsfähiges System mit niedrigem Stromverbrauch zum adressierbaren Anlegen von Hochspannungspotentialen an ein leistungsfreies Festspeicherfeld zu liefern.

Was allgemein die erfindungsgemäßen Verfahren anbetrifft, so werden Verfahren zum wahlweisen Anlegen von hohen Potentialen in integrierten Schaltungssystemen, wie beispielsweise leistungslosen Festspeicherfeldern und ähnlichem geschaffen, bei denen ein gewählter Ausgangsknotenpunkt oder mehrere gewählte Ausgangsknotenpunkte, wie beispielsweise Wort­ leitungen eines Speicherfeldes adressiert und auf ein bestimmtes erstes Steuerpotential aufgeladen werden, während die anderen Knotenpunkte auf ein bestimmtes zweites Potential aufgeladen werden. Unter dem Begriff der Aufladung ist im allgemeinen Sinn zu verstehen, den jeweiligen Knoten­ punkten gewünschte Potentiale zu geben, was eine Erhöhung des Potentials, eine Verringerung des Potentials oder ein Beibehalten der Potentiale beinhalten kann, was von den jeweiligen Potentialen der Knotenpunke zum Zeitpunkt der Aufladung abhängt. Bei bevorzugten Ausführungsbeispielen dieser Verfahren kann das erste und das zweite Steuerpotential den Potentialen mit logischem Pegel entsprechen, die durch die herkömmliche Decodierschaltung wahlweise an die Wortlei­ tungen des Speicherfeldes gelegt werden können.

Derartige Verfahren beabsichtigen weiterhin wenigstens den gewählten einen Knotenpunkt oder die gewählten mehreren Knotenpunkte elektrisch zu isolieren. Die anderen nicht ge­ wählten Knotenpunkte können in ähnlicher Weise elektrisch isoliert werden oder fortlaufend auf dem zweiten Potential mit logischem Pegel über eine Verbindung mit einer geeigneten Potentialquelle, wie beispielsweise der Speicherdecodierschaltung gehalten werden. Das Verfahren beabsichtigt weiterhin die Aufladung von einem oder mehreren elektrisch isolierten Knotenpunkten von einem ersten Steuerpotential auf ein hohes Potential. Das kann dadurch erfolgen, daß die Potentiale der Knotenpunkte wahrgenommen werden und ein hohes Potential an elektrisch isolierte Knotenpunkte auf einem ersten Potential mit logischem Pegel gelegt wird, während im wesentlichen vollständig das Anlegen eines hochen Potentials an Knotenpunkte verhindert wird, die auf einem zweiten Potential mit logischem Pegel gehalten sind. In dieser Weise kann ein wesent­ licher Stromabfluß zu Hochspannungsquellen vermieden werden.

Nachdem allgemein verschiedene Aspekte der Erfindung be­ schrieben wurden, wird im folgenden die Erfindung im einzelnen bezüglich eines leistungslosen Festspeichersystems 10 be­ schrieben, das in den Fig. 1 bis 8 dargestellt ist.

In Fig. 1 ist schematisch ein Ausführungsbeispiel 10 eines leistungslosen Festspeichersystems mit elektrisch änderbarem Inhalt dargestellt, das eine adressierbare Verteilungs- und Steuerschaltung mit niedrigem Energieverbrauch enthält, um wahlweise eine auf dem Plättchen erzeugte Hochspannungsver­ sorgung an eine oder mehrere gewählte leistungslose Speicher­ zellen mit elektrisch änderbarem Inhalt im Speicherfeld zu legen. Wie es in Fig. 1 dargestellt ist, umfaßt das leistungs­ lose Festspeicherfeld 10 eine zentral angeordnete Gruppe 12 von leistungslosen Festspeicherelementen 600, die von einem Typ sein können, wie er in der oben genannten US-Patent­ anmeldung S.N. 230 683 beschrieben ist.

Obwohl die Speicherzellen 600 den Gateaufbau mit schwimmen­ dem Potential der Patentanmeldung 230 683 (US-PS 4 486 769) verwenden, ver­ steht es sich, daß verschiedene Arten von leistungslosen Festspeicherzellen und Speicherfeldern einschließlich EAPROM-Speicherfeldern und programmierbaren logischen Speicherfeldern verwandt werden können, die eine Ladung elektrisch speichern und löschen, und daß die vorliegende Erfindung dabei einen breiten Anwendungsbereich findet. Im Speicherfeld 12 sind die einzelnen leistungslosen Festspeicher­ zellen 600 in einem N×M-Feld angeordnet, das über eine Vielzahl von N Reihen oder Wortleitungen X bis X+N adressiert und in M adressierbaren Spaltenleitungen angeordnet ist, die symbolisch in Fig. 1 als Spaltenleitungen Y bis Y+M in herkömmlicher Weise dargestellt sind. Die Anzahl N und M der Wort- und Spaltenleitungen kann in Abhängigkeit von der Größe des Speicherfeldes 12 und dementsprechend mit der Anzahl der Speicherzellen 600 variieren, die im Feld 12 auf­ genommen und adressiert werden können. Bei einem typischen 8K-Speicherfeld können 128 Wortleitungen und 64 Spaltenleitungen vorgesehen sein, während bei einem 32K-Speicherfeld die jeweilige Anzahl der Leitungen doppelt so groß ist. Mehr­ fachfelder 12 können auf einem einzigen integrierten Schaltungs­ plättchen gebildet sein, um eine erhöhte Speicherleistungs­ fähigkeit von einer gegebenen Speicherauslegung zu liefern.

In üblicher Weise werden weiterhin die Zeilenleitungen X bis X+N über einen Zeilendecodierer 20 adressiert, der eine Vielzahl von Decodiersegmentschaltungen 200 bis 200+N umfaßt, von denen jede einer jeweiligen Zeilenleitung entspricht.

Bei dem dargestellten Ausführungsbeispiel 10 stellen die je­ weiligen Decodiersegmentschaltungen, die in üblicher Weise vorgesehen sein können, die elektrische Verbindung zu den jeweiligen Zeilenleitungen über eine Koppler/Entkopplergruppe 32 her, die eine entsprechende Anzahl von Kopplungs/Ent­ kopplungstransistoren 500 bis 500+N umfaßt, wie es später mehr im einzelnen erläutert wird. Die Kopplungs/Entkopplungs­ transistoren werden über ein Steuerpotential Vc gesteuert, das von einer Steuerschaltung 24 für den Zeilenanschluß und zum Freigeben eines Hochspannungsgenerators an einer Steuer­ leitung 22 liegt, deren Arbeitsweise später mehr im einzelnen beschrieben wird.

Die Spaltenleitungen des dargestellten Ausführungsbeispiels sind in ähnlicher Weise mit einer Eingangs/Ausgangs(I/O)-Puffer­ schaltung 14 und einer Spaltendecodiertorschaltung 16 ver­ sehen, die eine Vielzahl von Spaltenschaltungen 400 bis 400+M zum Decodieren der Spaltenleitungen Y bis Y+M jeweils umfaßt. Die Spalten-Eingangs/Ausgangspufferschaltung und die Spalten­ decodiertorschaltung können in üblicher Weise vorgesehen sein und müssen nicht näher beschrieben werden. Die Spalten­ schaltungen und die Spaltenleitungen können dazu vorgesehen und verwandt werden, die Elemente 600 des Speicherfeldes 12 in herkömmlicher Weise zu adressieren und stehen in keiner direkten Beziehung zur Funktion der Hochspannungsworttreiber­ schaltungen 18. In dieser Hinsicht ist die dargestellte Speichervorrichtung 10 gleichfalls mit einer 5-V-Energie­ versorgung, Eingangs/Ausgangsstiften und Adressenstiften versehen, wie es angegeben ist.

Das dargestellte Ausführungsbeispiel des leistungslosen Fest­ speichers 10 ist weiterhin mit einer Hochspannungswort- oder -zeilentreiberschaltung 18 versehen, die eine Vielzahl von N Hochspannungstreiberschaltungen 300 bis N+300 umfaßt, von denen jede einer jeweiligen Zeilenleitung X bis X+N entspricht, und die elektrische Verbindung zu der jeweiligen Zeilen­ leitung X bis X+N herstellt. Wie es in Fig. 1 dargestellt ist, legen die Hochspannungstreiberschaltungen ein Hoch­ spannungssignal HV von einem auf den Plättchen ausge­ bildeten Hochspannungsgenerator 30 an eine oder mehrere gewählte Zeilenleitungen X bis X+N, wie es später mehr im einzelnen beschrieben wird.

Jede der Hochspannungstreiberschaltungen der Hochspannungs­ worttreiberschaltung 18 empfängt ein Hochspannungsquellen­ signal HV und ein Hochspannungssteuersignal HVC über je­ weilige Leitungen 26, 28 von einem geeigneten Hochspannungs­ quellengenerator 30. Der Hochspannungsquellengenerator 30, der die angegebenen Hochspannungssignale HV 26 und HVC 28 liefert, kann eine in integrierter Schaltung ausgebildete Ladungspumpe oder ein Spannungsvervielfacher mit geeigneter Auslegung sein, wie er beispielsweise in den US-PS 4 263 664 und 4 326 134 dargestellt ist, obwohl auch andere Generatorauslegungen verwandt werden können. Vorzugsweise liefert der Generator 30, dann, wenn er arbeitet, ein relativ langsam ansteigendes Ausgangssignal HV, das so gewählt ist, daß es zum Programmieren der ge­ gebenen Art der Speicherzelle geeignet ist, die im Feld 12 verwandt ist. Es sei darauf hingewiesen, daß das HV-Signal 28 des Generators 30 im typischen Fall ein Potential im Be­ reich von 15 bis 45 V haben kann, was von den Programmier- und Löscherfordernissen der Zellen 600 abhängt und daß die Stromausgangskapazität im typischen Fall im Bereich von 5 bis 15 µA liegen kann. Das HVC-Signal ist ein Steuersignal mit einem Potential, das etwas über dem des HV-Signales liegt, wobei das HVC-Signal keiner wesentlichen Stromaus­ nutzung unterworfen sein soll.

Bei dem dargestellten Ausführungsbeispiel 10 sind die Aus­ gangsknotenpunkte der Zeilendecodierschaltungen 200 bis 200+N jeweils mit einem Ende ihrer jeweiligen Zeilenleitungen X bis X+N über die jeweiligen Kopplungs/Entkopplungstransistoren 500 bis 500+N verbunden. Die Zeilenleitungen, die im übrigen im wesentlichen vollständig durch ein geeignetes Dielektrikum, wie beispielsweise Siliciumdioxid, isoliert sind, sind an ihren jeweiligen gegenüberliegenden Enden mit den einzelnen Hochspannungstreiberschaltungen der Treiberschal­ tungsbank 18 verbunden. Mittels der Kopplungs/Entkopplungs­ schaltungsanordnung 32 können die Zeilenleitungen elektrisch im Zustand mit schwimmendem Potential isoliert werden und kann die Zeilenleitungskapazität dazu benutzt werden, dynamisch einen als "hoch" oder "tief" decodierten Zustand in Form eines ge­ speicherten Potentials (nominell ein Potential mit logischem Pegel von beispielsweise 0 oder 5 V) an einer gewählten Zeilenleitungskapazität zu speichern, nachdem der Zeilen­ decodierer 20 von der Zeilenleitung über den jeweiligen Kopplungs/Entkopplungstransistor 32 abgekoppelt ist. Dadurch wird der Verteilungs- und Steuerschaltung 18 eine Information gegeben, die diese dazu benutzt, zu bestimmen, ob eine Hochspannung, beispielsweise das HV-Signal an die jeweiligen Zeilenleitung zu legen ist oder nicht. Gleichzeitig wird die Verteilungs- und Steuerschaltung 18 von dem Niedrigimpedanz­ zeilendecodierer 20 über die Kopplungs/Entkopplungsgruppe 32 abgekoppelt, so daß die Hochspannungsverteilungs- und -steuerschaltung 18 mit niedriger Leistung nicht mit der Niedrigimpedanzzeilendecodierschaltungsanordnung 20 mit relativ hoher Leistung in Konflikt gerät.

Obwohl die Spaltentor- und Eingangs/Ausgangsschaltung und die Zeilendecodierschaltung in herkömmlicher Technik vorge­ sehen sein können und daher nicht näher beschrieben werden müssen, sind die Koppler/Entkopplergruppe 32 und die Hoch­ spannungszeilentreiberschaltung 18 neue Bauelemente, die anhand des in Fig. 2 dargestellten Ausführungsbeispiels näher beschrieben werden, die einen einzelnen Kopplungs/ Entkopplungstransistor 501 der Entkopplungsgruppe 32, eine einzelne Zeilenleitung Xn des Speicherfeldes 12 und eine einzelne Hochspannungsverteiler- und -steuerschaltung 301 der Hochspannungszeilentreiberschaltung 18 des in Fig. 1 dargestellten Ausführungsbeispiels 10 zeigt. Das darge­ stellte Ausführungsbeispiel 10 kann vorzugsweise die 5 V n- Kanal-MOS-Technik verwenden, es versteht sich jedoch, daß andere Verfahren und logische Pegelparameter gleichfalls verwandt werden können. Die verschiedenen Bauteile in Fig. 2 sind weiter in den Fig. 3 bis 7 dargestellt.

Die in den Fig. 1 bis 7 dargestellte Verteilungs- und Steuer­ schaltung ist extrem leistungsarm (Leistung im wesentlichen gleich Null), dynamisch dekodierbar, hat eine niedrige Anzahl von Bauteilen und nimmt nur einen kleinen Auslegungsflächen­ bereich ein. Die Schaltung wird zunächst bezüglich der schematischen Darstellung in Fig. 2 beschrieben und anschließend werden die jeweiligen Bauteile näher anhand der Fig. 3 bis 7 beschrieben.

Wie es in Fig. 2 dargestellt ist, ist die Verteilungs- und Steuerschaltung 301 mit einem Ende der Zeilenleitung Xn des Speicherfeldes 12 gekoppelt. Bei dem in Fig. 2 darge­ stellten Ausführungsbeispiel ist die Wort- oder Zeilenleitung Xn von einem wirksamen Widerstand Rw, der eine Funktion der Leitungslänge, des Querschnittes und des Materials des Aufbaues ist, und einer Kapazität Cw wiedergegeben, die sich hauptsächlich zwischen der Wortleitung und dem einkristallinen Halbleitersubstrat entwickelt. Der wirksame Widerstand der Wortleitung, die aus polykristallinem Silicium oder einem anderen geeigneten leitenden Material hergestellt sein kann, kann im typischen Fall im Bereich von etwa 5-50 000 Ohm, beispielsweise bei etwa 5000 Ohm liegen. Die wirksame Kapazi­ tät der Wortleitung, die die Kapazität der einzelnen damit verbundenen Speicherzellen sowie die Kapazität einschließt, die zur Wortleitung selbst gehört, kann im typischen Fall im Bereich von etwa 1 bis etwa 10 Pikofarad liegen.

Das Hochspannungszeilentreibersegment 301 umfaßt einen Knoten­ punkt HV zum Empfang des Hochspannungssignales von der Leitung 26 des Generators 30 und einen Transistor T3 zum Regu­ lieren der Leitung zwischen der Zeilenleitung Xn und dem HV-Knotenpunkt unter der Steuerung des Transistors T2, des Kondensators C_c und des Knotenpunktes HVC, an dem das HVC-Steuersignal von der Leitung 28 des Generators 30 liegt. Das andere Ende der Zeilenleitung Xn ist mit dem Kupplungs/ Entkopplungstransistor 501 verbunden, der ein Verarmungs- Last-MOS-Transistor T1 ist, dessen Schwellenspannung Vt im Bereich von etwa -1 bis -2V liegt und der seinerseits zum Ausgangsknotenpunkt Vd eines herkömmlichen NOR-Decodier­ segmentes 201 durchschaltet. Der Kopplungs/Entkopplungs­ transistor 501 hat im typischen Fall im leitenden durchge­ schalteten Zustand einen Widerstand von etwa 8000 Ohm oder weniger und vorzugsweise 5000 Ohm oder weniger und in seinem vollständig gesperrten nicht leitenden Zustand vor­ zugsweise einen Widerstand von einer Milliarde Ohm oder mehr bei Raumtemperatur (beispielsweise 25°C). Der Decodieraus­ gangsknotenpunkt Vd hat ein logisches Nennpotential (bei­ spielsweise 0 bis 5 V) in Abhängigkeit davon, ob die Zeilen­ leitung durch den Decodierer 201 adressiert ist oder nicht.

Das Potential Vc, das am Gate des Kopplungs/Entkopplungs­ transistors 501 liegt (das als Knotenpunkt Vc dargestellt ist), hängt davon ab und bestimmt, ob die Lese- oder Hochspannungs­ arbeitsweise der Vorrichtung gewählt ist. Das Signal Vc zum Steuern der Kopplung oder Entkopplung der Zeilenleitung Xn vom Decodierer 201 wird von einer geeigneten Leitung von dem Regler 24 jedem Kopplungs/Entkopplungstransistor T1 der jeweiligen Schaltungen 500 bis N+500 der Schaltung 22 geliefert.

Die Steuerspannung Vc für das Gate des Verarmungstransistors T1 hat ein logisches Potential mit hohem Pegel von etwa 5 V und ein logisches Potential mit niedrigem Pegel im Bereich von 0-2 V in Abhängigkeit davon, ob die Zeilenleitung Xn an den Decodierer 201 anzuschließen oder vom Decodierer 201 abzutrennen ist. Wenn der EAPROM 10 im Festwertlese­ betrieb verwandt wird, ist die Zeilenleitung Xn elektrisch mit dem Decodierer 201 über den Transistor T1 verbunden, der mit einem 5-V-Gatepotential Vc durchgeschaltet gehalten wird, das am Transistor anliegt. Wenn der EAPROM 10 programmiert wird, kann die Leitung Xn effektiv von einem 5-V-Decodierpotential VD abgetrennt werden, indem ein niedriges Potential Vc mit 0-2 V an das Gate des Verarmungstransistors T1 gelegt wird. Obwohl der dargestellte Transistor T1 ein Verarmungs-MOS-Transistor ist, kann er auch als Anreicherungs­ typ ausgebildet sein, was jedoch weniger bevorzugt ist, da die Steuerspannung Vc dann +7 V oder mehr beim Lesen, bei dem die Zeilenleitung Xn mit dem Decodierknotenpunkt VD verbunden ist, und unter 5 V beim Hochspannungsbetrieb betragen kann, bei dem die Zeilenleitung beim Knotenpunkt VD abgekoppelt ist. Nach Vollendung eines Programmierzyklus kann der Generator 30 ausgeschaltet werden und kann das Steuerpotential Vc auf ein 5-V-Potential zurückgeführt werden, um wieder die Wortleitungen mit dem Decodierer zu verbinden.

Bei der Programmierarbeitsweise der Vorrichtung 10 wird eine Hochspannung an eine oder mehrere gewählte Zeilenleitungen über die Verteilungs- und Steuerschaltungen 300 bis 300+N gelegt. Wie es angegeben ist, umfaßt die Steuer- und Verteilungsschaltung 301 wie die anderen Schaltungen einen Transistor T3, der die Übertragung des Hochspannungssignales HV auf die Zeilenleitung Xn reguliert. Das Gatepotential des Transistors T3 wird durch die Wechselwirkung des Transistors T2, der das Potential der Zeilenleitung wahrnimmt, und des Kondensators C_c reguliert, der das Hochspannungssteuersignal HVC an das Gate des Transistors T3 ankoppelt. Die Funktion des Kondensators C_C besteht darin, die Hochspannung HVC an das Gate des Transistors T3 anzukoppeln, während der Transistor T2 Source und Gate des Transistors T3 ankoppelt oder entkoppelt und der Transistor T3 die Hochspannung HV an die Zeilenleitung Xn ankoppelt oder von der Zeilenleitung Xn abkoppelt.

Bei dem dargestellten Ausführungsbeispiel wird ein Potential Vcc an das Gate des Transistors T2 gelegt, das die Energie­ versorgungsspannung ist, die den Zeilendecodierschaltungen und allen anderen Grundschaltungen der integrierten Schal­ tungsvorrichtungen 10 gemeinsam ist (Vcc beträgt im typischen Fall 5 V±10%).

Bei dem dargestellten Ausführungsbeispiel kann der Wort­ leitungswiderstand Rw im Bereich von im wesentlichen 0 bis 10⁷ Ohm liegen und kann die Zeilenleitungskapazität Cw im Bereich von 0,1 Pikofarad bis 100 Pikofarad liegen, was von der Größe, dem dielektrischen Material und dem Leitermaterial usw. abhängt, die verwandt werden. Die Transistoren T2 und T3 können im typischen Fall Z/L-Ver­ hältnisse von 2/10 bis 10/5 haben (Dimension in µm), die es erlauben, daß das Treibersegment 301 leicht längs einer Speichergangbreite des Feldes 12 paßt.

In dieser Hinsicht können der dargestellte Kopplungs/Ent­ kopplungstransistor 501 und die Verteilung von Steuer­ schaltung 301 mit kleinem Leitungsabstand entsprechend dem Leitungsabstand im Speicherfeld ausgelegt werden. Der Leitungsabstand kann in herkömmlicher Weise im Bereich von etwa 10 bis etwa 30 µm liegen, was für einen ziemlich dichten modernen Speicher mit einer Auslegungsbreitenvorschrift von 5 oder 4 µm bezeichnend ist. Die Auslegungsbreitenvorschrift kann herab­ gesetzt werden, um eine höhere Dichte zu liefern.

Nachdem allgemein die Schaltung von Fig. 2 beschrieben wurde, werden im folgenden anhand der Fig. 3 bis 7 die verschiedenen Bauteile näher beschrieben. In Fig. 3 ist eine Drauf­ sicht auf ein integriertes Schaltungsmuster für eine Hochspannungsverteilungs- und -steuerschaltung 301 in Fig. 2 dargestellt, bei der die verschiedenen Schichten der Vorrichtung übereinanderliegend dargestellt sind. Die Bauteile der Vorrichtung können wie die anderen integrierten Bauteile des EAPROM 10 auf einem einkristallinen Siliciumsubstrat vom P-Leitungstyp nach bekannten Herstel­ lungsverfahren ausgebildet sein. Bei der dargestellten Vor­ richtung bildet ein N+ Implantat 32 im Substrat Kanalbe­ reiche, die von einer dünnen Oxidschicht für die Anreicherungs­ transistoren T2 und T3 überdeckt sind. Die Transistoren T2 und T3 stellen in der in Fig. 3 dargestellten Weise über die Oxidschicht eine elektrische Ver­ bindung mit darüberliegenden Metall- (beispielsweise Aluminium-) Leitungen 31, 33, 35, 37 her, die jeweils mit der Zeilen­ leitung Xn, der Leitung 26 für das HV-Signal, der Leitung 28 für das HVC-Signal und dem Kondensator Cc verbunden sind. Der Kondensator Cc ist seinerseits durch die N+ Implantatzone 34 als einer Platte gebildet und stellt den elektrischen Kontakt zum HVC-Signaleingang über die Ver­ bindung 35 und eine dielektrisch isolierte Polysilicium­ elektrode 36 zwischen der metallischen Verbindungsleitung 37 und der Implantatzone 34 her. Eine Verlängerung der oberen Polysiliciumkondensatorplatte 36 bildet das Gate des Transistors T3. Das Gate des Transistors T2 wird in ähnlicher Weise von einer Polysiliciumleitung 38 gebildet (die über der dünnen Implantatoxidschicht der N+ Implantat­ zone 32 liegt), die die elektrische Verbindung zu einer Energieversorgung Vcc von 5 V herstellt.

Ein herkömmlicher n-Kanalverarmungstransistor 501 ist in Fig. 4 im Querschnitt dargestellt, wobei die Elektroden 42, 44, die mit den N+ Implantaten in Kontakt stehen, mit dem Decodierausgang VD und der Wortleitung Xn jeweils verbunden sind und das Gate 46, das durch eine geeignete dielektrische Schicht von der darunterliegenden Zone vom n-Leitungstyp getrennt ist, die Leitfähigkeit der Ein­ richtung 501 steuert.

Ein leistungsloses Speicherfeld, dessen Wortleitungen zwischen dem Kopplungs/Entkopplungstransistor 501 in Fig. 4 und der Hochspannungsschaltung 301 in Fig. 3 liegen, kann aus einem im wesentlichen einkristallinen Siliciumhalb­ leitersubstrat vom p-Leitungstyp gebildet werden, wobei die drei nacheinander aufgebrachten, mit einem Muster versehenen, geätzten und isolierten leitenden Schichten 420, 422 und 424 in den Fig. 5-7 dargestellt sind. Es versteht sich, daß die Wortleitungen Xn, die die Wortleitungen X bis X+N wiedergeben, in den Fig. 5-7 in vertikaler An­ ordnung dargestellt sind, während die Spaltenleitungen in horizontaler Anordnung dargestellt sind. Zonen 426 vom zum Substrat entgegengesetzten Leitungstyp sind in das ein­ kristalline Substrat eingebracht und gegenüber dem Substrat durch einen Sperrübergang isoliert. Eine dielektrische Schicht isoliert die Zonen 426 vom n-Leitungstyp gegenüber den Polysiliciumschichten, die jeweils eine Programmier­ elektrode 101 und ein darüberliegendes Gate 102 mit schwim­ mendem Potential und eine Wortwähl/löschelektrode 103 bilden, die über dem Gate mit schwimmendem Potential liegt. Eine Zone 426 vom n-Leitungstyp bildet eine Vorspannelektrode 104 im Substrat, die unter einem Teil der Wortwähl/lösch­ elektrode, der Programmierelektrode und dem Gate mit schwimmen­ dem Potential liegt. Ein Teil 106 des Gates 102 mit schwim­ mendem Potential bildet das Gate eines MOS-Zugriffs­ transistors 108, der im Zugriffstransistorkanal 110 gebildet ist, um den elektrischen Potentialladezustand des Gate 102 mit schwimmendem Potential zu erfassen.

Eine spiegelbildsymmetrische Zelle 601 ist in Fig. 5 in Verbindung mit der Zelle 600 dargestellt. Diese Zellen 600, 601 bilden ein Zellenpaar, das wiederholt werden kann, um ein Speicherfeld zu bilden das sich sowohl in die X-Richtung (von oben nach unten) als auch die Y-Richtung (von links nach rechts) erstreckt. In einem derartigen Speicherfeld verläuft die Wortwähl/löschelektrode 103 zu den aneinander angrenzenden Zellen, um Zeilen- oder Wortwählleitungen des Feldes zu bilden. Die Programmier­ elektrode 101 wird in Y-Richtung zu angrenzenden Zellen wiederholt, um Spaltenprogrammierleitungen des Speicher­ feldes zu bilden. Die MOS-Zugriffstransistoren 108 der beiden Zellen teilen sich eine gemeinsame Drain 416, die als N-Diffusions- oder Implantatbereich im P-Substrat ausgebildet ist, und mit einer darüberliegenden Metall­ leitung 417 verbunden ist, um die Wahl in Y-Richtung der Zelle als Teil des Speicherfeldes wahrzunehmen. Ein N- Diffusions- oder Implantatbereich vom selben Typ im P-Substrat bildet die gemeinsame Sourceleitung für die Transistoren 108 in Y-Richtung. Der Bereich zwischen Source und Drain jeweils bestimmt den Kanalbereich des MOS-Zugriffs­ transistors. Obwohl ein getrennter Zugriff zu den einzelnen Bits im Speicherfeld erwünscht ist, sind bei dem in Fig. 1 dargestellten Ausführungsbeispiel die Zellen in Bytegruppen von beispielsweise acht Zellen oder acht Bits jeweils organisiert, wobei Zellenpaare, die horizontal verlaufen, einen Teil eines derartigen Byte bilden. Während des Betriebes derartiger Speicherzellen kann das Substrat auf etwa Null Volt vorgespannt sein, kann der N-Kanal auf etwa Null Volt vorgespannt sein und können Programmier- und Löschspannungen von +25 bis 40 V wahlweise an die polykristallinen Substratelektroden vom N-Leitungstyp gelegt werden. Wie es dargestellt ist, kann in üblicher Weise eine X-Y-Dekodierschaltung vorgesehen sein.

Die polykristallinen Siliciumschichten 420, 422 und 424 können in üblicher Weise aufgebracht, mit einem Muster versehen, geätzt, oxidiert werden und die N-Substrat­ schicht 426 wird in üblicher Weise eindiffundiert und implantiert. Wie es am besten in Fig. 6 dargestellt ist, isolieren dielektrische Siliciumdioxidschichten 112, die bei dem dargestellten Ausführungsbeispiel von dem jeweiligen Siliciumsubstrat oder Polysiliciumelementen nach herkömm­ lichen Verfahren der thermischen Oxidation auf eine Zwischen­ elementstärke von etwa 100 nm (1000 Å) aufgewachsen sind, dielektrisch das Substrat und die Polysiliciumschichten voneinander. Das Gate 102 mit schwimmendem Potential, die Programmier­ elektrode 101 und die Wortleitungen Xn (Wähl/Löschelektrode 103) sind aus Polysiliciumschichten gebildet, die in ge­ eigneter Weise der Reihe nach niedergeschlagen, geätzt und oxidiert oder in anderer Weise mit einem Muster versehen und nach herkömmlichen fotolithografischen Verfahren herge­ stellt sind, um den dargestellten Aufbau der Einrichtung zu bilden, wie er in Fig. 5-7 gezeigt ist. Die verschiedenen Bauelemente sind so dargestellt, als wären die dielektrischen Schichten 112 durchsichtig, so daß der darunterliegende Elektrodenaufbau dargestellt werden kann. Weitere Einzel­ heiten des Aufbaues der Einrichtung sind in Querschnitts­ ansichten in Fig. 6 dargestellt.

Die Programmierelektrode 101 weist zugehörige Unebenheiten auf, um einen diodenartigen Aufbau mit der benachbarten glatten Unterfläche des Gates 102 mit schwimmendem Potential zu bilden. Unebenheiten liefern dieselbe diodenartige Charakteristik zwischen dem Gate mit schwimmendem Potential und der Wortwähl/löschelektrode 103.

Eine dritte Polysiliciumschicht 424 ist (nach dem Ätzen und Oxidieren der zweiten Gateschicht mit schwimmendem Potential) über dem Gate 102 mit schwimmendem Potential niedergeschlagen und so bearbeitet, daß eine Wortwähl/ löschelektrode 103 gebildet ist, die in Verbindung mit den Unebenheiten auf der oberen Außenfläche des Gates 102 mit schwimmendem Potential und der von der Vorspann­ elektrode 104 erhaltenen Vorspannung eine Einrichtung zum Abführen von Elektronen vom Gate mit schwimmendem Potential bildet.

Die Vorspannelektrode 104 ist in das P-Substrat diffundiert oder implantiert und hat die Funktion, daß sie das Gate 102 mit schwimmendem Potential in passender Weise während des Schreib-, Lösch- und Lesearbeitsvorganges vorspannt. Die Vorspannelektrode 104 ist den Sourceleitungen 418 des Transistors 108 gemeinsam, so daß die Sourceleitungen 418 die Vorspannung für die Elektrode 104 liefern können.

Durch eine geeignete Vorspannung des Gates 102 mit schwimmendem Potential auf eine positive Polarität bezüglich der Programmierelektrode 101 werden die Elektroden von der Programmierelektrode 101 zum Gate 102 mit schwimmendem Potential durchtunneln. Nach Abnahme der Vorspannung vom Gate 102 mit schwimmendem Potential werden die durchge­ tunnelten Elektroden am Gate mit schwimmendem Potential zusammengehalten, da sie nicht die Energie haben, die Energiesperre des isolierenden Oxids 112 zu überwinden. Die Elektronen können im wesentlichen unbegrenzt am Gate mit schwimmendem Potential gehalten werden, wenn sie nicht entfernt werden, und liefern eine negative elektrische Ladung für das Gate mit schwimmendem Potential, die ausreicht, um den MOS-Zugriffstransistor 108 zu sperren.

Die Elektronen können vom Gate mit schwimmendem Potential mittels der Wortleitung 103 abgeführt werden, die durch eine dielektrische Siliciumdioxidschicht 114 von der Oberfläche des Gates 102 mit schwimmendem Potential, die Unebenheiten enthält, getrennt und so angeordnet ist, daß sie einen Teil der Oberfläche des Gates 102 überlappt.

Durch eine geeignete Vorspannung der Löschgateelektrode 103 auf ein ausreichend hohes positives Potential bezüglich des Gates mit schwimmendem Potential können die Elektronen dazu gebracht werden, von den Unebenheiten an der oberen Außenfläche des Gates mit schwimmendem Potential zur Löschelektrode durchzutunneln. In dieser Weise kann das Gate 102 mit schwimmendem Potential mit einer relativ positiven Ladung versehen werden, die ausreichend positiv ist, um den N-Kanal-MOS-Transistor 108 durchzuschalten.

Ein Teil 106 des Gates 102 mit schwimmendem Potential in einem Kanal 110 bildet die Gateelektrode des MOS-Zugriffs­ transistors 108, der Source- und Drainbereiche 120, 122 umfaßt, die jeweils Teile der gemeinsamen Source­ leitung 418 und Drainleitung 416 sind und alle vom N⁺- Leitfähigkeitstyp sind. Diese Bereiche 120, 122 sind durch Zwischenteile des P-Substrates getrennt, die jeweils durch die Spannung der Wortleitung (Wähl/Löschgate 103) und die Spannung des Bereiches 106 des Gates 102 mit schwimmendem Potential moduliert werden.

Wenn die Speicherzelle 600 arbeitet, wird das Gate 102 mit schwimmendem Potential entweder mit einem Elektronen­ überschuß aufgeladen, der bewirkt, daß seine Spannung niedrig (negativ) wird, und dadurch bewirkt, daß der entfernt angeordnete Zugriffstransistor 108 sperrt, oder wird das Gate mit schwimmendem Potential relativ positiv dadurch aufgeladen, daß Elektroden abgeführt werden, was bewirkt, daß die Spannung hoch wird, wodurch der Zugriffstransistor 108 durchgeschaltet wird. Das Durchschalten oder Sperren des Zugriffstransistors 108 bildet die Basis zum Feststellen des Speicherzustandes des Gates 102 mit schwimmendem Potential der Speicherzellen 600. Dieser Speicherzustand des Gates 102 mit schwimmendem Potential kann geändert werden, indem Elektronen in das Gate eingeführt werden (Programmieren) oder indem Elektronen vom Gate abgeführt werden (Löschen).

Die Programmierelektrode 101 bildet einen Kondensator, der eine Kapazität CP mit der benachbarten Fläche des Gate 102 mit schwimmendem Potential hat und dem Gate mit schwimmendem Potential/Ladung (Elektronen) liefert, wenn eine ausreichende Spannung über dem Kondensator ent­ wickelt ist. Wenn das Gate mit schwimmendem Potential negativ aufgeladen ist, sperrt der Feldeffekttransistor 108. Das Gate 102 mit schwimmendem Potential bildet gleich­ falls einen Kondensator mit einer Kapazität CW mit der Wortleitung (Wähl/Löschelektrode 103). Wenn das Gate 102 mit schwimmendem Potential positiv geladen ist, was dann der Fall ist, wenn Elektronen vom Gate 102 mit schwimmendem Potential über den Löschkondensator CW durchgetunnelt sind, ist der Feldeffekttransistor 108 durchgeschaltet. Die Löschelektrode 103 liefert eine Ladungssenke zum Abführen von Ladung vom Gate 102 mit schwimmendem Potential, wenn die Spannung über dem Kondensator CW groß genug ist, damit Elektronen vom Gate 102 mit schwimmenden Potential durch­ tunneln.

Die Vorspannelektrode 104, die im Substrat ausgebildet ist und die Schicht 104 umfaßt, bildet einen relativ großen Kondensator mit einer Kapazität CS mit dem Gate mit schwimmendem Potential. Während des Programmierens wird das elektrische Potential der Vorspannelektrode auf einen hohen Pegel (beispielsweise 26 V) vorzugsweise dadurch gebracht, daß die Spannung auf der Sourceleitung 418 erhöht wird. Während des Löschens wird das Potential der Vorspannelektrode 104 auf einen niedrigen Pegel (beispielsweise etwa 0 V) gebracht.

Wie es in der US-PS 4 486 769 beschrieben ist, sollten geeignete Kapazitätsbeziehungen eingehalten werden, um sicherzustellen, daß in den Kondensatoren CP, CW und CS Felder auftreten, die zum Programmieren, Lesen und Löschen des Gates mit schwimmendem Potential stark genug sind.

Die Zelle 600 kann in einer dichten Anordnung von kompakten Zellen betrieben werden. Fig. 5 zeigt zwei Zellen 600, 601, die sich einen gemeinsamen Drainkontakt des Zugriffstransistors teilen, und die eine zu wiederholende Einheit in einer großen integrierten Schaltungsanordnung von Speicherzellen 12 bilden können. Die Abmessungen der Einheitszelle des dargestellten Zellenpaares können etwa 20 µm (Y-Richtung) und 30 µm (X-Richtung) für eine Auslegungsregel von 4 µm betragen. In Verbindung mit der Beschreibung einer derartigen Arbeit in einer Zellenanordnung ist in Fig. 7 eine symbolische Darstellung der einzelnen Speicherzellen 600, 601, 602, 603, 604 gezeigt, die sich Source- und Drainleitungen mit Spiegelbildzellen 605, 606, 607, 608 teilen, um die Dichte zu erhöhen. Polysiliciumwortleitungen (Wähl/Löschelektrode 103) setzen sich von Zelle zu Zelle quer über das Feld 12 zum Wählen der Zellen fort und dienen als Wortwählgates Xn, Xn+1 usw. Bei dieser Darstellung ist eine Anzahl von Zellen in einer Speicherfeldanordnung gezeigt, die im N×M Feld 12 fortgesetzt wird. Jede Zelle kann im Feld 12 geschrieben, gelöscht und gelesen werden, ohne die unmittelbar und diagonal benachbarten Zellen oder Spiegelbildzellen zu stören.

Typische Arbeitsspannungen, die dem in Fig. 7 dargestellten Speicherfeld für die Elemente des Speicherfeldes aufgeprägt werden, um die verschiedenen beschriebenen Speicherfunktionen zu erfüllen, können die folgenden sein:

Es ist zweckmäßig, in dieser Tabelle einige Verhältnisse ausführlich zu behandeln. Beim Programmieren oder Einschreiben der Zelle 601 wird die gewählte Wortwähl/löschgateleitung W1, die durch das Anlegen eines Potentials von 5 V durch die Arbeit des Dekodierers 20 ausgewählt ist, anschließend in einen schwimmenden elektrisch isolierten Zustand durch die Arbeit der Kopplungs/Entkopplungsgruppe 32 gebracht und mit einem Spannungsimpuls von +36 V über die Arbeit der Hochspannungsverteilungs- und -steuerschaltung 18 versehen. Die Sourceleitung S1 liegt auf 26 V, um zusätzlich die Vorspannungselektrode 104 vorzuspannen, die dadurch das Gate mit schwimmendem Potential über den Kondensator CS positiv vorspannt, um somit den Elektronenfluß zum Gate mit schwimmendem Potential der Zelle 601 von der Programmleitung P1 zu fördern. Die Wortwähl/ löschleitung ist auf +36 V vorgespannt, um das Potential des Gates mit schwimmendem Potential weiter zu erhöhen. Sonst würde der Kondensator CW als Last wirken, so daß verhindert würde, daß das Gate mit schwimmendem Potential auf einen ausreichenden Pegel ansteigt, damit ein Programmieren erfolgen kann. Da die Leitung S1 auf 26 V liegt, kann die Drainleitung D1 auf 26 V liegen, um einen unerwünschten Stromfluß zu unterbrechen. Um ein Programmieren in der Zelle 604 zu vermeiden, bei der W2 und P1 gleich 0 V und S1 gleich +26 V sind, ist das Kapazitätsverhältnis zwischen CW, CP und CS so gewählt, daß das Potential des Gate mit schwimmendem Potential nicht so groß ist, daß es ein Durchtunneln der Elektronen von P1 zum Gate mit schwimmendem Potential bewirkt. Um die benachbarte Zelle 602 nicht zu programmieren, wird die Programmleitung P2 gleichzeitig auf annähernd +26 V gehalten, um zu verhindern, daß Elektronen von der nicht gewählten Zelle 602 in das Gate mit schwimmendem Potential eintreten. Die Sourceleitung S2 liegt auf +26 V, so daß D2 aus demselben Grund, wie er oben angegeben wurde, gleichfalls gleich +26 V sein muß, um D1 hoch vorzuspannen, wenn S1 auf einem hohen Pegel liegt. Die Spannung der Leitung P2 ist willkürlich auf +26 V gewählt, und kann irgendeinen anderen Wert haben, der so festgelegt ist, daß die Arbeit der Zelle optimiert ist.

In ähnlicher Weise kann die Zelle 601 gelöscht werden, ohne daß Störungsprobleme an den benachbarten Zellen 602, 603 oder 604 auftreten. In diesem Fall liegt das Wortwähl/löschgate W1 auf +36 V durch eine entsprechende Arbeit des Decodierers 20, der Kopplung/Entkopplungsbank 32 und des Hochspannungstreibers 18 und liegen alle anderen Elektroden außer den Elektroden P2, S2 und D2 auf 0 V. Die Leitung P2 ist auf +26 V vorgespannt, um eine Störung der Zelle 602 zu verhindern, indem das Potential zwischen P2 und W1 so klein gehalten wird, daß kein Durchtunneln auftritt. Da in der Zelle 603 P2 einen hohen Wert (annähernd +26 V) hat und S2 gleichfalls einen hohen Wert (annähernd +26 V) hat, ist das Gate mit schwimmendem Potential gegenüber P2 negativ vorgespannt.

Bei der Arbeit verwendet die in Fig. 2 dargestellte Hochspannungsverteilungs- und -steuerschaltung ein dynamisches Aufladen und Entladen des kapazitiven Systems. Der Aufladezustand der isolierten Wortleitung Xn ist über die Verwendung des Kopplungs/Entkopplungstransistors 501 vorgegeben und steuert anschließend das Ansprechen der Verteilungs- und Steuerschaltung 301, die mit der Wortleitung verbunden ist. In dieser Weise wird die Hochspannungsschaltung 301 mit niedriger Leistung mit dem Zeilendecodierer 201 kompatibel gehalten.

Der Zeilendecodierer 201 ist eine Hochgeschwindigkeitsschaltung mit hoher Leistung und niedriger Impedanz aufgrund seiner Funktion der schnellen Decodierung beim Lesevorgang des Speichers, der im typischen Fall innerhalb 1 bis 100 ns ausgeführt wird. Die Verteilung von Steuerschaltung 300 erfüllt andererseits im typischen Fall ihre Funktion über ein Zeitintervall von einigen Millisekunden, was wesentlich langsamer als die Decodier- und Lesefunktion für den Speicher ist. Durch die Verwendung einer dynamischen kapazitiven Steuerkopplung und durch die Anordnung der Decodierschaltungsanordnung an einem Ende der jeweiligen Wort- oder Zeilenleitungen und der Verteilungs- und Steuerschaltungsanordnung am anderen Ende der Zeilenleitungen, um diese räumlich zu trennen, wird die Potentialinkompatibilität dieser Schaltungen gemildert. Die Adressier- und Decodierfunktion der herkömmlichen Leseschaltung 201 wird beim Adressieren und Verteilen des Hochspannungssignals HV ausgenutzt, das auf das Auflösen der Programmierarbeitsweise der Vorrichtung 10 durch den Generator 30 erzeugt wird.

Wie dargestellt, dient im Hochspannungsbetrieb ein Isoliertransistor T1 zur An- und Abschaltung des Zeilendecodierers 201 an die bzw. von der Zeilenleitung Xn. Während des schnellen Lesevorganges bei niedriger Spannung der Vorrichtung 10 ist dieser Kopplungs/Entkopplungstransistor durchgeschaltet, so daß der Zeilendecodierer 201 mit der Zeilenleitung Xn verbunden ist. Während der Zeit, während der diese Bauelemente miteinander verbunden sind, überläuft der Zeilendecodierer, der die niedrige Impedanz hat, vollständig die Funktion der Hochspannungsverteilungsschaltung.

Die Isoliertransistoren T1 der Kopplungs/Entkopplungsgruppe können durch einen logischen Befehl gesperrt werden, indem das anliegende Steuerpotential Vc in geeigneter Weise geändert wird. Wenn es wünschenswert ist, von der Lesebetriebsart der Vorrichtung 10 auf die Programmierbetriebsart der Vorrichtung umzuschalten, wird die Isoliertransistorbank 32 (Fig. 1) gesperrt und wird anschließend ein Befehl über eine geeignete Einrichtung dem Generator 30 gegeben, weiter die Hochspannungssignale HV und HVC zu erzeugen, um die gewählte Zeilenleitung auf eine hohe Spannung anzuheben. Die Hochspannungsverteilungssteuerschaltung von Fig. 2 kann das Potential ihrer zugehörigen einzelnen Zeilenleitung dann, wenn diese gewählt ist, auf eine hohe Spannung anheben, und es ist ein Steuermechanismus vorgesehen, so daß eine ausgewählte Zeilenleitung auf hohes Potential gehen kann, während die anderen auf niedrigem Potential bleiben. Es ist ein besonders wünschenswertes Merkmal des dargestellten Ausführungsbeispiels, daß die Hochspannungsdecodierfunktion vom Zeilendecodierer geliefert werden kann, wodurch verhindert wird, daß eine weitere Decodierschaltung für die Hochspannungsverteilung auf die Wortleitungen vorgesehen ist.

Wenn der dargestellte Decodierer 20 arbeitet, wird eine vom Decodierer 20 adressierte gewählte Zeilenleitung auf 5 V ansteigen und werden die anderen Zeilenleitungen notwendigerweise auf einem niedrigen Spannungspegel (von beispielsweise 0 bis 1 V) gehalten. Auf das Anlegen eines Entkopplungssteuerpotentials Vc an die Kopplungs/Entkopplungstransistorbank 32 bleibt diese Zeilenleitung elektrisch isoliert oder auf dem 5-V-Potential schwimmend und zeigt diese Zeilenleitung, gemessen bei konstanter Spannung, eine stabile Impedanz bei Raumtemperatur von wenigstens etwa einer Million Ohm, vorzugsweise von wenigstens etwa einer Milliarde Ohm gegenüber der Hochspannungsschaltung 301. In dieser Hinsicht sollte die isolierte Wortleitung am besten wenigstens 80% ihrer logischen Pegelladung von 5 V für wenigstens etwa 0,01 s und vorzugsweise für wenigstens 0,5 s bei Raumtemperatur auf die Isolierung durch den Transistor T1 halten können. Wenn die Hochspannungssignale HV und HVC erzeugt werden und an der Hochspannungstreiberbank 18 liegen, kann die Hochspannungsschaltung 301 das Potential von 5 V auf der isolierten Zeilenleitung Xn als einen Befehl erkennen, die Hochspannung HV auf die Zeilenleitung zu übertragen, die elektrisch durch den entsprechenden Kopplungs/Entkopplungstransistor 201 isoliert wurde. Ein niedriges Potential auf der Zeilenleitung wird durch die Verteilungs- und Steuerschaltung 301 als ein Steuersignal erkannt, die Übertragung des Signals HV auf die Zeilenleitung Xn zu verhindern.

Während der normalen Lesefunktion werden den Hochspannungsschaltungen willkürlich Potentiale von 5 V und 0 V geliefert, eine Hochspannung wird jedoch nicht auf die Verteilungs- und Steuerschaltungsbank 18 während eines Lesevorganges übertragen. Während des Lesebetriebes der Vorrichtung 10 werden darüber hinaus die Hochspannungssignale HV und HVC nicht aktiviert, außer daß eine Vorspannung von annähernd 4 V an der HV-Leitung 426 liegt, um einen Stromfluß von irgendeiner Wort- oder Zeilenleitung durch einen Transistor T3 zur HV-Signalleitung 426 zu verhindern, was die Zeilenleitung während des Hochgeschwindigkeitslesevorganges in nicht notwendiger Weise belasten würde. Zur Vorbereitung für den Hochspannungsbetrieb wird eine Zeilenleitung wie beim Lesebetrieb gewählt. Sie bleibt dann länger als die normale Lesezykluszeit von beispielsweise etwa 250 ns aufgrund der Trennung der Zeilenleitung von der Decodierschaltung mittels des Kopplungs/Entkopplungstransistors 501 auf einem höheren Potential. In dieser Hinsicht sollte der Entkopplungstransistor T1 eine Impedanz von wenigstens 10 Millionen Ohm, vorzugsweise von wenigstens einer Milliarde Ohm liefern, wenn er sperrt, wobei die gesamte stationäre Impedanz bei konstantem Potential von jeder Zeilenleitung X bis X+N im schwimmenden Zustand durch die Arbeit des Entkopplungstransistors T1 an den jeweiligen Schaltungen der Hochspannungsbank 18 am besten 10 Millionen Ohm und insbesondere 500 Millionen Ohm bei Raumtemperatur überschreiten sollte. Die isolierte Zeilenleitung wird dementsprechend ihre Ladung für ein relativ langes Zeitintervall halten, so daß die Zeilenleitung als Speicherbit, beispielsweise als aufgeladener Kondensator, verwandt werden kann, um eine 5-V-Ladung für die Verteilungsschaltungen 18 zu halten. Nachdem ein Entkopplungspotential Vc an die Isoliertransistoren 32 gelegt ist, wird die Hochspannung HV an die Bank der Verteilungsschaltungen 18 gelegt, was mittels des Zeilendecodierers in der im Vorhergehenden beschriebenen Weise eine gewählte Hochpotentialwortleitung auf ein höheres Potential bringt, während die Niedrigpotentialwortleitungen auf dem niedrigen Potential gehalten werden. Der dargestellte Isoliertransistor 501 unterbricht nicht vollständig die Verbindung zum Zeilendecodierer bei niedriger Decodierspannung, sondern kommt vielmehr in einen Zwischenleitungszustand derart, daß dann, wenn der Zeilendecodierer 201 auf einem niedrigen Potential liegt, der Isoliertransistor noch eine ausreichende Leitfähigkeit zwischen dem Zeilendecodierer und der Zeilenleitung Xn hat, damit der Decodierer die Zeile auf einem niedrigen Potential halten kann, welcher Zustand durch die Verteilungs- und Steuerschaltung 18 als ein Signal erkannt wird, eine Übertragung von irgendeiner Hochspannung darauf zu verhindern. Wenn jedoch das Potential VD des Zeilendecodierers 201 über diesem Zwischenschwellenwert liegt und beispielsweise 5 V beträgt, wird die Verbindung zur Zeilenleitung Xn unterbrochen, so daß die Zeilenleitung effektiv frei ist oder in ihrem Potential schwimmt.

Anhand von Fig. 8 wird im folgenden die Arbeitsweise der in Fig. 2 dargestellten Schaltung in Form der gezeigten Zeit- und Potentialdiagramme beschrieben. Wie es dargestellt ist, gibt es zwei Grundarbeitsweisen des gezeigten Speichersystems 10, nämlich eine Lesearbeitsweise, bei der der Speicher durch den Zeilendecodierer 20 und die Spaltendecodierschaltungsanordnung 14, 16 in im wesentlichen üblicher Weise adressiert und decodiert wird, und ein Hochspannnungsbetrieb zum Programmieren der Speicherelemente, von denen jedes zwei Zustände hat. Wie es in Fig. 8a und 8b für nicht gewählte und gewählte Zeilen jeweils dargestellt ist, wird beim Lesen keine Hochspannung durch den Generator 30 erzeugt oder dem HV- oder HVC-Eingangsknotenpunkt der Verteilungs- und Steuerschaltung zugeführt und bleibt die Kopplungs/Entkopplungstransistorbank 32 im durchgeschalteten leitenden Zustand, indem ein geeignetes Steuerpotential Vc an die Vc-Eingangsknotenpunkte gelegt wird. Beim Lesen wird die dekodierte Information über den Decodierer 20 in herkömmlicher Weise auf die jeweiligen Knotenpunkte VD der Decodiersegmente 200 bis 200+N übertragen, die über jeweilige Kopplungs/Entkopplungstransistoren 500 bis 500+N übertragen. Während des Lesevorganges wird die Steuerspannung Vc für die Kopplungs/Entkopplungstransistoren auf 5 V gehalten. so daß die jeweiligen Transistoren T1 im durchgeschalteten Zustand gehalten werden. Während des Lesens des Speicherfeldes 10 wird sich das jeweilige Potential VD, das von den Decodierschaltungen 200 bis 200+N über die jeweiligen Kopplungs/Entkopplungstransistoren anliegt, mit einer Adressierungsänderung von etwa 5 V auf etwa 0 V ändern, welches Potential direkt auf die jeweilige Zeilenleitung übertragen wird. Die jeweilige Hochspannungssteuerschaltung (beispielsweise die Schaltung 301 in Fig. 2) erfährt das Zeilenpotential an der Source des Transistors T3 und der Source des Transistors T2, ohne daß irgendein Arbeitsvorgang in der Schaltung beim Lesen bewirkt wird, da die hohe Spannung während des Lesens nicht an der Verteilungs- und Steuerschaltung 18 liegt. Wenn die Zeilenleitung auf einem logischen Nennpotential von 5 V liegt, wird das Potential der Drain des Transistors T2 (Fig. 2) zugeführt und über den Transistor T2 übertragen, um funktionell zum Sourceknotenpunkt des Transistors T2 zu werden, der das Gate des Transistors T3 ist. In dieser Weise wird ein relativ hohes logisches Potential von annähernd 4 V dem Gate des Transistors T3 übertragen, wenn die gewählte Zeilenleitung auf einem Potential von 5 V liegt. Wenn die Zeilenleitung auf 5 V und das Gate des Transistors T3 auf 4 V liegen, würde die Schaltung dazu neigen, die Source des Transistors T3 (die die Hochspannungsleitung ist) auf etwa 3 V zu ziehen. Da jedoch kein Stromweg durch den Transistor T3 beim Fehlen einer anliegenden hohen Spannung an der Hochspannungsverteilungsschaltungsbank 18 vorhanden ist, ist ersichtlich, daß während des Lesens der Decodierer 20 und die Zeilenleitungen frei sind, sich zwischen 0 und 5 V ohne Störung von der Hochspannungsschaltung 18 zu bewegen. Um eine mögliche Störung vom HV-Knotenpunkt auf die Zeilenleitung weiter auszuschließen, wird der HV-Knotenpunkt auf einer kleinsten Vorspannung von etwa 4 V in der im vorhergehenden beschriebenen Weise über eine geeignete herkömmliche Schaltung gehalten, wenn der Hochspannungsgenerator 30 nicht arbeitet.

Dieser Arbeitsvorgang ist in den Fig. 8a und 8b dargestellt, in denen der Lesevorgang gezeigt ist, bei dem ein Decodiererpotential mit niedrigem Pegel und ein Decodiererpotential mit hohem Pegel der Zeilenleitung in herkömmlicher Weise ohne Störung von der Hochspannungsverteilungsschaltung 18 übertragen werden. Beim Lesen reagiert das Wortleitungspotential Vw auf das Decodiererpotential VD, und zwar nur auf das Potential VD.

Bei der Hochspannungsarbeitsweise, die in Fig. 8 dargestellt ist, wird der Decodierer 201 in normaler Weise dazu verwandt, die Decodierfunktion zu erfüllen, was die Zeilenleitung entweder auf 0 oder 5 V entsprechend der normalen Adressierungsfunktion des Decodierers bringt. Wie es in Fig. 8 dargestellt ist, liegt dann, wenn der Decodiererpegel gleich Null vom Decodierer 201 übertragen wird, dieser Nullpegel an der jeweiligen Zeilenleitung Xn. Die Steuerspannung Vc der Kopplungs/Entkopplungsbank 500 bis 500+N fällt dann (beispielsweise auf 0 bis 2 V) ab, um eine Entkopplung der einen gewählten oder den mehreren gewählten Hochpotentialwort- oder -zeilenleitungen zu erzielen, während die nicht gewählten Zeilenleitungen auf dem Nullpotential bleiben. Während der Decodiererknotenpunkt VD der nicht gewählten Wort- oder Zeilenleitung oder der nicht gewählten Wort- oder Zeilenleitungen auf einem Potential von etwa 0 V liegt, liegt in dieser Hinsicht das Steuerpotential Vc von etwa 0 bis 2 V am Transistor T1 der Kopplungs/Entkopplungsbank 32. Da der Transistor T1 ein Verarmungstransistor ist, ist er dennoch durchgeschaltet, so daß er aktiv das Nullpotential, das über den Decodierer 201 an den Zeilenleitungen liegt, überträgt, so daß die Zeilenleitungen, an denen durch die Decodierergruppe 201 das Nullpotential gelegt worden war, nicht vollständig isoliert werden oder in einen schwimmenden Zustand kommen, sondern vielmehr durch die Verbindung zum Decodierer als zusätzlichem Zuverlässigkeitsfaktor auf Null Volt gehalten werden. Da darüber hinaus die Wortleitung auf 0 V gehalten wird, werden auch die Source des Transistors T3 und gleichfalls die Source des Transistors T2 der Hochspannungsverteilungs- und -steuerschaltungen (Fig. 2), die mit den jeweiligen Zeilenleitungen verbunden sind, auf einem Potential von nahe 0 V gehalten. Der Transistor T2 befindet sich im durchgeschalteten Zustand, da seine Source auf nahe 0 V liegt und sein Gate auf 5 V liegt. Der Drain des Transistors T2 ist an die Sourcespannung gekoppelt, so daß das Gate des Transistors T3 auf etwa 0 V liegt. Wenn bei diesen Arbeitsparametern die Hochspannungen HV und HVC an der Verteilungs- und Steuerschaltung 18 liegen, steigt der HVC-Knotenpunkt (der um etwa 4 V über dem Potential des HV-Signals gehalten wird), in seinem Potential an und versucht der HVC-Knotenpunkt das Gate des Transistors T3 über den Kondensator C aufzuladen, eine Aufladung des Gates des Transistors T3 ist jedoch nicht möglich, da der Transistor T2 durchgeschaltet ist. Der Transistor T3 bleibt daher gesperrt und verhindert eine Übertragung einer Spannung oder eines Stromes zur Wortleitung Xn.

Daß bei dem dargestellten Ausführungsbeispiel ein Anreicherungstransistor T3 vorgesehen ist, ist dafür von Bedeutung, im wesentlichen jeden Stromfluß zu nicht gewählten Wortleitungen zu verhindern, die auf einem Potential von 0 V liegen. Die Transistoren T2 sind in der dargestellten Weise Anreicherungstransistoren, können jedoch auch unter Verwendung von Verarmungstransistoren mit geeigneter Vorspannung verwirklicht werden, um die verschiedenen Schwellenspannungen zu reflektieren. Die Schaltungen der Schaltungsbank verbrauchen selbst im wesentlichen keinen Strom außer dem Leckstrom des PN-Überganges, der sehr klein ist.

Wenn bei der vierten Arbeitsweise die Zeilenleitung auf etwa 5 V dadurch ansteigt, daß sie im normalen Betrieb des Decodierers ausgewählt wird, steigt der Knotenpunkt VD auf 5 V an, welches Potential über den jeweiligen Kopplungs/Entkopplungstransistor T1 der Bank 32 übertragen wird, der sich während des Decodierbetriebes im normalen durchgeschalteten Zustand befindet. Wenn es erwünscht ist, Speicherzellen der gewählten Zeilenleitung zu programmieren, wird die Steuerspannung Vc des Kopplungs/Entkopplungstransistors 501 (Fig. 2) anschließend auf einen Wert zwischen 2 V und 0 V herabgesetzt, was bewirkt, daß der Verarmungstransistor T1 aufgrund des relativ höheren Potentials der Source- und Drainzonen des Transistors T1 sperrt. Dementsprechend wird die Zeilenleitung auf etwa 5 V aufgeladen und ist die Zeilenleitung anschließend vollständig isoliert oder im schwimmenden Zustand. Die Zeilenleitung wurde gleichfalls über den Transistor T2 der Verteilungs- und Steuerschaltung 18 aufgeladen und hat das Gate des Transistors T3 auf etwa 4 V aufgeladen. Zu diesem Zeitpunkt (Zeitpunkt t1 in Fig. 6) liegen die Hochspannungspotentiale HV und HVC an der Bank der Verteilungs- und Steuerschaltungen 18 über ein geeignetes Steuersignal am Generator 30. Da der Transistor T2 im wesentlichen sperrt, wird der Kondensator Cc das Steuerpotential HVC an das Gate des Transistors T3 koppeln. Dementsprechend wird das Hochspannungssignal HV vom Hochspannungsgenerator der Zeilenleitung übertragen und bleibt der Transistor T2 während des Aufladens der gewählten Zeilenleitung im gesperrten Zustand.

Das relativ hohe Potential (beispielsweise 4 V), das am Gate des Transistors T3 liegt, ist ausreichend hoch, um den hohen Schwellenwertabfall zu kompensieren, der daraus resultiert, daß Drain und Source des Transistors T3 auf einer relativ hohen Spannung (von beispielsweise 15 bis 40 V) liegen. Da der Kondensator Cc nur einen Teil (beispielsweise 80 bis 90%) der Spannung HVC, die am Gate des Transistors T3 liegt, in Abhängigkeit von seiner parasitären Gatekapazität ankoppelt, sollte das Steuersignal HVC entsprechend 10 bis 20% höher als das Signal HV bei dem dargestellten Ausführungsbeispiel sein, um die Übertragung des Signals HV von Drain zur Source des Transistors T3 zu erleichtern, wie es im Vorhergehenden angegeben wurde. Obwohl das dargestellte Speicherausführungsbeispiel 10 vorzugsweise in Betracht zieht, daß nur eine Wortleitung durch den Decodierer gewählt wird, versteht es sich, daß es wünschenswert sein kann, eine Decodierschaltung vorzusehen, die mehr als eine Leitung oder mehr als ein Element aus einer großen Anzahl von Speicherwortleitungen oder anderen Schaltungsknotenpunktelementen auswählt, wobei derartige Decodierer leicht vorgesehen werden können.

Der Hochspannungsbereich der Schaltung kann über eine geeignete Modifizierung des getasteten Diodendurchbruchs der verschiedenen Transistoren über eine geeignete Steuerung der Übergangsdotierungsprofile und eine Erhöhung der Gatespannung angehoben werden. Das dargestellte Ausführungsbeispiel verwendet die N-Kanal-MOS-Siliciumtechnik, es versteht sich jedoch, daß Systeme gemäß der Erfindung auch mit anderen Materialien und anderen Herstellungsverfahren, beispielsweise mit der p-Kanaltechnik bei einer geeigneten Modifizierung der Bauteile und der Spannungsparameter verwirklicht werden können.

Es versteht sich gleichfalls, daß trotz der Tatsache, daß im allgemeinen nur positive Spannungspotentiale beschrieben wurden, auch hohe negative Spannungspotentiale gemäß der Erfindung entwickelt und gesteuert werden können.

Obwohl verschiedene Aspekte der Erfindung, insbesondere in Hinblick auf ein spezielles Ausführungsbeispiel und eine spezielle Anwendung beschrieben wurden, können weitere Abwandlungen und Anpassungen vorgenommen werden. In diesem Zusammenhang versteht es sich, daß Vorrichtungen und Verfahren gemäß der Erfindung und Anordnung derartiger Vorrichtungen mit verschiedenen integrierten Schaltungstechnologien, wie beispielsweise der CMOS- (einschließlich CMOS/SOS-) Technik und der bipolaren integrierten Schaltungsauslegung kompatibel sind und in integrierten Schaltungen verwandt werden können, die CMOS- und bipolare integrierte Schaltungselemente enthalten.

Claims (18)

1. Integrierte Hochspannungs-Verteiler- und Steuerschaltungsanordnung zur selektiven Einspeisung einer Hochspannung in Schaltungsknoten (Xn) mit
einem Decoder (20) zur Einspeisung eines ersten Potentials in wenigstens einen ausgewählten Schaltungsknoten (Xn) einer Vielzahl von Schaltungsknoten (Xn) sowie zur Einspeisung eines zweiten Potentials in die anderen Schaltungsknoten (Xn) der Vielzahl von Schaltungsknoten (Xn), wobei der wenigstens eine ausgewählte Schaltungsknoten (Xn) im wesentlichen auf das erste Potential und die anderen Schaltungsknoten (Xn) auf das zweite Potential aufgeladen werden, und
einer Strom bei einem hohen über dem ersten Potential liegenden Potential liefernden Hochspannungsversorgung (HV, HVC),
gekennzeichnet durch
einen Kopplungs/Entkopplungskreis (32) zur Abtrennung des wenigstens einen ausgewählten auf das erste Potential aufgeladenen Schaltungsknotens (Xn),
einen Sensorkreis (T2) zur Detektierung des Potentials der Schaltungsknoten (Xn) in bezug auf ein Referenzpotential (Vcc) und
eine vom Sensorkreis (T2) angesteuerte und an die Hochspannungsversorgung (HV; HVC) angekoppelte selektive Hochspannungsladeschaltung (18) zur Zuführung von Strom aus der Hochspannungsversorgung (HV, HVC) zum wenigstens einen ausgewählten auf das erste Potential aufgeladenen Schaltungsknoten (Xn) sowie zur Unterbindung eines Stromflusses von der Hochspannungsversorgung (HV, HVC) zu den anderen auf das zweite Potential aufgeladenen Schaltungsknoten (Xn).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das hohe Potential im Bereich von etwa 10 bis 15 V liegt und daß die Hochspannungsversorgung (HV, HVC) einen mit-integrierten Hochspannungsgenerator (30) mit einem Ausgangsstrombereich von 0,1 bis 100 µA umfaßt.

3. Schaltungsanordnung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß jeweils einer der Schaltungsknoten (Xn) jeweils einer Zeilenleitung eines elektrisch umprogrammierbaren nicht flüchtigen Speichersystems entspricht.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Kopplungs/Entkopplungskreis (32) wenigstens einen Transistor (501) für jeden Schaltungsknoten umfaßt und in gekoppeltem Zustand eine Impedanz von weniger als etwa 8×10³ Ohm und im entkoppelten Zustand eine Impedanz von mehr als 10⁸ Ohm darstellt und daß die Schaltungsknoten (Xn) eine Kapazität im Bereich von etwa 1 bis 10 pF besitzen.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die Hochspannungsladeschaltung (18) für jeden Schaltungsknoten (Xn) jeweils einen ersten MOS-Transistor (T3), dessen Source bzw. Drain an das hohe Potential und dessen Drain bzw. Source an den entsprechenden Schaltungsknoten (Xn) angekoppelt ist, sowie für jeden Schaltungsknoten (Xn) eine erste zwischen das hohe Potential und das Gate des ersten Transistors (T3) gekoppelte Kapazität (Cc) zur Steuerung des Stromflusses vom hohen Potential zum entsprechenden Schaltungsknoten (Xn) umfaßt,
der Sensorkreis (T2) für jeden Schaltungsknoten (Xn) einen zweiten MOS-Transistor (T2) umfaßt, dessen Gate an das Referenzpotential (Vcc), dessen Source bzw. Drain an das Gate des ersten MOS-Transistors (T3) und dessen Drain bzw. Source an den entsprechenden Schaltungsknoten (Xn) gekoppelt ist,
der zweite MOS-Transistor (T2) das Gate des ersten MOS- Transistors (T3) vom entsprechenden Schaltungsknoten (Xn) trennt, wenn dessen Potential oberhalb eines vorgegebenen Erfassungswertes liegt, um das hohe Potential über die erste Kapazität (Cc) auf das Gate des ersten MOS-Transistors (T3) zu koppeln, wobei dieser in Abhängigkeit davon Strom vom hohen Potential auf den entsprechenden Schaltungsknoten (Xn) koppelt, und
der zweite MOS-Transistor (T2) des Gates des ersten MOS- Transistors (T3) an den entsprechenden Schaltungsknoten (Xn) koppelt, wenn dessen Potential unter dem vorgegebenen Erfassungswert liegt, wobei der erste MOS-Transistor (T3) die Kopplung von Strom vom hohen Potential auf den entsprechenden Schaltungsknoten (Xn) unterbindet.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die ersten MOS-Transistoren (T3) n-Kanal-Anreicherungstransistoren und die zweiten MOS-Transistoren (T2) n-Kanal-Verarmungstransistoren sind.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der vorgegebene Erfassungswert zwischen dem ersten und zweiten Potential liegt.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Kopplungs/Entkopplungskreis (32) die Decoder (20) von den Schaltungsknoten (Xn) elektrisch trennt.

9. Integrierte Hochspannungs-Verteiler- und Steuerschaltungsanordnung zur selektiven Einspeisung eines aus einer Hochspannungsversorgung erzeugten hohen Potentials in einen Schaltungsknoten (Xn) eines integrierten Schaltkreises, der ein hohes Potential (HV, HVC) und ein Referenzpotential (Vcc) aufnimmt, gekennzeichnet durch
einen Sensorkreis (T2) zur Detektierung des Potentials des Schaltungsknotens (Xn) in bezug auf das Referenzpotential (Vcc), und
eine vom Sensorkreis (T2) angesteuerte und an das hohe Potential (HV, HVC) angekoppelte Hochspannungsladeschaltung (18) zur Zuführung von Strom vom hohen Potential zum Schaltungsknoten (Xn), wenn dessen Potential über einem vorgegebenen Erfassungswert liegt, sowie zur Unterbindung eines Stromflusses von der Hochspannungsversorgung zum Schaltungsknoten (Xn), wenn dessen Potential unter dem vorgegebenen Erfassungswert liegt.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß
die Hochspannungsladeschaltung (18) einen ersten MOS- Transistor (T3), dessen Source bzw. Drain an das hohe Potential und dessen Drain bzw. Soruce an den Schaltungsknoten (Xn) angekoppelt ist, sowie eine erste zwischen das hohe Potential und das Gate des ersten Transistors (T3) gekoppelte Kapazität (Cc) zur Steuerung des Stromflusses vom hohen Potential zum Schaltungsknoten (Xn) umfaßt,
der Sensorkreis (T2) einen zweiten MOS-Transistor (T2) umfaßt, dessen Gate an das Referenzpotential (Vcc), dessen Source bzw. Drain an das Gate des ersten MOS- Transistors (T3) und dessen Drain bzw. Source an den Schaltungsknoten (Xn) gekoppelt ist,
der zweite MOS-Transistor (T2) das Gate des ersten MOS- Transistors (T3) vom Schaltungsknoten (Xn) trennt, wenn dessen Potential oberhalb des vorgegebenen Erfassungswertes liegt, um das hohe Potential über die erste Kapazität (Cc) auf das Gate des ersten MOS-Transistors (T3) zu koppeln, wobei dieser in Abhängigkeit davon Strom vom hohen Potential auf den Schaltungsknoten (Xn) koppelt, und
der zweite MOS-Transistor (T2) das Gate des ersten MOS- Transistors (T3) an den Schaltungsknoten (Xn) koppelt, wenn dessen Potential unter dem vorgegebenen Erfassungswert liegt, wobei der erste MOS-Transistor (T3) die Kopplung von Strom vom hohen Potential auf den Schaltungsknoten (Xn) unterbindet.

11. Schaltungsanordnung nach Anspruch 9 und 10, dadurch gekennzeichnet, daß der erste MOS-Transistor ein n-Kanal- Anreicherungstransistor und der zweite MOS-Transistor (T2) ein n-Kanal-Verarmungstransistor ist.

12. Schaltungsanordnung nach einem der Ansprüche 9 bis 11, gekennzeichnet durch einen Decoder (201) zur Einspeisung eines ersten Potentials in den Schaltungsknoten (Xn), wenn dieser auf das hohe Potential angehoben werden soll, sowie zur Einspeisung eines zweiten elektrischen Potentials in den Schaltungsknoten (Xn), wenn dieser auf einem tiefen Potential verbleiben soll, und durch eine Aufladung des Schaltungsknotens (Xn) auf das erste Potential bei Einspeisung dieses Potentials in ihn sowie zur Aufladung im wesentlichen auf das zweite Potential bei Einspeisung dieses Potentials in ihn, wobei der vorgegebene Erfassungswert zwischen dem ersten und zweiten Potential liegt.

13. Schaltungsanordnung nach einem der Ansprüche 9 bis 12, gekennzeichnet durch einen Kopplungs/Entkopplungskreis (T1, 501) zur elektrischen Trennung des Schaltungsknotens (Xn) vom Decoder (201), wenn der Schaltungsknoten (Xn) auf das erste oder zweite Potential aufgeladen wird, wobei der Schaltungsknoten (Xn) sein Potential nach der Abtrennung im wesentlichen hält, und durch einen Kreis zum Anlegen des hohen Potentials in Abhängigkeit von der Abtrennung des Schaltungsknotens (Xn).

14. Schaltungsanordnung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß der Schaltungsknoten (Xn) eine Zeilenleitung eines elektrisch umprogrammierbaren, nicht flüchtigen Speichersystems ist, daß der Decoder (201) ein Zeilendecoder des nicht flüchtigen Speichersystems ist und daß der Kopplungs/Entkopplungskreis (32) und der Ladekreis auf entgegengesetzten Seiten an die Zeilenleitung angekoppelt ist.

15. Schaltungsanordnung nach einem der Ansprüche 9 bis 14, gekennzeichnet durch einen mit-integrierten Hochspannungsgenerator (30) zur Erzeugung des hohen Potentials im Bereich von etwa 10 bis 50 V mit einem Ausgangsstrombereich von etwa 0,1 bis 100 µA.

16. Schaltungsanordnung nach einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, daß der Kopplungs/Entkopplungskreis (T1, 501) einen Transistor mit einer Impedanz von weniger als etwa 8×10³ Ohm im gekoppelten Zustand und einer Impedanz von mehr als 10⁸ Ohm im entkoppelten Zustand umfaßt und daß der Zeilenleitungsknoten (Xn) eine Kapazität im Bereich von etwa 1 bis 10 pF besitzt.

17. Verfahren zur selektiven Einspeisung eines hohen Potentials im Schaltungsknoten (Xn) eines integrierten Speichersystems, bei dem wenigstens ein ausgewählter Schaltungsknoten (Xn) einer Vielzahl von adressierbaren Schaltungsknoten (Xn) adressiert und auf ein vorgegebenes erstes Steuerpotential aufgeladen wird und die anderen Schaltungsknoten (Xn) auf ein vorgegebenes zweites Potential aufgeladen werden, dadurch gekennzeichnet, daß der wenigstens eine ausgewählte Schaltungsknoten (Xn) elektrisch abgetrennt wird, die Potentiale der Schaltungsknoten (Xn) in bezug auf ein Referenzpotential erfaßt werden und daß in Abhängigkeit von dem erfaßten Vergleich der auf dem ersten Steuerpotential befindliche wenigstens eine ausgewählte abgetrennte Schaltungsknoten (Xn) auf ein hohes Potential aufgeladen wird, während die Einspeisung von Strom vom hohen Potential in auf dem zweiten Potential gehaltene Schaltungsknoten (Xn) im wesentlichen vollständig unterbunden wird.

18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die Schaltungsknoten (Xn) Zeilenleitungen eines nicht flüchtigen Speichersystems sind.