DE69839034T2

DE69839034T2 - Halbleiter-Speicher-Vorrichtung und Verfahren zu deren Herstellung

Info

Publication number: DE69839034T2
Application number: DE69839034T
Authority: DE
Inventors: Hideo Nishitama-gun Sunami; Kiyoo Higashikurume-shi Itoh; Toshikazu Kokubunji-shi Shimada; Kazuo Nakazato; Hiroshi Milton Mizuta
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-10-07
Filing date: 1998-09-24
Publication date: 2009-01-15
Anticipated expiration: 2018-09-25
Also published as: MY130341A; MY117480A; CN1215925A; EP0908954A2; JPH11111929A; EP0908954A3; KR20030084823A; DE69839034D1; KR19990036748A; JP3554666B2; KR100712087B1; KR100712089B1; CN1159765C; EP0908954B1; TW412745B; RU2216819C2

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat ausgebildet ist, und ein Herstellungsverfahren dafür.
Halbleiterspeicher sind sehr allgemein in RAMs (Direktzugriffsspeicher) und ROMs (Nurlesespeicher) klassifiziert. Von den Halbleiterspeichern sind diejenigen, die in den größten Ausmaßen als Arbeitsspeicher für Computer verwendet werden, dynamische RAMs (die hierin nachfolgend DRAMs genannt werden).
Im DRAM weist eine Speicherzelle zum Speichern von Information einen elektrischen Speicherkondensator und einen Transistor zum Lesen von in dem Kondensator gespeicherten Ladungen auf. Von den RAMs besteht der DRAM aus der minimalen Anzahl von Elementen und ist daher für eine Großintegration geeignet. Demgemäß sind solche Halbleiterspeicher in einem großen Ausmaß bei relativ niedrigen Kosten hergestellt worden.
Der DRAM verliert nach einem Verstreichen einer bestimmten Zeitperiode darin gespeicherte Information, weil in dem elektrischen Kondensator gespeicherte Ladungen durch Ladungen thermischer Erregung, die in dem Halbleitersubstrat erzeugt werden, oder durch Ladungen einer Stoßionisierung aufgrund eines starken elektrischen Felds gelöscht werden. Die Ladungen thermischer Erregung und die Ladungen einer Stoßionisierung bilden einen Leckstrom. Um dem Leckstrom entgegenzuwirken, wird der DRAM zum Wiederherstellen der Ladungen aufgefrischt, bevor der DRAM die darin gespeicherte Information verliert. Im Allgemeinen wird die Auffrischung in Intervallen von etwa 100 ms durchgeführt. Der Grund dafür, warum der Halbleiterspeicher von diesem Typ dynamischer RAM genannt wird, ist ein solcher dynamischer Betriebsmode.
Im DRAM ist es zum Vermeiden eines Leckstroms, eines durch eine Operation begleiteten internen Rauschens und von durch α-Teilchen verursachten Störungen schwierig, das Ausmaß der durch den Kondensator gespeicherten Ladung auf kleiner als einen spezifischen Wert einzustellen. Anders ausgedrückt existiert die minimale Signalladungsgröße, die in Abhängigkeit vom Integrationsausmaß des Speichers und der Konfiguration des Speicherfelds auf gleich von etwa einer Millionen Elektronen für einen 16-Mbit-DRAM und von etwa hunderttausend Elekt ronen für einen 16-Gbit-DRAM mit einem Integrationsausmaß von einem 1000-fachen von demjenigen des 16-Mbit-Dram geschätzt wird.
Der oben diskutierte Leckstrom wird an einem pn-Übergang zwischen dem Source und dem Drain und dem Halbleitersubstrat erzeugt. Dies ist deshalb so, weil eine Elektrode des elektrischen Speicherkondensators an den Source oder den Drain des Transistors zum Lesen angeschlossen ist. Obwohl ein tatsächliches DRAM-Produkt den Stoßionisationsstrom aufgrund eines elektrischen Felds unterdrückt, indem der pn-Übergang so fein wie möglich gemacht wird und der Gradient einer Störstellenkonzentration glatt gemacht wird, ist es unmöglich, den Leckstrom zu eliminieren, wie es aus dem elektronischen Prinzip eines Betriebs des Halbleiters offensichtlich wird.
Ein weiteres Problem bei dem DRAM besteht darin, dass die Speicherzelle keinen Verstärkungseffekt hat, weil Information als Menge von Ladungen gespeichert wird und die Ladungen wie sie sind ausgelesen werden und demgemäß eine Signalspannung allgemein klein ist und die Ausleserate niedrig wird. Ein Beispiel einer DRAM-Zelle, die vertikal gestapelte Strukturen verwendet, ist in US-A-4669062 beschrieben.
Im Allgemeinen ist eine Speicherzelle des SRAM aus sechs Transistoren oder zwei Widerständen und vier Transistoren aufgebaut. Diese Elemente bilden ein Flip-Flop. Der SRAM hält seinen Speicherzustand, während er mit Strom versorgt wird, und er erfordert keine Auffrischung, was gegensätzlich zum DRAM ist. Jedoch ist der SRAM um ein Mehrfaches größer als ein DRAM, weil die Speicherzelle eine große Anzahl von Schaltungskomponenten hat und er demgemäß relativ teuer ist. Der SRAM ermöglicht resultierend aus einem Verstärkungseffekt seiner Speicherzelle einen Hochgeschwindigkeitsbetrieb und erfordert keine Auffrischung, und daher ist er in Bezug auf eine Realisierung eines äußerst niedrigen Energieverbrauchs vorteilhaft.
Ein herkömmlicher nichtflüchtiger ROM speichert Ladungen durch Zulassen, dass ein Tunnelstrom in einem Speicherknoten fließt, der durch einen Isolator umgeben ist. Die Ladungsgröße ist äquivalent zu etwa einhunderttausend Elektronen. Der Isolator hat allgemein eine Dicke von 10 nm oder größer zum Bereitstellen einer Speicherhaltezeit von 10 Jahren oder länger. Der nichtflüchtige ROM erfordert im Vergleich mit dem RAM eine längere Schreibzeit. Weiterhin wird bei wiederholten Schreiboperationen zwangsweise ein Strom an den Isolator angelegt, so dass der Isolator nach und nach verschlechtert wird und er schließlich in eine Leiterschicht umgewandelt wird, was es unmöglich macht, eine Ladung im Speicher zu speichern. Demgemäß ist bei einem tatsächlichen nichtflüchtigen ROM die Anzahl von Schreiboperationen auf etwa einhunderttausend Mal beschränkt.
Somit haben der DRAM, der SRAM und der nichtflüchtige ROM Vorteile und Nachteile und werden gemäß Arten verwendet, die jeweils am besten geeignet für sie sind.
Eine weitere Speichervorrichtungsstruktur ist in EP-A-0 843 361 (Art. 54(3) EPC) beschrieben, wobei eine Ladung durch eine Tunnelbarrierenkonfiguration zu einem Speicherknoten von einer darüber liegenden Steuerelektrode geschrieben wird. Die Tunnelbarrierenkonfiguration weist darüber liegende Schichten aus Polysilizium und Siliziumnitrid von einigen Nanometern bezüglich der Dicke auf. Es wird auch auf EP-A-0 901 169 (Art. 54(3) EPC) Bezug genommen, die einen weiteren Speicher und einen Transistor offenbart, die die Barrierenstruktur verwenden.
Gemäß der Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt, die eine Matrix von Speicherzellen auf einem Halbleitersubstrat aufweist, die jeweils eine Datenleitung, eine Wortleitung und eine Leseleitung haben, die daran angeschlossen sind; wobei jede Speicherzelle Folgendes aufweist: einen ersten Transistor, der auf dem Substrat ausgebildet ist, einen Speicherknoten, der das Gate des ersten Transistors aufweist, wobei der erste Transistor einen Source-Drain-Pfad hat, dessen Schwellenwert in Abhängigkeit von der an dem Speicherknoten gespeicherten Ladung geändert wird, wobei die Leseleitung mit dem Source-Drain-Pfad zum Lesen der an dem Speicherknoten gespeicherten Ladung gekoppelt ist, wobei ein zweiter Transistor eine Mehrfachschichtenstruktur mit Halbleiterbereichen und Barrierenisolatoren aufweist, wobei die Struktur auf den Speicherknoten zwischen dem Speicherknoten und der Datenleitung gestapelt ist, wobei die Mehrfachschichtenstruktur eine Seite hat, die sich transversal von dem Substrat erstreckt, und eine Steuerelektrode auf der Seite der Mehrfachschichtenstruktur, gekoppelt mit der Wortleitung, wobei Information zu dem Speicherknoten geschrieben und daraus gelöscht wird, indem Ladungen durch die Mehrfachschichtenstruktur zwischen dem Speicherknoten und der Datenleitung geführt werden.
Weitere bevorzugte Merkmale der Vorrichtung gemäß der Erfindung können aus den Ansprüchen 2–6 gesehen werden.
Die Erfindung enthält auch ein Verfahren zum Herstellen der Halbleiterspeichervorrichtung, wie es im Anspruch 7 beansprucht ist.
Halbleiterspeichervorrichtungen gemäß der Erfindung können sehr langzeitige Speicherhaltecharakteristiken in Kombination mit einem stabilen Betrieb und einem Hochgeschwindigkeitsbetrieb zeigen.
Damit die Erfindung vollständiger verstanden werden kann, werden nun Ausführungsbeispiele davon anhand eines illustrativen Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, wobei:
1 eine Schnittansicht eines ersten Ausführungsbeispiels der vorliegenden Erfindung ist;
2 ein Schaltungsdiagramm des ersten Ausführungsbeispiels der vorliegenden Erfindung ist;
3 ein Diagramm ist, das eine Schaltungsoperation des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
4 eine Ansicht ist, die eine Operation des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
5 eine Ansicht ist, die eine Operation des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
6 eine Ansicht ist, die eine Operation des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
7 eine Ansicht ist, die eine Operation des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
8 eine Ansicht ist, die eine Operation des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
9 eine Ansicht ist, die eine Operation des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
10 eine Draufsicht auf ein zweites Ausführungsbeispiel der vorliegenden Erfindung ist;
11 eine Schnittansicht des zweiten Ausführungsbeispiels der vorliegenden Erfindung ist;
12 bis 16 Ansichten sind, die eine Ablauffolge von Schritten zum Herstellen des zweiten Ausführungsbeispiels der vorliegenden Erfindung darstellen;
17 ein Diagramm ist, das ein Speicherfeld des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
18 ein Diagramm ist, das eine Schaltungsoperation des Speicherfelds des Ausführungsbeispiels der vorliegenden Erfindung darstellt;
19 eine Draufsicht auf das erste Ausführungsbeispiel der vorliegenden Erfindung ist;
20–23 Ansichten einer Ablauffolge von Schritten zum Herstellen des ersten Ausführungsbeispiels der vorliegenden Erfindung sind;
24 eine Schnittansicht des ersten Ausführungsbeispiels der vorliegenden Erfindung ist;
25 eine Schnittansicht eines dritten Ausführungsbeispiels der vorliegenden Erfindung ist;
26 bis 28 Ansichten einer Ablauffolge von Schritten zum Herstellen des dritten Ausführungsbeispiels der vorliegenden Erfindung sind;
29 ein Schaltungsdiagramm eines vierten Ausführungsbeispiels der vorliegenden Erfindung ist;
30 eine Schnittansicht des vierten Ausführungsbeispiels der vorliegenden Erfindung ist;
31 ein Diagramm ist, das eine Speicherzellenschaltung eines fünften Ausführungsbeispiels der vorliegenden Erfindung ist;
32 ein Diagramm ist, das eine Speicherzellenschaltung des fünften Ausführungsbeispiels der vorliegenden Erfindung ist;
33 ein Diagramm ist, das eine Schaltungsoperation der Speicherzelle des fünften Ausführungsbeispiels der vorliegenden Erfindung darstellt;
34 eine Draufsicht auf eine Speicherzelle des fünften Ausführungsbeispiels der vorliegenden Erfindung ist; und
35 eine Schnittansicht der Speicherzelle des fünften Ausführungsbeispiels der vorliegenden Erfindung ist.
Die 1 und 2 zeigen jeweils die Struktur der Schaltung eines ersten Ausführungsbeispiels.
1 zeigt die Grundstruktur der vorliegenden Erfindung. Ein Bezugszeichen 10 bezeichnet ein p-Typ-Siliziumsubstrat mit einem spezifischen elektrischen Widerstand von etwa 10 Ωcm; 60 ist ein Feldisolator; 21 ist eine aus einem n⁺-Bereich ausgebildete Steuerleitung; und 22 ist eine aus einem n⁺-Bereich ausgebildete Leseleitung. Ein erster Gate-Isolator 41 ist auf der Oberfläche des Siliziumsubstrats 10 ausgebildet und ein Speicherknoten 30 ist auf dem ersten Gate-Isolator 41 ausgebildet. Ein zweiter Gate-Isolator 41 ist um die Seitenwand des Speicherknotens 30 ausgebildet und eine erste Wortleitung 51 ist derart ausgebildet, dass sie den zweiten Gate-Isolator 42 abdeckt. Ein elektrischer Kondensator ist somit über den zweiten Isolator 42 zwischen der ersten Wortleitung 51 und dem Speicherknoten 30 ausgebildet. Auf dem Speicherknoten 30 ist eine Substratstruktur 12 mit Barrierenschichten ausgebildet, die aus einer Mehrfachschichtenstruktur ist, die gebildet ist aus Barrierensubstraten 11, die aus polykristallinem Silizium oder amorphem Silizium hergestellt sind, und Barrierenschichten 70, die aus Siliziumo xid, Siliziumnitrid oder der Mischung davon, d. h. Silizium-Oxid/Nitrid, hergestellt sind. Ein dritter Gate-Isolator 43 ist um die Seitenfläche der Substratstruktur 11 mit Barrierenschichten ausgebildet. Eine zweite Wortleitung 52, die als Gate eines Transistors dient, der die Substratstruktur 12 als Substrat verwendet, ist auf der Seitenfläche des dritten Gate-Isolators 43 ausgebildet. Ein n⁺-Typ-Sourcebereich 24 ist auf dem obersten Teilabschnitt der Substratstruktur 12 mit Barrierenschichten ausgebildet und eine Datenleitung 23 ist auf derartige Weise ausgebildet, dass sie mit dem n⁺-Typ-Sourcebereich 24 verbunden ist.
2 zeigt die Schaltung und den Anschluss der obigen Speicherzelle, die aus diesen Schichten und den Substraten gebildet ist. Durch Anordnen der Speicherzellen in einer Matrix von m Spalten × n Zeilen in ein Speicherfeld kann ein Speicher großen Ausmaßes erhalten werden. Beispielsweise kann ein 2-Mbit-Speicher durch Anordnen der Speicherzellen in einer Matrix von 1024 Spalten × 1024 Zeilen erhalten werden.
Wie es in den 1 und 2 gezeigt ist, ist die Speicherzelle aus einem Transistor 1 zum Schreiben, der an den Speicherknoten 30 angeschlossen ist, und einem Transistor 2 zum Lesen, der den Speicherknoten 30 als sein Gate nimmt, aufgebaut. Ebenso ist, wie es in 1 gezeigt ist, der Transistor 1 zum Schreiben ein Transistor, der als Substrat die Substratstruktur 12 nimmt, die aus einem Stapel von Barrierensubstraten 11 und den Barrierenschichten 70 aufgebaut ist, und der die zweite Wortleitung 52 als sein Gate nimmt.
Bei dieser Konfiguration fließt deshalb, weil der Speicherknoten nicht an das Siliziumsubstrat angeschlossen ist, keinerlei Leckstrom vom Siliziumsubstrat in den Speicherknoten, was unterschiedlich von der Speicherzelle eines gewöhnlichen DRAM ist; und weiterhin ist es deshalb, weil die Barrierenschichten als die Isolatoren zwischen dem Speicherknoten und dem Source, angeschlossen an die Datenleitung, des Transistors zum Schreiben vorgesehen sind, möglich, einen Unterschwellenstrom zu unterdrücken, der, wie es oben beschrieben ist, zwischen einem Source und einem Drain eines Transistors zum Lesen und Schreiben gespeicherter Ladungen in der Speicherzelle des gewöhnlichen DRAM fließt.
Gemäß dieser Struktur gemäß der vorliegenden Erfindung werden, nachdem die Energieversorgung perfekt abgetrennt ist, die Wortleitung, die Datenleitung, die Leseleitung und die Steuerleitung alle in einen schwebenden Zustand versetzt, d. h. sie werden 0 V, und in diesem Fall fließt keinerlei Leckstrom von dem Siliziumsubstrat in den Speicherknoten und können auch die elektrischen Ladungen in dem Speicherknoten gehalten werden, indem die Barrierenschichten ausreichend dick gemacht werden oder indem die Schwellenspannung des Transistors zum Schreiben ausreichend hoch gemacht wird. Demgemäß kann ein nichtflüchtiger Speicher unter Verwendung einer solchen Struktur gemäß der vorliegenden Erfindung realisiert werden. Zusätzlich kann die Schwellenspannung des Transistors zum Schreiben durch Erhöhen der Konzentration einer in das Barrierensubstrat 11 dotierten Störstelle ausreichend hoch gemacht werden.
Ein Betriebszustand, der nicht zulässt, dass die Ladungen in dem Speicherknoten während eines Tragens von Strom in dem Speicher verloren werden, kann durch geeignetes Einstellen einer Beziehung zwischen einer Spannung einer Nichtauswahl-Wortleitung und der Schwellenspannung des Transistors zum Schreiben erreicht werden. Dies lässt zu, dass der Speicher genau wie der gewöhnliche SRAM wirkt.
Innerhalb des obigen Betriebszustands ist die Charakteristik des erfinderischen Speichers zwischen derjenigen des perfekten nichtflüchtigen Speichers und derjenigen des gewöhnlichen DRAM durch Ändern des Ausmaßes an Unterdrückung des Leckstroms und des Unterschwellenstroms variabel. Wenn der erfinderische Speicher keine Barrierenschicht 70 hat, muss er wie die gewöhnliche DRAM-Zelle aufgefrischt werden. Wenn der erfinderische Speicher andererseits die Barrierenschicht 70 mit einer großen Dicke im Vergleich zu derjenigen eines Flashspeichers hat, der eine Art eines nichtflüchtigen Speichers ist, kann er als nichtflüchtiger Speicher wirken. Demgemäß hat die vorliegende Erfindung einen großen Vorteil, dass eine erwünschte Funktion durch Auswählen des Materials der Barrierenschicht 70 und ihrer Dicke und auch des Materials des Barrierensubstrats 11 und seiner Störstellenkonzentration erhalten werden kann.
Um spezifischer zu sein, wird in dem Fall, in welchem die Dicke der Barrierenschicht 70 des erfinderischen Speichers dünn gemacht ist, zugelassen, dass ein Unterschwellenstrom fließt; jedoch ist die Größe des Unterschwellenstroms kleiner als diejenige beim gewöhnlichen DRAM, weil der Unterschwellenstrom beim erfinderischen Speicher etwas unterdrückt werden kann, und daher kann der erfinderische Speicher als der gewöhnliche DRAM wirken, bei welchem das Zeitintervall einer Auffrischung ausreichend länger gemacht wird, und dadurch kann eine Standby-Energie reduziert werden. Die Reduzierung bezüglich einer Standby-Energie ermöglicht eine Sicherung unter Verwendung einer Batterie oder von ähnlichem, und demgemäß kann der erfinderische Speicher unter dem Gesichtspunkt der gesamten Konfiguration, einschließlich der Batterie, als ein pseudomäßiger nichtflüchtiger Speicher angesehen werden.
Andererseits kann ein tatsächlicher großräumiger bzw. hochintegrierter Speicher durch Anordnen einer Vielzahl der Speicherzellen in einer Matrix und durch Verbinden von ihnen miteinander durch die Steuerleitung 21, die Leseleitung 22, die Datenleitung 23, die erste Wortleitung 51, die zweite Wortleitung 52 und ähnliches realisiert werden.
3 ist ein Zeitdiagramm, das Schreib-, und Leseoperationen zu und von der Speicherzelle der vorliegenden Erfindung zeigt. In diesem Zeitdiagramm ist angenommen, dass die Schwellenspannungen des Transistors zum Schreiben und des Transistors zum Lesen jeweils als 2 V und 1,2 V angenommen sind; und dass eine Spannung, die durch den über den ersten Gate-Isolator 41 zwischen der ersten Wortleitung 51 und dem Speicherknoten 30 ausgebildeten elektrischen Kondensator mit dem Speicherknoten 30 gekoppelt ist, als 0,8 V genommen ist.
Die Schreiboperation wird durch Anlegen von Pulsen an die zweite Wortleitung und durch Anlegen einer Schreibinformationsspannung von 1 V (entsprechend einer Information "1") oder von 0 V (entsprechend einer Information "0"), die an die Datenleitung angelegt ist, an den Speicherknoten durchgeführt. Hier wird deshalb, weil die Spannung der Wortleitung ausreichend hoch, wie 3 V oder darüber, ist, die Spannung der Datenleitung zu dem Speicherknoten wie sie ist geschrieben, ohne dass sie durch die Schwellenspannung (2 V) des Transistors zum Schreiben beeinflusst wird.
Die Leseoperation wird durch Anlegen von Pulsen an die erste Wortleitung und die Steuerleitung und durch Unterscheiden, ob der Transistor zum Lesen leitend gemacht ist oder nicht, durchgeführt. Um spezifischer zu sein, wird auf der Basis des Vorhandenseins und des Nichtvorhandenseins eines Stroms, der in der Leseleitung fließt, oder des Vorhandenseins oder Nichtvorhandenseins einer Mikrospannung, die in der Leseleitung erscheint, unterschieden, ob die Information "1" oder "0" ist. Beispielsweise wird die Spannung des Speicherknotens durch Anlegen von Pulsen an die erste Wortleitung auf 1,8 V oder 0,8 V erhöht, und in diesem Fall wird deshalb, weil die Spannung der Steuerleitung 0 V ist und die Schwellenspannung des Transistors zum Lesen 1,2 V ist, wenn die Information von "1" im Speicherknoten gespeichert ist, der Transistor zum Lesen leitend gemacht, und wird dann, wenn die Information "0" im Speicherknoten gespeichert ist, der Transistor zum Lesen nichtleitend gemacht. Durch Verbinden einer Impedanz (eines MOS-Transistors oder eines Widerstands) von 2 V mit dem anderen Ende der Leseleitung wird auf ein Auslesen der Information "1" hin die Spannung der Leseleitung um eine Mikrospannung δ (etwa 200 mV) gegenüber 2 V reduziert; während auf ein Auslesen der Information "0" hin die Spannung der Leseleitung auf 2 V gelassen wird. Ein solcher Unterschied bezüglich der Spannung wird durch eine an die Leseleitung angeschlossene Detektionsschaltung unterschieden.
Es ist anzumerken, dass die Leseoperation durch eine Anzahl von Nichtauswahl-Zellen nicht behindert wird, die an dieselbe Leseleitung und dieselbe Steuerleitung angeschlossen sind und die in der Richtung der Leseleitung angeordnet sind. Der Grund dafür besteht darin, dass deshalb, weil an die ersten Wortleitungen der Nichtauswahl-Zellen keine Pulse angelegt werden, der Speicherknoten von jeder der Nichtauswahl-Zellen 1 V oder 0 V ist, was niedriger als die Schwellenspannung des Transistors zum Lesen ist, und demgemäß der Transistor zum Lesen in jeder der Nichtauswahl-Zellen im nichtleitenden Zustand ist.
In der Speicherzellenstruktur der vorliegenden Erfindung, wie sie oben beschreiben ist, tritt nur ein minimaler Leckstrom am pn-Übergang in der Zelle auf und ist auch eine Widerstandsfähigkeit gegenüber weichen Fehlern aufgrund des Einfalls von α-Teilchen hoch. Jedoch fließen in Abhängigkeit von der Größe der Schwellenspannung des Transistors zum Schreiben Informationsladungen möglicherweise in die Datenleitung über den Transistor zum Schreiben, um dadurch eine Störung der Information zu verursachen. Wenn die Schwellenspannung ausreichend hoch ist, wie etwa 2 V, ist selbst dann, wenn die Energieversorgung abgetrennt ist und die Wortleitung und ähnliches im schwebenden Zustand sind und 0 V wird, die nichtflüchtige Operation möglich, weil der Transistor zum Schreiben nahezu perfekt nichtleitend gemacht ist; und weiterhin fließen Ladungen in den Nichtauswahl-Zellen nicht in der Datenleitung selbst bei einer Zufallsoperation während eines Tragens eines Stroms. Als Ergebnis kann in dem Fall, in welchem die Schwellenspannung ausreichend hoch ist, ein Speicher zur Verfügung gestellt werden, der keine Auffrischung erfordert, wie der gewöhnliche SRAM.
Jedoch treten in Abhängigkeit von der Konfiguration der Barrierenschicht oder in dem Fall, in welchem es erwünscht ist, die an die zweite Wortleitung für eine Niederspannungsoperation angelegte Spannung zu erniedrigen, unvermeidbar Umstände auf, in welchen die Schwellenspannung erniedrigt ist. Wenn jedoch die Schwellenspannung exzessiv erniedrigt ist, beginnen Ladungen in dem Speicherknoten in der Datenleitung über den Transistor zum Schreiben zu fließen. In einem solchen Fall muss, wie der gewöhnliche DRAM, der Speicher aufgefrischt werden, um die gespeicherte Information zu halten. Die Auffrischoperation wird durch Lesen der Information in der Speicherzelle durch eine Detektionsschaltung durchgeführt, die mit der Leseleitung verbunden ist, durch Umwandeln des Ergebnisses in eine Schreibspannung auf der Datenleitung und durch erneutes Schreiben von ihr zu der Speicherzelle. Natürlich hat die Speicherzelle der vorliegenden Erfindung einen derartigen Vorteil, dass deshalb, weil nur ein kleiner Leckstrom am pn-Übergang in der Speicherzelle auftritt, die Informationshaltezeit im Vergleich mit der gewöhnlichen DRAM-Zelle entsprechend verlängert werden kann.
Die Operationen von Transistoren, die jeweils ein Substrat mit einer oder mehreren Barrierenschichten verwenden, werden unter Bezugnahme auf die 4 bis 9 beschrieben werden.
4 zeigt die Struktur eines Transistors, der ein Substrat mit einer Barrierenschicht verwendet, wobei eine einzelne Barrierenschicht mit einer Dicke von tb in einem Substrat des gewöhnlichen n-Kanal-Transistors an einem Zwischenteilabschnitt zwischen einem Source und einem Drain eingefügt ist.
5 zeigt die Energiebandstruktur des in 4 gezeigten Transistors. Im Allgemeinen ist die Barrierenschicht ein Isolator mit einer verbotenen Energiebandlücke Eg. Für diesen n-Kanal-Transistor, der das Substrat mit der einzelnen Barrierenschicht verwendet, existiert ein Leitungsband der Barrierenschicht auf einer Ebene, die um eine Elektronenaffinität "c" höher als diejenige des Leiters Ec ist.
In dem in 5 gezeigten Zustand, bei welchem keine Gate-Spannung angelegt ist, um einen Strom zwischen dem Source und dem Drain des Transistors zuzulassen, ist es erforderlich, entweder eine Bedingung zu erfüllen, dass die Barrierenschicht dünn genug ist, um zuzulassen, dass ein Tunnelstrom direkt durch die Barrierenschicht läuft, oder eine Bedingung, dass Elektronen Energien haben, die groß genug sind, um über die Elektronenaffinität "c" zu fließen. Der Transistor zeigt in Abhängigkeit von der Dicke der Barrierenschicht tatsächlich eine Stromform in der Mitte zwischen den obigen Bedingungen.
6 zeigt die Energiebandstruktur in dem Fall, in welchem eine positive Gate-Spannung an die in 5 gezeigte Struktur angelegt ist. Der Strom, der zwischen dem Source und dem Drain des Transistors fließt, kann durch ein Gate G gesteuert werden, wie es in 6 gezeigt ist. Gleich dem allgemeinen Transistor wird dann, wenn eine positive Spannung, die größer als die Schwellenspannung des Transistors ist, angelegt wird, das Energieband stark in Richtung zu der Gate-Ebene reduziert, um dadurch den Strom zu erhöhen, der zwischen dem Source und dem Drain fließt. Weiterhin wird die Energie des Leitungsbands des Barrierenisolators niedriger als das Energiepegel des Source gemacht, obwohl die Elektronenaffinität "c" konstant gehalten wird, so dass der Strom einfach über die Barrierenschicht fließt. Die vorliegende Erfindung wendet ein solches Prinzip an und verwendet den Drain des Transistors als den Speicherknoten der Speicherzelle.
7 zeigt die Energiebandstruktur eines Transistors, der ein Substrat mit zwei Schichten von Barrierenisolatoren verwendet. Im Allgemeinen ist in dem Fall eines Vorsehens von mehrschichtigen Isolatoren die Wahrscheinlichkeit eines Zulassens, dass Elektronen durch die mehrschichtigen Isolatoren tunneln, gleich derjenigen eines Zulassens, dass Elektronen durch einen einzigen Isolator tunneln, der eine Dicke gleich der Gesamtdicke der mehrschichtigen Isolatoren hat. Demgemäß können in dem Fall, in welchem es schwierig ist, einen einzigen dicken Barrierenisolator auszubilden, mehrschichtige Barrierenisolatoren mit einer erwünschten Gesamtdicke vorgesehen werden.
8 zeigt eine weitere Struktur der vorliegenden Erfindung, wobei ein Substrat einer Barrierenschicht zwischen zwei Gates in Sandwichbauweise angeordnet ist. Da keine Spannung von außen an das Substrat mit der Barrierenschicht angelegt wird, wie bei der in 1 gezeigten Struktur, ist das Substrat mit der Barrierenschicht im so genannten schwebenden Zustand.
9 zeigt die Energiebandstruktur des Transistors, der das Substrat mit der Barrierenschicht verwendet, das in 8 gezeigt ist. Da das Substrat mit der Barrierenschicht im schwebenden Zustand ist, wenn die Konzentration einer in das Substrat dotierten Störstelle in der Richtung parallel zu dem Source und dem Drain konstant gehalten wird, wie es in 9 gezeigt ist, ist keinerlei elektrisches Feld in der Richtung parallel zu dem Source und dem Drain vorhanden, und dadurch wird das Energieband in der Richtung parallel zu dem Source und dem Drain flach gemacht. In diesem Fall wird der Strom, der zwischen dem Source und dem Drain fließt, über dem Substrat entzerrt, und folglich wird im Vergleich mit dem Fall, der in 6 gezeigt ist, wo der Strom auf der Oberfläche des Substrats direkt unter dem Gate fließt, die Reduzierung bezüglich einer Beweglichkeit von Trägern, d. h. Elektronen, für den n-Kanal-Transistor gering. Als Ergebnis kann ein Transistor mit einer hohen wechselseitigen Leitfähigkeit realisiert werden.
Wie es unter Bezugnahme auf das spätere Ausführungsbeispiel der vorliegenden Erfindung vollständig beschrieben werden wird, können deshalb, weil die in den 8 und 9 gezeigte Struktur keine Elektrode zum Anlegen einer externen Spannung an das Substrat mit der Barrierenschicht erfordert, Vorteile erhalten werden, dass nicht nur die Struktur der Speicherzelle vereinfacht werden kann, sondern auch der Ebenenbereich reduziert werden kann.
Die Substratstruktur, die zwei Barrierenschichten verwendet, die in 7 gezeigt ist, kann auf den in den 8 und 9 gezeigten Transistor angewendet werden. In diesem Fall kann derselbe Effekt erhalten werden.
Obwohl der auf dem p-Typ-Substrat ausgebildete n-Kanal-Transistor für die in den 3 bis 9 gezeigten Konfigurationen zur Vereinfachung einer Beschreibung des Betriebs der vorliegenden Erfindung verwendet wird, ist die vorliegende Erfindung nicht auf den Leitungstyp des Substrats beschränkt, insoweit der Strom, der zwischen dem Source und dem Drain fließt, im Wesentlichen durch das Gate gesteuert werden kann. Das bedeutet, dass bei der vorliegenden erfindungsgemäß verschiedene Typen von Substraten verwendet werden können, wie beispielsweise ein sehr leicht dotiertes n⁺-Typ-Substrat, ein Substrat von einem intrinsischen Typ mit einem extrem hohen spezifischen elektrischen Widerstand und ein p-Typ-Substrat. Wenn es erwünscht ist, das Substrat durch Anlegen einer niedrigen Spannung daran zu steuern, kann die Störstellenkonzentration nahe derjenigen des intrinsischen Typs ausgewählt werden.
Andererseits ist für das p-Typ-Barrierensubstrat ein pn-Übergang zwischen dem Drain und dem Barrierensubstrat ausgebildet, und in diesem Fall werden dann, wenn eine Verarmungs- bzw. Abreicherungsschicht vorhanden ist, Ladungen einer thermischen Erregung an der Abreicherungsschicht erzeugt, was ein Zerstören der gespeicherten Information verursacht. Demgemäß kann in diesem Fall die Art einer Störstelle und deren Konzentration gesteuert werden, um die Ladung in einer thermischen Erregung zu minimieren.
10 ist eine Draufsicht auf eine Speicherzelle gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel ist dadurch charakterisiert, dass ein Speicherknoten 30 flach ausgedehnt ist und eine erste Wortleitung 51 nicht direkt unter einer zweiten Wortleitung 52 lokalisiert ist. Mit dieser Konfiguration ist die Gesamthöhe dieses Ausführungsbeispiels niedriger als diejenige des ersten Ausführungsbeispiels gemacht, und daher ist es im Vergleich mit dem ersten Ausführungsbeispiel einfacher, dieses Ausführungsbeispiel auszubilden. 11 ist eine Schnittansicht an einer Linie A-A' der in 10 gezeigten Speicherzelle; und 12 ist eine Schnittansicht an einer Linie B-B' der in 10 gezeigten Speicherzelle. Zusätzlich sind Teile entsprechend denjenigen, die in 1 gezeigt sind, mit denselben Bezugszeichen wie denjenigen, die in 1 gezeigt sind, bezeichnet.
Die 13 bis 16 zeigen sequentielle Schritte zum Ausbilden des zweiten Ausführungsbeispiels der vorliegenden Erfindung.
Wie es in 13 gezeigt ist, werden n⁺-Typ-Bereiche 21 und 22 in einem p-Typ-Siliziumsubstrat mit einem spezifischen elektrischen Widerstand von etwa 10 Ωcm durch den gewöhnlichen Fotoätzprozess und dem Ionenimplantationsprozess ausgebildet. Ein Feldisolator 60, der aus einer Siliziumoxidschicht mit einer Dicke von 500 nm hergestellt ist, wird dann selektiv durch einen LOCOS-(lokale Oxidation von Silizium)-Prozess unter Verwendung einer zur Verhinderung einer Oxidation selektiv ausgebildeten Siliziumnitridschicht selektiv ausgebildet.
Wie es in 14 gezeigt ist, wird eine Siliziumoxidschicht mit einer Dicke von 10 nm auf der Oberfläche des Substrats 10 bei 1000°C ausgebildet. Diese Siliziumoxidschicht wird als erster Gate-Isolator 41 genommen. Auf dem ersten Gate-Isolator 41 wird selektiv eine Schicht aus polykristallinem Silizium ausgebildet, das mit einer n⁺-Typ-Störstelle dotiert ist, welche Schicht als Speicherknoten 30 genommen wird. Dann wird, wie es bereits in 11 gezeigt ist, ein erster Zwischenschicht-Isolator 61 mit einer Dicke von 500 nm durch CVD ausgebildet; ein Teilabschnitt des ersten Zwischenschicht-Isolators 61, welcher Teilabschnitt auf einen bestimmten Bereich des Speicherknotens 30 positioniert ist, wird entfernt; und eine Siliziumoxidschicht mit einer Dicke von 10 nm wird auf der Oberfläche des Speicherknotens 30 bei dem obigen Bereich ausgebildet, von welchem der erste Zwischenschicht-Isolator 61 entfernt ist. Diese Siliziumoxidschicht wird als zweiter Gate-Isolator 42 genommen. Auf dem zweiten Gate-Isolator 42 wird eine Schicht aus leitendem polykristallinem Silizium ausgebildet, welche Schicht als eine zweite Wortleitung 52 genommen wird.
Wie es in 15 gezeigt ist, wird ein Barrierensubstrat 11, das aus polykristallinem Silizium oder amorphem Silizium hergestellt ist, auf dem Speicherknoten 30 bis zu einer Dicke von 500 nm ausgebildet, dem eine Wärmebehandlung bei 1000°C in einer Sauerstoffatmosphäre folgt, die Ammoniak oder Stickstoff enthält, um eine Silizium-Oxid/Nitrid-Schicht mit einer Dicke von 5 nm auszubilden, welche Schicht als Barrierenschicht 70 genommen wird. In 12 sind drei Barrierensubstrate 11 und zwei Barrierenschichten ausgebildet. Die minimale Anzahl von Barrierensubstraten ist Zwei und die minimale Anzahl von Barrierenschichten 70 ist Eins.
Dann wird, wie es bereits in 12 gezeigt ist, ein zweiter Gate-Isolator 42 mit einer Dicke von 10 nm durch den gewöhnlichen thermischen Oxidationsprozess bei 1000°C ausgebildet und wird eine erste Wortleitung 51, die durch eine Schicht aus polykristallinem Silizium, das mit einer Störstelle, W oder Mo oder einer Silizidschicht davon, dotiert ist, dargestellt ist, auf dem zweiten Gate-Isolator 42 ausgebildet.
Wie es in 16 gezeigt ist, wird eine Silizium-Oxid/Nitrid-Schicht mit einer Dicke von 5 nm durch Wärmebehandlung bei 1000°C in einer Sauerstoffatmosphäre ausgebildet, die Ammoniak oder Sauerstoff enthält, welche Schicht als dritter Gate-Isolator 43 genommen wird. Dann wird eine Schicht aus leitendem polykristallinem Silizium über der gesamten Oberfläche ausgebildet und wird einem anisotropen Trockenätzen in einem Zustand unterzogen, in welchem ein Fotolack auf einem Teilabschnitt gelassen wird, bei welchem eine zweite Wortleitung 52 auszubilden ist, um eine zweite Wortleitung 52 bei dem erwünschten Teilabschnitt auszubilden. Zu dieser Zeit bleibt die zweite Wortleitung 52 an der Seitenwand der vorstehenden mehrschichtigen Substratstruktur 12 mit den Barrierensubstraten 11 und den Barrierenschichten 70, selbst wenn die Seitenwand der Substratstruktur 12 nicht mit Fotolack bedeckt ist. Der Grund dafür besteht darin, dass das Ätzen sich aufgrund der Verwendung des starken anisotropen Trockenätzens nicht in der horizontalen Richtung fortsetzt. Dies bedeutet, dass die zweite Wortleitung 52 in einer Selbstausrichtung um die Substratstruktur 12 mit den Barrierenschichten ausgebildet werden kann.
Wie es bereits in den 11 und 12 gezeigt ist, wird ein mit Arsen oder Phosphor dotierter Drainbereich 24 ausgebildet und wird dann, wie der erste Zwischenschicht-Isolator 61, ein zweiter Zwischenschicht-Isolator 62 ausgebildet. Dann wird eine Öffnung in dem zweiten Zwischenschicht-Isolator 62 ausgebildet und wird eine Datenleitung 23, die aus Aluminium oder ähnlichem hergestellt ist, selektiv in der Öffnung ausgebildet. Auf diese Weise kann die Speicherzelle der vorliegenden Erfindung, deren Schaltung in 2 gezeigt ist, realisiert werden. Beim Vergleichen dieser Speicherzelle mit dem ersten Ausführungsbeispiel wird deshalb, weil in dieser Speicherzelle die erste Wortleitung 51 auf der Ebene benachbart zu der zweiten Wortleitung 52 ausgebildet ist, der Ebenenbereich größer. Um spezifischer zu sein, wird bei dieser Speicherzelle unter der Annahme, dass die Verarbeitungsdimension von allen Mustern als F angenommen wird und die Musterausrichtungsgenauigkeit als 2/F angenommen wird, der theoretische Bereich 13,5 (= 3,0 × 4,5)F².
17 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung, bei welchem Speicherzellen in einer Matrix angeordnet sind, um ein Speicherfeld zu bilden. Bei diesem Ausführungsbeispiel werden die Leseleitung und die Steuerleitung benachbart zueinander gemeinsam genutzt, um den gesamten Bereich zu reduzieren.
18 ist ein Zeitdiagramm, das einen Schaltungsbetrieb der in 17 gezeigten Speicherzelle zeigt. Wie es in 18 gezeigt ist, wird die Schreiboperation durch Anlegen von Pulsen an eine zweite Wortleitung (WW₁) und durch Anlegen erwünschter Schreibinformationsspannungen an jeweilige Datenleitungen (D₁, D₂, ...) einer Vielzahl von Zellen (MC₁₁, MC₁₂, MC₁₃, ...), die an die zweite Wortleitung angeschlossen sind, durchgeführt. Das bedeutet, dass die Vielzahl von Zellen gleichzeitig gemeinsam beschrieben wird. Die Leseoperation wird unter Berücksichtigung der Tatsache, dass Leseleitungen (S₁, S₂, S₃, S₄, ...) durch die benachbarten Zellen in der Wortleitungsrichtung gemeinsam genutzt werden, durch selektives Antreiben abwechselnder Steuerleitungen (C₁, C₂, ...) mit Adressensignalen durchgeführt, um eine Interferenz zwischen den Zellen zu eliminieren. Beispielsweise zeigt die 18 ein Beispiel, bei welchem die ungeradzahligen Steuerleitungen angetrieben werden. Die Informationsstücke, die aus den Zellen MC₁₁, MC₁₂, MC₁₅, MC₁₆ ausgelesen werden, werden in die Leseleitungen S₁, S₂, S₃ und S₄ geführt, und keine Information wird aus MC₁₃ und MC₁₄ ausgelesen. Obwohl der Speicherknoten von jeder der Zellen MC₁₃ und MC₁₄ 1,8 V oder 0,8 V ist, wird der Transistor zum Lesen in jeder Zelle nichtleitend gemacht, weil die Spannung der Steuerleitung C₂ 2 V ist, die Spannung von jeder der Leseleitungen S₂ und S₃ 2 V – δ (etwa 200 mV) ist und die Schwellenspannung des Transistors zum Lesen 1,2 V ist.
Zusätzlich können die Leseleitungen jeweils zu den benachbarten Zellen vorgesehen sein. In diesem Fall gibt es, obwohl der Bereich der Speicherzelle größer wird, einen Vorteil bezüglich eines Vereinfachens des Schaltungsaufbaus, weil es keine Notwendigkeit zum Decodieren der Steuerleitungen mit Adressensignalen für einen selektiven Antrieb der Steuerleitungen gibt.
19 ist eine Draufsicht auf das erste Ausführungsbeispiel der vorliegenden Erfindung gleich der Draufsicht auf das zweite Ausführungsbeispiel, das in 10 gezeigt ist. Bei diesem Ausführungsbeispiel wird der theoretische Bereich der Speicherzelle 9,0 (= 3,0 × 3,0)F², welcher im Vergleich mit demjenigen des in 10 gezeigten zweiten Ausführungsbeispiels stark reduziert ist.
Die 20 bis 23 zeigen sequentielle Schritte zum Ausbilden des ersten Ausführungsbeispiels der vorliegenden Erfindung. Wie es in 20 gezeigt ist, werden n⁺-Typ-Bereiche 21 und 22 in einem p-Typ-Siliziumsubstrat mit einem spezifischen elektrischen Widerstand von etwa 10 Ωcm durch den gewöhnlichen Fotoätzprozess und eine Ionenimplantation ausgebildet. Ein Feldisolator 60, der aus einer Siliziumoxidschicht mit einer Dicke von 500 nm hergestellt ist, wird selektiv durch LOCOS (lokale Oxidation von Silizium) unter Verwendung einer Siliziumnitridschicht ausgebildet, die selektiv zur Verhinderung einer Oxidation ausgebildet ist.
Wie es in 21 gezeigt ist, wird die Siliziumoxidschicht mit einer Dicke von 10 nm bei 1000°C auf der Oberfläche des Substrats 10 ausgebildet, welche Schicht als ein erster Gate-Isolator 41 genommen wird. Auf dem ersten Gate-Isolator 41 wird selektiv eine Schicht aus polykristallinem Silizium, das mit einer n⁺-Typ-Störstelle dotiert ist, ausgebildet, welche Schicht als Speicherknoten 30 genommen wird. Dann werden Ausdehnungsteilbereiche der n⁺-Typ-Bereiche 21 und 22 in Selbstausrichtung mit dem Speicherknoten 30 durch Ionenimplantation ausgebildet, um die so genannte LDD-(leicht dotiertes Drain)-Struktur zu realisieren.
Wie es in 22 gezeigt ist, wird eine Siliziumoxidschicht mit einer Dicke von 10 nm bei 1000°C auf der Oberfläche des Speicherknotens 30 ausgebildet, welche Schicht als zweiter Gate-Isolator 42 genommen wird. Eine Schicht aus leitendem polykristallinem Silizium wird dann über der gesamten Oberfläche ausgebildet und wird einem anisotropen Trockenätzen in einem Zustand unterzogen, in welchem ein Fotolack auf einem Teilbereich gelassen wird, bei welchem eine erste Wortleitung 51 auszubilden ist, um eine erste Wortleitung 51 bei dem erwünschten Teilabschnitt auszubilden. Zu dieser Zeit bleibt die erste Wortleitung 51 an der Seitenwand des vorstehenden Speicherknotens 30, selbst wenn die Seitenwand des Speicherknotens 30 nicht mit dem Fotolack bedeckt ist. Dies ist deshalb so, weil das Ätzen sich resultierend aus der Verwendung des starken anisotropen Trockenätzens nicht in der horizontalen Richtung fortsetzt. Dies bedeutet, dass die erste Wortleitung 51 in Selbstausrichtung um den Speicherknoten 30 ausgebildet werden kann. Dann wird ein erster Zwischenschicht-Isolator 61 mit einer Dicke von 500 nm durch CVD ausgebildet, dem eine Planarisierung der gesamten Oberfläche des ersten Zwischenschicht-Isolators 61 unter Verwendung eines CMP-(chemisch-mechanischen Polier-)Prozesses folgt, um die oberste Oberfläche des Speicherknotens 30 freizulegen.
Wie es in 23 gezeigt ist, wird ein Barrierensubstrat 11, das aus polykristallinem Silizium oder amorphem Silizium hergestellt ist, bis zu einer Dicke von 500 nm ausgebildet, dem eine Wärmebehandlung bei 1000°C in einer Sauerstoffatmosphäre folgt, die Ammoniak oder Stickstoff enthält, um eine Silizium-Oxid/Nitrid-Schicht mit einer Dicke von 5 nm auszubilden, welche Schicht als Barrierenschicht 70 genommen wird. Dann wird eine Silizium-Oxid/Nitrid-Schicht mit einer Dicke von 5 nm durch eine Wärmebehandlung bei 1000°C in einer Sauerstoffatmosphäre ausgebildet, die Ammoniak oder Stickstoff enthält, welche Schicht als dritte Gate-Isolatorschicht 43 genommen wird. Dann wird eine Schicht aus leitendem polykristallinem Silizium über der gesamten Oberfläche ausgebildet und einem anisotropen Trockenätzen in einem Zustand unterzogen, in welchem ein Fotolack auf einem Teilbereich gelassen wird, bei welchem eine zweite Wortleitung 52 auszubilden ist, um eine zweite Wortleitung 52 bei dem erwünschten Teilbereich auszubilden. Zu dieser Zeit bleibt die zweite Wortleitung 52 an der Seitenwand der vorstehenden mehrschichtigen Substratstruktur 12 mit den Barrierensubstraten 11 und den Barrierenschichten 70, selbst wenn die Seitenwand der Substratstruktur 12 nicht mit dem Fotolack bedeckt ist. Der Grund dafür besteht darin, dass das Ätzen sich aufgrund der Verwendung des starken anisotropen Trockenätzens nicht in der horizontalen Richtung fortsetzt. Dies bedeutet, dass die zweite Wortleitung 52 in Selbstausrichtung um die Substratstruktur 12 mit den Barrierenschichten ausgebildet werden kann.
Wie es bereits in 1 gezeigt ist, wird ein mit Arsen oder Phosphor dotierter Drainbereich 24 ausgebildet und wird dann, wie der erste Zwischenschicht-Isolator 61, ein zweiter Zwischenschicht-Isolator 62 ausgebildet. Dann wird eine Öffnung in dem zweiten Zwischenschicht-Isolator 62 ausgebildet und wird eine Datenleitung 23, die aus Aluminium oder ähnlichem hergestellt ist, selektiv in der Öffnung ausgebildet. Auf diese Weise kann die Speicherzelle der vorliegenden Erfindung, deren Schaltung in 2 gezeigt ist, realisiert werden. 1 ist eine Schnittansicht an einer Linie A-A' der 19; und 24 ist eine Schnittansicht an einer Linie B-B' der 19. Bei diesem Ausführungsbeispiel ist, wie es oben beschrieben ist, der theoretische Bereich der Speicherzelle 9 F². Anders ausgedrückt kann gemäß diesem Ausführungsbeispiel die kleinste Zelle realisiert werden.
25 zeigt ein drittes Ausführungsbeispiel der vorliegenden Erfindung, bei welchem ein Speicherknoten 30 und eine Substratstruktur 12 mit Barrierensubstraten 11 und Barrierenschichten 70 gemeinsam ausgebildet sind. Bei diesem Ausführungsbeispiel kann eine feinere Struktur durch Eliminieren einer Maskenausrichtung realisiert werden, die für den Speicherknoten 30 und die Substratstruktur 12 bei dem Fotoätzschritt beim ersten Ausführungsbeispiel erforderlich ist.
Die 26 bis 28 stellen einen Teil sequentieller Schritte zum Ausbilden des dritten Ausführungsbeispiels dar. Wie es in 26 gezeigt ist, wird, nachdem der Speicherknoten 30 und die Substratstruktur 12 mit Barrierenschichten gemeinsam ausgebildet sind, eine Silizium-Oxid/Nitrid-Schicht mit einer Dicke von 5 nm durch eine Wärmebehandlung bei 1000°C in einer Sauerstoffatmosphäre ausgebildet, die Ammoniak und Stickstoff enthält, welche Schicht als zweiter Gate-Isolator 42 genommen wird. Dann wird eine Schicht aus leitendem polykristallinem Silizium über der gesamten Oberfläche durch CVD oder ähnliches ausgebildet. Weiterhin wird eine Ätz-Schutzschicht, die aus Fotolack oder Polyimid hergestellt ist, durch CVD ausgebildet, dem ein Rückätzen über der gesamten Oberfläche folgt, um die Schicht bis zu einer spezifischen Dicke zu verdünnen, um eine Ätz-Schutzschicht 63 zu erhalten.
Die leitende Polysiliziumschicht wird unter Verwendung der Ätz-Schutzschicht 63 als Maske geätzt, um eine erste Wortleitung 51 auszubilden, wie es in 23 gezeigt ist. Danach werden die Schritte, die unter Bezugnahme auf die 23, 24 und 1 beschrieben sind, wiederholt, um die in 21 gezeigte Struktur zu realisieren.
29 zeigt eine Schaltung eines vierten Ausführungsbeispiels der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel sind unterschiedlich gegenüber der Schaltung, die unter Bezugnahme auf 2 beschrieben ist, wobei die erste Wortleitung 51 und die zweite Wortleitung 52 getrennt gesteuert werden, die erste Wortleitung 51 und die zweite Wortleitung 52 in nur die erste Wortleitung 51 integriert. Eine solche Integration der ersten und der zweiten Wortleitung 51 und 52 wird durch geeignetes Auswählen der Schwellenspannungen des Transistors 1 zum Schreiben und des Transistors 2 zum Lesen und der an die erste Wortleitung 51 angelegten Spannung möglich.
30 zeigt eine Speicherzellenstruktur des vierten Ausführungsbeispiels. Die Speicherzellenstruktur beim vierten Ausführungsbeispiel kann bezüglich der Struktur einfacher und feiner gemacht werden, und auch bezüglich einer Herstellung einfacher als jedes des ersten, des zweiten und des dritten Ausführungsbeispiels.
31 zeigt die Schaltung eines fünften Ausführungsbeispiels der vorliegenden Erfindung.
32 ist eine Speicherfeldschaltung des fünften Ausführungsbeispiels.
33 ist ein Zeitdiagramm, das den Betrieb des fünften Ausführungsbeispiels zeigt. Die Struktur dieses Ausführungsbeispiels ist einfach herzustellen, weil ein Kondensator zum Stufen nach oben und eine Wortleitung zum Antreiben von ihm weggelassen sind. Bei diesem Ausführungsbeispiel ist die bei den vorherigen Ausführungsbeispielen verwendete Steuerleitung parallel zu der Wortleitung angeordnet, welche Steuerleitung als erste Wortleitung genommen wird. Hier wird der Betrieb in einem Zustand beschrieben werden, dass nur die Schwellenspannung des Transistors zum Lesen zu 0,5 V geändert ist. Die Information wird als "1 V" oder "0 V" in einen Speicherknoten durch die Schreiboperation geschrieben. Die Leseoperation für jede der Speicherzellen MC₁₁ und MC₁₂ wird durch Einstellen der Spannung der ersten Wortleitung (RW₁) auf 0 V durchgeführt. Wenn die Spannung des Speicherknotens 1 V ist, wird der Transistor zum Lesen leitend gemacht, während dann, wenn sie 0 V ist, der Transistor zum Lesen nichtleitend gemacht wird, und demgemäß kann es wie bei den vorherigen Ausführungsbeispielen unterschieden werden, ob die Information "1" oder "0" ist. Es ist anzumerken, dass die Transistoren zum Lesen in den Speicherzellen MC₂₁ und MC₂₂, die nichtleitend gemacht sind, keinen nachteiligen Effekt auf die Leseoperation der Speicherzellen MC₁₁ und MC₁₂ ausüben.
34 ist eine Draufsicht auf die Speicherzelle des fünften Ausführungsbeispiels der vorliegenden Erfindung und 35 ist eine Schnittansicht an einer Linie A-A' der 34.
Wie es oben beschrieben ist, ist die Beschreibung der vorherigen Ausführungsbeispiele der vorliegenden Erfindung auf die Speicherzelle und ein aus den Speicherzellen aufgebautes Speicherfeld beschränkt. Jedoch enthält der tatsächliche Speicher weiterhin direkte periphere Schaltungen, die direkt mit dem Feld verbunden sind, wie beispielsweise einen Leseverstärker und einen Decodierer; und indirekte periphere Schaltungen zum Erreichen von Funktionen wie der Speicher, wie beispielsweise eine Logikschaltung und eine Eingabe/Ausgabe-Schaltung. Um einen Unterschwellenstrom zu unterdrücken, wird die Gate-Länge eines Speicherfelds allgemein auf länger als diejenige einer direkten peripheren Schaltung eingestellt.
Bei den Ausführungsbeispielen der vorliegenden Erfindung ist in Bezug auf eine direkte periphere Schaltung und eine indirekte periphere Schaltung dann, wenn der Source/Drain des Transistors, der beispielsweise in 14 gezeigt ist, direkt für die Diffusionsschichtverdrahtungen verwendet wird, eine Maskenausrichtung erforderlich, weil der Speicherknoten 30 als das Gate später ausgebildet wird, so dass die Transistorleistungsfähigkeit im Allgemeinen verschlechtert wird. Demgemäß ist es, wie es in 21 gezeigt ist, vorteilhaft, den Source/Drain (der durch die Steuerleitung 21 und die Leseleitung 22 in 21 ausgedrückt ist) zu verwenden, dessen Selbstausrichtung im Speicherknoten 30 ausgebildet ist.
Jedoch sind diese Leitungen aus dem Grund eines Erhöhens des Freiheitsgrads im Allgemeinen separat von dem Speicherfeld ausgebildet, um dadurch auf einfache Weise eine erwünschte Leistungsfähigkeit zu erreichen. Das Verfahren zum Ausbilden von diesen Leitungen wird durch Annehmen einer allgemeinen Silizium- Gate-Struktur mit Selbstausrichtung oder einer LDD-(leicht dotierter Drain)-Struktur durchgeführt, wobei die Konzentration einer Störstelle nahe dem Source/Drain erniedrigt ist. Die vorliegende Erfindung spezifiziert kein derartiges Verfahren zum Ausbilden des Transistors.
Wie es oben beschrieben ist, stellt die vorliegende Erfindung einen Speicher mit einer Charakteristik des gewöhnlichen RAM in Kombination mit einer Charakteristik des gewöhnlichen nichtflüchtigen Speichers zur Verfügung. Das heißt, dass ein Speicher realisiert werden kann, der eine Informationsspeicheroperation gleich derjenigen des gewöhnlichen nichtflüchtigen Speichers in Kombination mit einer Verstärkungsfunktion einer Speicherzelle gleich derjenigen des gewöhnlichen SRAM zeigt. Anders ausgedrückt besteht der Effekt der vorliegenden Erfindung im Bereitstellen eines so genannten "nichtflüchtigen RAM" mit einer guten langzeitigen Speicherhaltecharakteristik in Kombination mit einer stabilen und Hochgeschwindigkeits-RAM-Operation.

Claims

Halbleiterspeichervorrichtung, die eine Matrix von Speicherzellen (MC) auf einem Halbleitersubstrat (10) aufweist, die jeweils eine Datenleitung (23), eine Wortleitung (52) und eine Leseleitung (22) daran angeschlossen haben; wobei jede Speicherzelle Folgendes aufweist: einen ersten Transistor (2), der auf dem Substrat (10) ausgebildet ist, einen Speicherknoten (30), der das Gate des ersten Transistors (2) aufweist, wobei der erste Transistor (2) einen Source-Drain-Pfad (21, 22) hat, dessen Schwellenwert in Abhängigkeit von der Ladung geändert wird, die an dem Speicherknoten (30) gespeichert ist, wobei die Leseleitung (22) mit dem Source-Drain-Pfad zum Lesen der an dem Speicherknoten gespeicherten Ladung gekoppelt ist, wobei ein zweiter Transistor eine mehrschichtige Struktur aufweist, die Halbleiterbereiche (11) und Barrierenisolatoren (70) enthält, wobei die Struktur auf den Speicherknoten zwischen dem Speicherknoten und der Datenleitung (23) gestapelt ist, wobei die mehrschichtige Struktur eine Seite (43) hat, die sich transversal von dem Substrat erstreckt, und eine Steuerelektrode auf der Seite der mehrschichtigen Struktur mit der Wortleitung (52) gekoppelt ist, wobei Information in den Speicherknoten (30) geschrieben und von diesem gelöscht wird, indem Ladungen durch die mehrschichtige Struktur zwischen dem Speicherknoten (30) und der Datenleitung (23) geführt wird.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Speicherknoten (30) und die mehrschichtige Struktur (11, 70) Halbleiterbereiche und Barrierenisolatoren enthalten, die in einer Richtung senkrecht zum Halbleitersubstrat (10) einander überlagert sind.
Halbleiterspeichervorrichtung nach Anspruch 2, die eine Schicht aus Isoliermaterial (43) zwischen der Seite der mehrschichtigen Struktur (11, 70) und der mit der Wortleitung (52) gekoppelten Steuerelektrode enthält.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei eine weitere Wortleitung (51) an dem Speicherknoten (30) vorgesehen und durch einen Isolator (42) davon beabstandet ist.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei der erste Transistor (2) ein Feldeffekttransistor ist und die Gate-Elektrode des Feldeffekttransistors als der Speicherknoten (30) dient.
Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, wobei der erste Transistor (2) ein MISFET ist, der auf einem Halbleitersubstrat (10) ausgebildet ist.
Verfahren zum Herstellen einer Halbleiterspeichervorrichtung, die eine Matrix aus Speicherzellen (MC) auf einem Halbleitersubstrat (10) aufweist, wobei jede der Speicherzellen eine Datenleitung (23), eine Wortleitung (52) und eine Leseleitung (22) daran angeschlossen hat; wobei das Verfahren für jede Speicherzelle Folgendes aufweist: Ausbilden eines ersten Transistors (2) auf dem Substrat (10) mit einem Speicherknoten (30), der das Gate des ersten Transistors (1) aufweist, wobei der erste Transistor (2) einen Source-Drain-Pfad (21, 22) hat, dessen Schwellenwert in Abhängigkeit von der an dem Speicherknoten (30) gespeicherten Ladung geändert wird, Vorsehen der mit dem Source-Drain-Pfad gekoppelten Leseleitung (22) zum Lesen der an dem Speicherknoten gespeicherten Ladung, Herstellen eines zweiten Transistors mit einer mehrschichtigen Struktur, die Halbleiterbereiche (11) und Barrierenisolatoren (70) enthält, wobei die Struktur auf den Speicherknoten zwischen dem Speicherknoten und der Datenleitung (23) gestapelt ist, wobei die mehrschichtige Struktur eine Seite (43) hat, die sich transversal von dem Substrat erstreckt, Vorsehen einer Steuerelektrode auf der Seite der mehrschichtigen Struktur, die mit der Wortleitung (52) gekoppelt ist, wodurch Information zu dem Speicherknoten (30) schreibbar und daraus löschbar ist, indem Ladungen durch die mehrschichtige Struktur zwischen dem Speicherknoten (30) und der Datenleitung (23) geführt werden.