DE60109887T2

DE60109887T2 - Einmalig programmierbare nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu deren Herstellung

Info

Publication number: DE60109887T2
Application number: DE2001609887
Authority: DE
Inventors: Yoshiaki Shinagawa-ku Hagiwara; Hideaki Shinagawa-ku Kuroda; Michitaka Shinagawa-ku Kubota; Akira Shinagawa-ku Nakagawara
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-02-02
Filing date: 2001-06-27
Publication date: 2006-02-23
Anticipated expiration: 2021-06-28
Also published as: EP1229552B1; CN1157792C; KR100791905B1; CN1368763A; KR20020064627A; US6800527B2; EP1229552A1; JP3846202B2; US20020105050A1; DE60109887D1; TW517233B; US20030146467A1; JP2002231899A; US6583490B2

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zu Herstellung derselben, sie betrifft insbesondere eine OTP (einmal programmierbare) nichtflüchtige Halbleiterspeichervorrichtung, die mit Daten nur einmal beschrieben werden kann, und ein Verfahren zur Herstellung derselben.
2. Beschreibung des Standes der Technik
Als nichtflüchtige Halbleiterspeichervorrichtungen wurden ein Typ mit schwebendem Steueranschluss, ein MNOS-Typ, ein MONOS-Typ und andere Flash-Speicher mit verschiedenen Eigenschaften und der Fähigkeit, Daten zu löschen, entwickelt. Sie haben CMOS-Transistoren als Decodierer und andere Externtransistoren von Speicherzellenanordnungen.
Ein Flash-Speicher hatte jedoch ein Problem dahingehend, dass etwa 20 bis 30 Masken zur Herstellung desselben notwendig waren, sodass die Herstellungskosten hoch waren.
Andererseits wurde als Festwertspeichervorrichtung, die mit Daten nur einmal beschrieben werden kann (OTPROM (Festwertspeicher)) eine Speicherzelle mit einem Transistor und einer Oxidfilmsicherung entwickelt. Diese ist zum Beispiel in der geprüften japanischen Patentveröffentlichung (Kokoku) Nr. 4-9388, der geprüften japanischen Patentveröffentlichung (Kokoku) Nr. 58-28750 oder der geprüften japanischen Patentveröffentlichung (Kokoku) Nr. 63-22073 offenbart.
Zum Beispiel offenbart die geprüfte japanische Patentveröffentlichung (Kokoku) Nr. 4-9388 eine Speicherzelle mit einem in 1 dargestellten Aufbau.
Zum Beispiel ist eine Gate-Elektrode 104 auf einem Kanalbildungsbereich 102 eines p-Halbleitersubtrats 101 über einen Gate-Isolierfilm 103 ausgebildet, und ein Source-Bereich 105 und ein Drain-Bereich 106 mit n-Störstellen sind in dem Halbleitersubstrat 101 auf dessen beiden Seiten ausgebildet, wodurch ein MOS-Feldeffekttransistor gebildet ist.
Ein Isolierfilm 110 aus Siliziumoxid ist über dem MOS-Transistor ausgebildet, Kontaktlöcher, welche die Gate-Elektrode 104, den Source-Bereich 105 und den Drain-Bereich 106 erreichen, sind ausgebildet, und eine Gate-Verbindung 115 eine Source-Verbindung 116 und eine Drain-Verbindung 117 zum Beispiel aus Aluminium sind in die Kontaktlöcher gefüllt.
Hierbei ist ein Siliziumoxidfilm 114 an einer Schnittstelle zwischen dem Source-Bereich 105 und der Drain-Verbindung 116 ausgebildet und isoliert die beiden.
In einer Speicherzelle mit dem obigen Aufbau wird durch Anlegen einer hohen Spannung zwischen dem Source-Bereich 105 und der Source-Verbindung 116 entsprechend den zu schreibenden Daten die Isolierung in dem Siliziumoxidfilm 114 aufgebrochen und der Source-Bereich 105 und die Source-Verbindung 116 sind leitend gemacht. So können Daten durch eine Leitung oder Nicht-Leitung zwischen dem Source-Bereich 105 und der Source-Verbindung 116 in jeder Speicherzelle gespeichert werden.
Ebenso offenbaren die geprüfte japanische Patentveröffentlichung (Kokoku) 58-28750 und die geprüfte japanische Patentveröffentlichung (Kokoku) 63-22073 Speicherzellen mit in 2 und 3 dargestellten Aufbauten.
Diese sind im Wesentlichen gleich der Speicherzelle mit dem in 1 dargestellten Aufbau, aber eine Polysiliziumschicht 120 ist mit dem Source-Bereich 105 verbunden ausgebildet, und die Source-Verbindung 116 ist an einer oberen Schicht davon über den Siliziumoxidfilm 114 ausgebildet.
Auch ist in 2 die Polysiliziumschicht 120 ebenso in dem Drain-Bereich 106 ausgebildet, und die Drain-Verbindung 117 ist an einer oberen Schicht davon ausgebildet.
Auch bei einer Speicherzelle mit dem obigen Aufbau wird durch Anlegen einer hohen Spannung zwischen dem Source-Bereich 105 und der Source-Verbindung 116 entsprechend den zu schreibenden Daten die Isolierung in dem Siliziumoxidfilm 114 aufgebrochen und der Source-Bereich 105 und die Source-Verbindung 116 werden leitend gemacht. So können Daten in jeder Speicherzelle durch eine Leitung oder Nicht-Leitung zwischen dem Source-Bereich 105 und der Source-Verbindung 116 gespeichert werden.
Andererseits offenbart das US-Patent Nr. 6,034,882 eine nichtflüchtige Halbleiterspeichervorrichtung mit einer Speicherzellenanordnung und mit einer Externschaltung, die in einem Ersatzschaltbild von 4A gezeigt sind.
Insbesondere sind, wie in 4A dargestellt, Speicherzellen M an Schnittpunkten von Leitungsschichten (C1, C3, C5, C7), die Schichtauswahlsignale LSS durch einen durch einen Zeilendecodierer RD gesteuerten Schalttransistor SWT empfangen, und Leitungsschichten (C2, C4, C6), die als Bitleitungen BL dienen, vorgesehen.
Die obige Speicherzelle hat einen Aufbau, wie er zum Beispiel in 4B dargestellt ist.
Insbesondere ist eine p⁺-Polysiliziumschicht 202 auf einer Leitungsschicht 201 angeordnet, welche die Leitungsschichten (C1, C3, C5, C7) bildet, und eine n-Polysiliziumschicht 203 ist an einer oberen Schicht davon ausgebildet, um dadurch eine Diode zu bilden. Ein Siliziumoxidfilm 204 ist an einer oberen Schicht der Polysiliziumschicht 203 ausgebildet, eine n⁺-Polysiliziumschicht 205 ist an einer oberen Schicht davon ausgebildet, und eine Leitungsschicht 206, welche die Leitungsschichten (C2, C4, C6) bildet, ist an einer oberen Schicht davon gelegt.
Hier werden die Polysiliziumschicht 203 und die Polysiliziumschicht 205 durch den Siliziumoxidfilm 204 isoliert.
In einer Speicherzelle mit dem obigen Aufbau wird durch Anlegen einer hohen Spannung zwischen der Polysiliziumschicht 203 und der Polysiliziumschicht 205 entsprechend den zu schreibenden Daten die Isolierung in dem Siliziumoxidfilm 204 aufgebrochen und die Polysiliziumschicht 203 und die Polysiliziumschicht 205 sind leitend gemacht. Deshalb können Daten in jeder Speicherzelle entsprechend der Existenz/Nicht-Existenz des Diodenelements gespeichert werden (Abschnitt, wo die Polysiliziumschicht 202 und die Polysiliziumschicht 203 gestapelt sind).
In einer oben beschriebenen Speicherzelle mit dem in 1 bis 3 dargestellten Aufbau gab es jedoch ein Problem in der Reproduzierbarkeit und der Zuverlässigkeit des Aufbrechens der Isolierung des Siliziumoxidfilms.
Das obige Problem galt auch für eine nichtflüchtige Halbleiterspeichervorrichtung mit einer Speicherzelle, wie sie in der JP-A-56-088357 offenbart ist.
Auch ist die in 4A und 4B dargestellte nichtflüchtige Halbleiterspeichervorrichtung durch Speicherzellen aufgebaut, die jeweils eine Sicherung eines Isolierfilmaufbrechtyps und eine darin verbundene Diode als aktives Element aufweisen, die sich in drei Dimensionen wiederholen. Deshalb wird es notwendig, eine Siliziumschicht mit einer Kristallinität zu bilden, die zum Aufweisen des aktiven Elements in einer oberen Schicht der Verbindung aus Aluminium erforderlich ist, und so gibt es einen großen Einfluss einer Wärmebehandlung auf die Aluminiumverbindungen und damit einhergehende Hauptschwierigkeiten bei der tatsächlichen Herstellung.
Ferner ist es durch Stapeln mehrerer Schichten mit Speicherzellen, zum Beispiel von neun Schichten, möglich, den Integrationsgrad zu erhöhen und dadurch eine Reduzierung der Herstellungskosten je Einheit Speicherkapazität der nichtflüchtigen Halbleiterspeichervorrichtung zu realisieren, aber es gab ein Problem dahingehend, dass, selbst wenn N Schichten gestapelt werden, die Herstellungskosten je Einheit Speicherkapazität durch den Einfluss der Externschaltungen, usw. größer als 1/N werden, und so kann ein Effekt der Kostenreduzierung nicht ausreichend erzielt werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung, die die Reproduzierbarkeit und die Zuverlässigkeit des Auf brechens einer Isolierung des Siliziumoxidfilms verbessern kann und die die Herstellungskosten weiter reduzieren kann, sowie ein Herstellungsverfahren derselben vorzusehen.
Um die obige Aufgabe zu lösen, hat eine nichtflüchtige Halbleiterspeichervorrichtung der vorliegenden Erfindung wenigstens eine Speicherzelle und ist einmal programmierbar, wobei die Speicherzelle einen Störstellenbereich eines ersten Leitungstyps, der in einem Halbleitersubstrat gebildet ist, einen ersten Isolierfilm, der auf dem Halbleitersubstrat über dem Störstellenbereich gebildet ist, eine Öffnung, die in dem ersten Isolierfilm so gebildet ist, dass sie bis zu dem Störstellenbereich reicht, und einen Programmabschnitt mit einer ersten Halbleiterschicht des ersten Leitungstyps, einem zweiten Isolierfilm und einer zweiten Halbleiterschicht eines zweiten Leitungstyps aufweist, wobei die ersten Halbleiterschicht, der zweite Isolierfilm und die zweite Halbleiterschicht nacheinander in der Öffnung gestapelt sind, die erste Halbleiterschicht auf dem Störstellenbereich gebildet ist, und der zweite Isolierfilm in einem Leitungszustand als Reaktion auf Programmdaten verändert ist, um dadurch eine elektrische Verbindung zwischen der ersten und der zweiten Halbleiterschicht herzustellen.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung wird ein Aufbrechen der Isolierung in dem zweiten Isolierfilm in dem Programmabschnitt vorzugsweise durch Anlegen einer bestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Reaktion auf in der Speicherzelle zu speichernde Programmdaten bewirkt, und Daten werden durch die Leitung oder Nicht-Leitung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht in jeder Speicherzelle gespeichert.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist vorzugsweise in der Speicherzelle eine als Wortleitung dienende Gate-Elektrode über einen Gate-Isolierfilm auf dem Halbleitersubstrat gebildet, ein Kanalbildungsbereich ist auf dem Halbleitersubstrat unter der Gate-Elektrode vorgesehen, ein den Störstellenbereich als Drain-Bereich verwendender Feldeffekttransistor ist gebildet, und die Bitleitung ist mit der zweiten Halbleiterschicht verbunden.
Bevorzugter ist der Source-Bereich des Feldeffekttransistors geerdet.
Alternativ ist bevorzugter eine Einrichtung zum Erfassen eines von dem Source-Bereich des Feldeffekttransistors zu der Halbleitersubstratseite fließenden Stroms vorgesehen.
Alternativ sind bevorzugter die Wortleitung und die Bitleitung mit einem Zeilendecodierer und einem Spaltendecodierer mit Durchgangstransistoren zum Hindurchlassen zugeführter Signale verbunden, und bevorzugter werden invertierte Signale von Adresssignalen dem Zeilendecodierer und dem Spaltendecodierer von einer externen Vorrichtung zusammen mit Vorwärtssignalen zugeführt.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung sind bevorzugt die mehreren Speicherzellen in einer Matrixform angeordnet.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung hat die Speicherzelle einen Störstellenbereich eines ersten Leitungstyps, der auf dem Halbleitersubstrat gebildet ist, einen ersten Isolierfilm, der auf dem Halbleitersubstrat über dem Störstellenbereich gebildet ist, eine Öffnung, die in dem ersten Isolierfilm so gebildet ist, dass sie bis zu dem Störstellenbereich reicht, und eine erste Isolierschicht eines ersten Leitungstyps, einen zweiten Isolierfilm und eine zweite Halbleiterschicht eines zweiten Leitungstyps, die nacheinander in der Öffnung von der Störstellenbereichsseite aus gestapelt sind.
Durch Anlegen einer bestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht sind die Reproduzierbarkeit und die Zuverlässigkeit verbessert und ein Durchbruch der Isolierung in dem zweiten Isolierfilm kann bewirkt werden.
Ebenso kann die Vorrichtung, da eine Speicherzelle aus einem einfachen Aufbau bestehen kann, durch Bilden zum Beispiel des Zeilendecodierers und des Spaltendecodierers allein durch Durchgangstransistoren hergestellt werden, während die Anzahl von Masken auf etwa sechs reduziert wird, sodass die Herstellungskosten gedrückt werden können.
Auch hat zum Lösen der obigen Aufgabe eine nichtflüchtige Halbleiterspeichervorrichtung der vorliegenden Erfindung wenigstens eine Speicherzelle und ist einmal programmierbar, wobei die Speicherzelle eine erste Verbindung, einen ersten Isolierfilm, der auf der ersten Verbindung gebildet ist, eine Öffnung, die in dem ersten Isolierfilm so gebildet ist, dass sie bis zu der ersten Verbindung reicht, einen Programmabschnitt mit einer ersten Halbleiterschicht eines ersten Leitungstyps, einem zweiten Isolierfilm und einer zweiten Halbleiterschicht eines zweiten Leitungstyps, wobei die ersten Halbleiterschicht, der zweite Isolierfilm und die zweite Halbleiterschicht nacheinander in der Öffnung gestapelt sind, die erste Halbleiterschicht auf der ersten Verbindung gebildet ist, der zweite Isolierfilm in einem Leitungszustand als Reaktion auf Programmdaten verändert wird, um dadurch eine elektrische Verbindung zwischen der ersten und der zweiten Halbleiterschicht herzustellen, und eine zweite Verbindung verbunden mit der zweiten Halbleiterschicht gebildet ist.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung wird bevorzugt ein Durchbruch der Isolierung in dem zweiten Isolierfilm in dem Programmabschnitt durch Anlegen einer bestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Reaktion auf die in der Speicherzelle zu speichernden Programmdaten bewirkt, und Daten werden durch die Leitung oder Nicht-Leitung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht in jeder Speicherzelle gespeichert.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist bevorzugt in der Speicherzelle die erste Verbindung eine Wortleitung und die zweite Verbindung eine Bitleitung.
Bevorzugter sind die Wortleitung und die Bitleitung mit einem Zeilendecodierer und einem Spaltendecodierer mit Durchgangstransistoren zum Durchlassen von zugeführten Signalen verbunden.
Ebenso werden bevorzugter invertierte Signale von Adresssignalen dem Zeilendecodierer und dem Spaltendecodierer von einer externen Vorrichtung zusammen mit den Vorwärtssignalen zugeführt.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung sind bevorzugt die mehreren Speicherzellen in einer Matrixform angeordnet.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung sind bevorzugt mehrere Stapel der ersten Verbindung, des ersten Isolierfilms und einer zweiten Verbindung gestapelt, wobei sie voneinander isoliert sind, und in jedem Stapel sind die mehreren Speicherzellen in einer Matrixform so angeordnet, um die erste Verbindung und die zweite Verbindung zu verbinden.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung hat die Speicherzelle die erste Verbindung, den auf der ersten Verbindung gebildeten ersten Isolierfilm, die in dem ersten Isolierfilm so gebildete Öffnung, dass sie bis zu der ersten Verbindung reicht, eine erste Halbleiterschicht eines ersten Leitungstyps, einen zweiten Isolierfilm und eine zweite Halbleiterschicht eines zweiten Leitungstyps, die nacheinander in der Öffnung von der Seite der ersten Verbindung gestapelt sind, wobei die zweite Verbindung verbunden mit der zweiten Halbleiterschicht gebildet ist.
Durch Anlegen einer bestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht sind die Reproduzierbarkeit und die Zuverlässigkeit verbessert und ein Isolationsdurchbruch im zweiten Isolierfilm kann bewirkt werden.
Da die Speicherzelle von einem einfachen Aufbau sein kann, indem zum Beispiel der Zeilendecodierer und der Spaltendecodierer nur durch Durchgangstransistoren gemacht sind, kann die Vorrichtung auch unter Reduzierung der Anzahl von Masken auf etwa sechs hergestellt werden, sodass die Herstellungskosten gedrückt werden können.
Ebenso hat zum Lösen der obigen Aufgabe eine nichtflüchtige Halbleiterspeichervorrichtung der vorliegenden Erfindung wenigstens eine Speicherzelle und ist einmal programmierbar, wobei die Speicherzelle einen Störstellenbereich eines ersten Leitungstyps, der in einer ersten Halbleiterschicht auf einem isolierenden Substrat gebildet ist, einen ersten Isolierfilm, der auf der ersten Halbleiterschicht über dem Störstellenbereich gebildet ist, eine Öffnung, die in dem ersten Isolierfilm so gebildet ist, dass sie bis zu dem Störstellenbereich reicht, und einen Programmabschnitt, der einen zweiten Isolierfilm und eine zweite Halbleiterschicht eines zweiten Leitungstyps aufweist, wobei der zweite Isolierfilm und die zweite Halbleiterschicht nacheinander in der Öffnung gestapelt sind, der zweite Isolierfilm auf dem Störstellenbereich gebildet ist, der zweite Isolierfilm in einem Leitungszustand als Reaktion auf Programmdaten verändert wird, um dadurch zwischen dem Störstellenbereich und der zweiten Halbleiterschicht elektrisch zu verbinden.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung wird bevorzugt der Isolationsdurchbruch in dem zweiten Isolierfilm in dem Programmabschnitt durch Anlegen einer bestimmten Spannung zwischen dem Störstellenbereich und der zweiten Halbleiterschicht als Reaktion auf die in der Speicherzelle zu speichernden Programmdaten bewirkt, und Daten werden durch die Leitung oder Nicht-Leitung zwischen dem Störstellenbereich und der zweiten Halbleiterschicht in jeder Speicherzelle gespeichert.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist in der Speicherzelle bevorzugt eine die Wortleitung bildende Gate-Elektrode über einen Gate-Isolierfilm auf der ersten Halbleiterschicht gebildet, ein Kanalbildungsbereich ist in der ersten Halbleiterschicht unter der Gate-Elektrode vorgesehen, ein Feldeffekttransistor ist unter Verwendung des Störstellenbereichs als Drain-Bereich gebildet, und eine Bitleitung ist mit der zweiten Halbleiterschicht verbunden.
Bevorzugter ist der Source-Bereich des Feldeffekttransistor geerdet.
Alternativ ist bevorzugter eine Einrichtung zum Erfassen eines von dem Source-Bereich des Feldeffekttransistors zur Seite des Halbleitersubstrats fließenden Stroms vorgesehen.
Alternativ sind bevorzugter die Wortleitung und die Bitleitung mit einem Zeilendecodierer und einem Spaltendecodierer verbunden, die Durchgangstransistoren zum Hindurchlassen von zugeführten Signalen enthalten, und bevorzugter werden invertierte Signale von Adresssignalen dem Zeilendecodierer und dem Spaltendecodierer von einer externen Vorrichtung zusammen mit Vorwärtssignalen zugeführt.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung sind die mehreren Speicherzellen bevorzugt in der Matrixform angeordnet.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung sind bevorzugt mehrere erste Halbleiterschichten gestapelt, wobei sie voneinander isoliert sind, und die Speicherzellen sind in einer Matrixform in jeder der ersten Halbleiterschichten angeordnet.
In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung hat die Speicherzelle einen Störstellenbereich eines ersten Leitungstyps, der in der ersten Halbleiterschicht auf dem isolierenden Substrat gebildet ist, einen ersten Isolierfilm, der auf der ersten Halbleiterschicht über dem Störstellenbereich gebildet ist, eine Öffnung, die in dem ersten Isolierfilm so gebildet ist, dass sie bis zu dem Störstellenbereich reicht, und einen zweiten Isolierfilm und eine zweite Halbleiterschicht eines zweiten Leitungstyps, die von der Seite des Störstellenbereichs aus nacheinander in der Öffnung gestapelt sind.
Durch Anlegen einer bestimmten Spannung zwischen dem Störstellenbereich in der ersten Halbleiterschicht mit einem SOI (Halbleiter auf Isolator) – Aufbau und der zweiten Halbleiterschicht können die Reproduzierbarkeit und die Zuverlässigkeit beim Bewirken eines Isolationsdurchbruchs im zweiten Isolierfilm verbessert werden.
Da die Speicherzelle von einem einfachen Aufbau sein kann, indem zum Beispiel der Zeilendecodierer und der Spaltendecodierer allein durch Durchgangstransistoren gemacht sind, kann auch die Vorrichtung unter einer Reduzierung der Anzahl von Masken auf etwa sechs hergestellt werden, sodass die Herstellungskosten gedrückt werden können.
Um die obige Aufgabe zu lösen, ist ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung mit wenigstens einer Speicherzelle und einmal programmierbar, wobei ein Prozess zum Bilden der Speicherzelle Schritte des Bildens eines Störstellenbereichs eines ersten Leitungstyps in einem Halbleitersubstrat, des Bildens eines ersten Isolierfilms auf dem Halb leitersubstrat über dem Störstellenbereich, des Bildens einer Öffnung in dem ersten Isolierfilm derart, dass sie bis zu dem Störstellenbereich reicht, des Bildens einer ersten Halbleiterschicht eines ersten Leitungstyps auf dem Störstellenbereich in der Öffnung, des Bildens eines zweiten Isolierfilms auf der ersten Halbleiterschicht in der Öffnung, und des Bildens einer zweiten Halbleiterschicht eines zweiten Leitungstyps auf dem zweiten Isolierfilm in der Öffnung enthält.
Bei dem Verfahren zur Herstellung der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist der Schritt des Bildens der ersten Halbleiterschicht bevorzugt ein Schritt des Bildens derselben durch ein selektives epitaktisches Wachsen.
Bei dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist bevorzugt ein Schritt des Bildens einer als Wortleitung dienenden Gate-Elektrode über einen Gate-Isolierfilm auf dem als Kanalbildungsbereich dienenden Halbleitersubstrat vor dem Schritt des Bildens des Störstellenbereichs des ersten Leitungstyps auf dem Halbleitersubstrat vorgesehen, und in dem Schritt des Bildens des Störstellenbereichs des ersten Leitungstyps auf dem Halbleitersubstrat werden in dem Halbleitersubstrat auf beiden Seitenabschnitten der Gate-Elektrode ein Source-Bereich und ein Drain-Bereich gebildet, die als Störstellenbereich dienen, und ferner ist ein Schritt des Bildens einer Bitleitung an einer oberen Schicht der zweiten Halbleiterschicht vorgesehen.
Bevorzugter werden der Zeilendecodierer und der Spaltendecodierer, die mit der Wortleitung und der Bitleitung verbunden sind, allein durch Durchgangstransistoren gebildet.
In dem Verfahren zur Herstellung der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung wird beim Bilden der in einer Matrixform oder dergleichen angeordneten Speicherzellen der Störstellenbereich des ersten Leitungstyps auf dem Halbleitersubstrat gebildet, der erste Isolierfilm wird auf dem Halbleitersubstrat über dem Störstellenbereich gebildet, und die Öffnung wird in dem ersten Isolierfilm so gebildet, dass sie bis zu dem Störstellenbereich reicht. Als nächstes wird in der Öffnung die erste Halbleiterschicht des ersten Leitungstyps auf dem Störstellenbereich gebildet, der zweite Isolierfilm wird auf der ersten Halbleiter schicht gebildet, und ferner wird die zweite Halbleiterschicht des zweiten Leitungstyps auf dem zweiten Isolierfilm gebildet.
Gemäß dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist es möglich, eine nichtflüchtige Halbleiterspeichervorrichtung mit Speicherzellen vorzusehen, die eine Reproduzierbarkeit und Zuverlässigkeit beim Bewirken eines Isolationsdurchbruchs in einem zweiten Isolierfilm durch Anlegen einer bestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht verbessern. Indem zum Beispiel der Zeilendecodierer und der Spaltendecodierer nur durch Durchgangstransistoren gebildet sind, ist es möglich, die Vorrichtung unter Reduzierung der Anzahl von Masken auf etwa sechs herzustellen und die Herstellungskosten zu drücken.
Um die obige Aufgabe zu lösen, ist ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung mit wenigstes einer Speicherzelle und einmal programmierbar, wobei ein Prozess zum Bilden der Speicherzelle Schritte des Bildens eines ersten Isolierfilms an einer oberen Schicht einer ersten Verbindung, des Bildens einer Öffnung in dem ersten Isolierfilm derart, dass sie bis zu der ersten Verbindung reicht, des Bildens einer ersten Halbleiterschicht eines ersten Leitungstyps auf der ersten Verbindung in der Öffnung, des Bildens eines zweiten Isolierfilms auf der ersten Halbleiterschicht in der Öffnung, des Bildens einer zweiten Halbleiterschicht eines zweiten Leitungstyps auf dem zweiten Isolierfilm in der Öffnung, und des Bildens einer zweiten Verbindung derart, dass sie mit der zweiten Halbleiterschicht verbunden ist, enthält.
Bei dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung wird die erste Verbindung bevorzugt als Wortleitung gebildet, und die zweite Verbindung wird als Bitleitung gebildet.
Bevorzugter werden der Zeilendecodierer und der Spaltendecodierer, die mit der Wortleitung und der Bitleitung verbunden sind, nur durch Durchgangstransistoren gebildet.
Bei dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung wird beim Bilden der in einer Matrixform angeordneten Speicherzellen der erste Isolierfilm an einer oberen Schicht der ersten Verbindung gebildet, die Öffnung wird in dem ersten Isolierfilm so geöffnet, dass sie bis zu der ersten Verbindung reicht, die erste Halbleiterschicht des ersten Leitungstyps wird auf der ersten Verbindung in der Öffnung gebildet, der zweite Isolierfilm wird auf der ersten Halbleiterschicht gebildet, und ferner wird die zweite Halbleiterschicht des zweiten Leitungstyps auf dem zweiten Isolierfilm gebildet. Als nächstes wird die zweite Verbindung so gebildet, dass sie mit der zweiten Halbleiterschicht verbunden ist.
Gemäß dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist es möglich, eine nichtflüchtige Halbleiterspeichervorrichtung mit Speicherzellen herzustellen, die eine Reproduzierbarkeit und Zuverlässigkeit beim Bewirken eines Isolationsdurchbruchs in einem zweiten Isolierfilm durch Anlegen einer bestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht verbessern kann. Indem zum Beispiel der Zeilendecodierer und der Spaltendecodierer nur durch Durchgangstransistoren gemacht werden, ist es möglich, die Vorrichtung unter einer Reduzierung der Anzahl von Masken auf etwa sechs herzustellen und die Herstellungskosten zu drücken.
Um die obige Aufgabe zu lösen, ist ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung mit wenigstens einer Speicherzelle und einmal programmierbar, wobei ein Prozess zum Bilden der Speicherzelle Schritte des Bildens eines Störstellenbereichs eines ersten Leitungstyps in einer ersten Halbleiterschicht auf einem isolierenden Substrat, des Bildens eines ersten Isolierfilms auf der ersten Halbleiterschicht über dem Störstellenbereich, des Bildens einer Öffnung in dem ersten Isolierfilm derart, dass sie bis zu dem Störstellenbereich reicht, des Bildens eines zweiten Isolierfilms auf dem Störstellenbereich in der Öffnung, und des Bildens einer zweiten Halbleiterschicht eines zweiten Leitungstyps auf dem zweiten Isolierfilm in der Öffnung enthält.
Bei dem Verfahren zur Herstellung der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist bevorzugt ein Schritt des Bildens einer als Wort leitung dienenden Gate-Elektrode über einen Gate-Isolierfilm auf der als Kanalbildungsbereich dienenden ersten Halbleiterschicht vor dem Schritt des Bildens des Störstellenbereichs des ersten Leitungstyps in der ersten Halbleiterschicht vorgesehen, und in dem Schritt des Bildens des Störstellenbereichs des ersten Leitungstyps in der ersten Halbleiterschicht werden in der ersten Halbleiterschicht auf beiden Seitenabschnitten der Gate-Elektrode ein Source-Bereich und ein Drain-Bereich, die als Störstellenbereich dienen, gebildet und ferner ist ein Schritt des Bildens einer Bitleitung an einer oberen Schicht der zweiten Halbleiterschicht vorgesehen.
Bevorzugter werden der Zeilendecodierer und der Spaltendecodierer, die mit der Wortleitung und der Bitleitung verbunden sind, nur durch Durchgangstransistoren gebildet.
Bei dem Verfahren zur Herstellung der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung wird beim Bilden der in einer Matrixform oder dergleichen angeordneten Speicherzelle der Störstellenbereich des ersten Leitungstyps in der ersten Halbleiterschicht auf dem isolierenden Substrat gebildet, der erste Isolierfilm wird auf der ersten Halbleiterschicht über dem Störstellenbereich gebildet, und die Öffnung wird in dem ersten Isolierfilm so gebildet, dass sie bis zu dem Störstellenbereich reicht. Als nächstes wird in der Öffnung der zweite Isolierfilm auf dem Störstellenbereich gebildet und die zweite Halbleiterschicht des zweiten Leitungstyps wird auf dem zweiten Isolierfilm gebildet.
Gemäß dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung ist es möglich, eine nichtflüchtige Halbleiterspeichervorrichtung mit Speicherzellen vorzusehen, die eine Reproduzierbarkeit und Zuverlässigkeit beim Bewirken eines Isolationsdurchbruchs in einem zweiten Isolierfilm durch Anlegen einer bestimmten Spannung zwischen dem Störstellenbereich und der zweiten Halbleiterschicht verbessern kann. Indem zum Beispiel der Zeilendecodierer und der Spaltendecodierer nur durch Durchgangstransistoren gemacht werden, ist es möglich, die Vorrichtung unter Reduzierung der Anzahl von Masken auf etwa sechs herzustellen und die Herstellungskosten zu drücken.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Diese und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsbeispiele unter Bezugnahme auf die beiliegenden Zeichnungen klarer. Dabei zeigen:
1 eine Schnittansicht einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem ersten herkömmlichen Beispiel;
2 eine Schnittansicht einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem zweiten herkömmlichen Beispiel;
3 eine Schnittansicht einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem dritten herkömmlichen Beispiel;
4A ein Schaltbild einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem vierten herkömmlichen Beispiel, und 4B eine Schnittansicht der Speicherzelle;
5 eine schematische Darstellung des Aufbaus eines Speichermediums (Speicherkarte) mit einer eingebauten nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) gemäß einem ersten Ausführungsbeispiel;
6 ein Schaltbild des Aufbaus des Speicherchips gemäß dem ersten Ausführungsbeispiel;
7 ein Ersatzschaltbild eines Beispiels des Aufbaus eines Zeilendecodierers des Speicherchips gemäß dem ersten Ausführungsbeispiel;
8 ein Ersatzschaltbild eines Beispiels des Aufbaus eines Ausgabesystems mit einem Spaltendecodierer und einem Verstärker gemäß dem ersten Ausführungsbeispiel;
9A eine Schnittansicht einer Speicherzelle gemäß dem ersten Ausführungsbeispiel, und 9B eine ein entsprechendes Ersatzschaltbild;
10 eine Energiebanddarstellung zur Erläuterung eines Isolationsdurchbruchs in einem zweiten Isolierfilm der Speicherzelle gemäß dem ersten Ausführungsbeispiel;
11A und 11B Schnittansichten in einem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) gemäß dem ersten Ausführungsbeispiel, wobei 11A dieses bis zu einem Elementisolationsschritt zeigt und 11B dieses bis zu einem Schritt des Bildens einer als Gate-Elektrode zu benutzenden Schicht zeigt;
12A und 12B Schnittansichten von Schritten anschließend an 11A und 11B, wobei 11A bis zu einem Musterschritt der Gate-Elektrode zeigt und 12B bis zu einem Schritt des Bildens eines Source- und eines Drain-Bereichs zeigt;
13A und 13B Schnittansichten von Schritten im Anschluss an 12A und 12B, wobei 13A bis zu einem Schritt des Bildens eines Kontaktlochs zeigt und 13B bis zu einem Schritt des Bildens einer ersten Halbleiterschicht zeigt;
14A und 14B Schnittansichten von Schritten im Anschluss an 13A und 13B, wobei 14A bis zu einem Schritt des Bildens eines zweiten Isolierfilms zeigt, und 14B bis zu einem Schritt des Bildens einer zweiten Halbleiterschicht zeigt;
15 eine Schnittansicht der Speicherzelle einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel;
16 ein Schaltbild des Aufbaus einer nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) gemäß einem dritten Ausführungsbeispiel;
17 ein Schaltbild des Aufbaus einer nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) gemäß einem vierten Ausführungsbeispiel;
18 ein Ersatzschaltbild eines Beispiels des Aufbaus eines Zeilendecodierers des Speicherchips gemäß dem vierten Ausführungsbeispiel;
19 ein Ersatzschaltbild von Symbolen, die in dem Ersatzschaltbild des Zeilendecodierers und des Spaltendecodierers des Speicherchips gemäß dem vierten Ausführungsbeispiel benutzt werden;
20 ein Ersatzschaltbild eines Beispiels des Aufbaus eines Spaltendecodierers des Speicherchips gemäß dem vierten Ausführungsbeispiel;
21A eine schematische Perspektivansicht einer Speicherzelle gemäß dem vierten Ausführungsbeispiel, und 21B ein entsprechendes Ersatzschaltbild;
22 ein Schaltbild des Aufbaus einer nichtflüchtigen Halbleiterspeichervorrichtung mit mehreren darin integrierten Einheitsspeicherzellenanordnungen gemäß dem vierten Ausführungsbeispiel;
23A eine Schnittansicht einer elektronischen Schaltungsvorrichtung, welche die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) in der dreidimensionalen Richtung in dem vierten Ausführungsbeispiel darauf integriert montiert, und 23B eine schematische Darstellung des Stapelaufbaus davon; und
24 eine Schnittansicht der Speicherzelle einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einem fünften Ausführungsbeispiel.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Es folgt nun eine Erläuterung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung und eines Verfahrens zu Herstellung derselben unter Bezugnahme auf die Zeichnungen.
(Erstes Ausführungsbeispiel)
5 ist eine schematische Ansicht des Aufbaus eines Speichermediums (Speicherkarte) mit einem eingebauten Speicherchip als nichtflüchtige Halbleiterspeichervorrichtung gemäß dem vorliegenden Ausführungsbeispiel.
Das Speichermedium hat einen Speicherchip MC, einen Steuerchip CC und eine Schnittstelle IF.
Der Steuerchip CC empfängt Energie und empfängt Daten von einer externen höheren Vorrichtung EXT über die Schnittstelle IF und schreibt und liest die Daten in den bzw. aus dem Speicherchip MC.
6 ist ein Schaltbild des Aufbaus des Speicherchips MC. Zur Vereinfachung der Erläuterung wird eine Speicherzellenanordnung von 4 Zeilen und 4 Spalten erläutert, aber tatsächlich kann die Erfindung auf eine Speicherzellenanordnung von m Zeilen und n Spalten angewendet werden.
Der Speicherchip MC besitzt einen Zeilendecodierer RD, einen Spaltendecodierer CD, eine Speicherzellenanordnung und eine Ausgabeschaltung.
In der Speicherzellenanordnung sind Speicherzellen M (M₁₁, M₁₂, ..., M₃₄, M₄₄) in einer Matrixform an Positionen angeordnet, wo sich mit dem Zeilendecodierer RD verbundene Wortleitungen WL (WL₁, WL₂, WL₃, WL₄) und mit dem Zeilendecodierer CD verbundene Bitleitungen BL (BL₁, BL₂, BL₃, BL₄) schneiden.
Die Speicherzellen M haben Zugriffstransistoren AT (AT₁₁, AT₁₂, ..., AT₃₄, AT₄₄) und Sicherungen des Isolierfilmdurchbruchtyps F (F₁₁, F₁₂, ..., F₃₄, F₄₄).
Die Source-Bereiche der Zugriffstransistoren AT (AT₁₁, AT₁₂, ..., AT₃₄, AT₄₄) sind mit den Bitleitungen BL (BL₁, BL₂, BL₃, BL₄) verbunden, und die Drain-Bereiche sind geerdet.
7 ist ein Ersatzschaltbild eines Beispiels des Aufbaus des Zeilendecodierers RD.
In dem Zeilendecodierer RD wird zum Beispiel eine Spannung V_dd den Wortleitungen WL (WL₁, WL₂, WL₃, WL₄) zugeführt, die durch logische ODER-Schaltungen mit ihnen eingegebenen Adressdaten A_i (A₀, A ₀, A₁, A ₁ ...) oder durch andere Schaltungen ausgewählt werden.
Alternativ kann der Zeilendecodierer RD nur durch Durchgangstransistoren aufgebaut sein, die durch die Adressdaten A_i (A₀, A ₀, A₁, A ₁ ...) und ein nicht dargestelltes Blockauswahlsignal φ gesteuert werden, und die Spannung V_dd kann zum Beispiel der durch die Adressdaten und das Blockauswahlsignal ausgewählten Wortleitung WL zugeführt werden. In diesem Fall werden bevorzugt die Adressdaten A_i (A₀, A ₀, A₁, A ₁ ...), usw. von dem Steuerchip CC zugeführt.
8 ist ein Ersatzschaltbild eines Beispiels des Aufbaus eines Ausgabesystems mit einem Spaltendecodierer CD und einem Verstärker.
In dem Spaltendecodierer CD empfängt in der gleichen Weise wie bei dem Zeilendecodierer RD die durch die Auswahltransistoren ST (ST₁, ST₂, ST₃, ST₄) mit den logischen ODER-Schaltungen mit diesen eingegebenen Adressdaten A_i (A₁₆, A ₁₆, A₁₇, A ₁₇ ...) und mit Auswahl-Gates SG (SG₁, SG₂, SG₃, SG₄) ausgewählte Bitleitung BL als Eingabe zum Beispiel Eingangsdaten D_IN, wenn zum Beispiel ein von einem Chipauswahlsignal CS erhaltenes Schreibsignal W und ein Schreibfreigabesignal WE zu ON werden. Alternativ werden die Speicherzellendaten D_M von der Bitleitung BL gelesen, wenn zum Beispiel ein von dem Chipauswahlsignal CS erhaltenes Lesesignal R und das Schreibfreigabesignal WE zu ON werden.
Alternativ kann der Spaltendecodierer CD nur aus Durchgangstransistoren bestehen, die durch die Adressdaten A_i (A₁₆, A ₁₆, A₁₇, A ₁₇ ...) und das nicht dargestellte Blockauswahlsignal φ gesteuert werden, die Eingabedaten D_IN können der durch die Adressdaten und das Blockauswahlsignal wie oben beschrieben ausgewählten Bitleitung eingegeben werden, oder die Speicherzellendaten D_M können von der ausgewählten Bitleitung BL gelesen werden. In diesem Fall werden vorzugsweise die Adressdaten A_i (A₁₆, A ₁₆, A₁₇, A ₁₇ ...), das Blockauswahlsignal φ, die Eingabedaten D_IN, usw. von dem Steuerchip CC zugeführt.
Ein Verstärker AMP besteht zum Beispiel aus drei Stromspiegelverstärkern (CMA1, CMA2, CMA3). Jeder Stromspiegelverstärker besteht aus zwei Transistoren (Q₁, Q₂, Q₃, Q₄, Q₅, Q₆).
Hierbei bestehen die Transistoren (Q₁, Q₂, Q₅, Q₆) aus n-MOS-Transistoren (NMOS), während die Transistoren (Q₃, Q₄) aus p-MOS-Tansistoren bestehen.
Hierbei sind zum Beispiel vorzugsweise die Schaltungen bis zu den Transistoren (Q₁, Q₂) auf dem Speicherchip MC angeordnet, die Transistoren (Q₃, Q₄, Q₅, Q₆) und folgende Schaltungen sind auf dem Steuerchip CC angeordnet, und die Transistoren (Q₂, Q₃) sind durch einen Kontakt PAD verbunden.
Wenn ein Strom I_a entsprechend den von der Speicherzellenanordnung ausgegebenen Speicherzellendaten D_M dem ersten Stromspiegelverstärker CMA1 eingegeben wird, fließt ein entsprechend einem Verhältnis von Kanalbreiten der Transistoren (Q₁, Q₂), die den ersten Stromspiegelverstärker CMA1 bilden, verstärkter Strom I_b zur Seite des Transistors Q₂.
Der Strom I_b wird durch einen ähnlichen Vorgang auch in dem zweiten Stromspiegelverstärker CMA2 auf einen Strom I_c verstärkt, während der Strom I_c in dem dritten Stromspiegelverstärker CMA3 auf einen Strom I_d verstärkt wird.
Wenn zum Beispiel das Verhältnis der Kanalbreiten der Transistoren so eingestellt ist, dass der Strom in jeder Stufe 10-fach verstärkt wird, kann der Strom 10³ = 1000-fach verstärkt werden.
Durch Entnehmen des wie oben beschrieben verstärkten Stroms aus D_OUT wie er ist als Ausgangsdaten oder Verbinden eines externen Widerstandes mit einer ihm angelegten Spannung Vcc wird der Strom in eine Spannung umgesetzt und kann als Ausgangsdaten entnommen werden.
9A ist eine Schnittansicht der Speicherzelle, während 9B ein entsprechendes Ersatzschaltbild ist.
Zum Beispiel ist ein Gate-Isolierfilm 21 aus Siliziumoxid auf dem Kanalbildungsbereich in dem aktiven Bereich gebildet, der durch einen Elementisolations-Isolierfilm 20 eines p-Siliziumhalbleitersubstrats 10 isoliert ist, und eine Gate-Elektrode 30a aus Polysilizium, die als Wortleitung WL dient, ist an einer oberen Schicht davon gebildet.
Ein Source-Bereich 11 und ein Drain-Bereich 12, die n-Störstellen mit einer hohen Konzentration enthalten, sind in dem Halbleitersubstrat 10 auf den zwei Seitenabschnitten der Gate-Elektrode 30a gebildet.
Der als Zugriffstransistor AT der Speicherzelle dienende n-MOS-Transistor ist wie oben beschrieben aufgebaut.
Eine Kanallänge des Transistors ist zum Beispiel auf etwa 0,1 μm eingestellt, und eine Verbindungstiefe des Source- und des Drain-Bereichs ist auf zum Beispiel etwa 0,05 μm eingestellt.
Ein erster Isolierfilm 22 aus zum Beispiel Siliziumoxid ist über der gesamten Oberfläche über dem n-MOS-Transistor gebildet, und ein Kontaktloch CH ist bis zu dem Source-Bereich 11 reichend gebildet.
In dem Kontaktloch CH ist eine erste Halbleiterschicht 31 aus kristallinem Silizium, die durch epitaktisches Wachsen gebildet ist und die n-Störstelle mit einer hohen Konzentration enthält, unter Verbindung mit dem Source-Bereich 11 gebildet, ein zweiter Isolierfilm 23 aus Siliziumoxid ist an einer oberen Schicht davon gebildet, und eine zweite Halbleiterschicht 32 aus Polysilizium, die die p-Störstelle mit einer hohen Konzentration enthält, ist an einer oberen Schicht davon gebildet. Eine Gesamtdicke der ersten Halbleiterschicht 31, des zweiten Isolierfilms 23 und der zweiten Halbleiterschicht 32 ist so groß gemacht, dass sie nicht die Tiefe des Kontaktlochs CH erreicht.
Auch ist eine obere Schichtverbindung 33 aus Aluminium oder einer anderen Metallverbindung, die als Bitleitung BL dient, verbunden mit der zweiten Halbleiterschicht 32 gebildet.
Andererseits ist der Drain-Bereich 12 durch eine Verbindung oder dergleichen in dem Halbleitersubstrat geerdet.
In jeder Speicherzelle mit dem obigen Aufbau wird der Stapel der ersten Halbleiterschicht 31, des zweiten Isolierfilms 23 und der zweiten Halbleiterschicht 32 zu einer Sicherung des Isolierfilmdurchbruchtyps F, d.h. einem programmierbaren Abschnitt. Durch Anlegen einer bestimmten hohen Spannung zwischen der ersten Halbleiterschicht 31 und der zweiten Halbleiterschicht 32 der Speicherzelle, die so ausgewählt ist, dass sie den zu speichernden Daten entspricht, wird ein Isolationsdurchbruch in dem zweiten Isolierfilm 23 bewirkt und die erste Halbleiterschicht 31 und die zweite Halbleiterschicht 32 werden leitend gemacht. Deshalb können in jeder Speicherzelle Daten durch die Leitung oder Nicht-Leitung zwischen der ersten Halbleiterschicht 31 und der zweiten Halbleiterschicht 32 gespeichert werden.
Üblicherweise wird nach dem Bewirken des Isolationsdurchbruchs in dem zweiten Isolierfilm 23, wie oben beschrieben, die Leitung zwischen der ersten Halbleiterschicht 31 und der zweiten Halbleiterschicht 32 bestätigt, um zu bestätigen, dass das Schreiben erfolgreich ist.
10 ist ein Energiebanddiagramm zur Erläuterung des Isolationsdurchbruchs in dem zweiten Isolierfilm 23.
Wenn eine Drain-Spannung V_Drain an die erste n⁺-Halbleiterschicht 31 angelegt wird und eine Bit-Spannung V_Bit an die zweite p⁺-Halbleiterschicht 32 angelegt wird, wird eine Energiedifferenz zwischen einem Valenzelektronbandniveau Ev und einem Ferminiveau Ec in den Schichten der n⁺-Schicht und der p⁺-Schicht so erzeugt, dass sie der Spannungsdifferenz zwischen V_Drain und V_Bit entspricht.
Das Energieniveau in der Nähe der Schnittstelle zwischen der n⁺-Schicht (n⁺Si) und der p⁺-Schicht (p⁺Si) und dem Oxidfilm (SiO₂) variiert langsam und zeigt einen Quantentopfzustand bezüglich der Elektronen (angegeben durch – in der Figur) und der Löcher (angegeben durch + in der Figur) in der n⁺-Schicht und der p⁺-Schicht, weshalb die Elektronen und die Löcher in der Nähe der Schnittstelle der n⁺-Schicht und der p⁺-Schicht und dem Oxidfilm gesammelt werden.
Wenn die Spannungsdifferenz zwischen V_Drain und V_Bit zu einem vorbestimmten Wert oder größer wird, wird die Energiedifferenz der gesammelten Träger groß, Elektronen gelangen durch eine Energiebarriere, die durch den Oxidfilm gebildet ist, durch einen Tunneleffekt und rekombinieren (angezeigt durch RC in der Figur), eine Energie E wie beispielsweise Wärme wird erzeugt und auf den Oxidfilm übertragen, und der Isolationsdurchbruch des Oxidfilms wird bewirkt.
Im Fall zum Beispiel eines Aufbaus ohne die erste Halbleiterschicht 31 reicht der Einfluss des Isolationsdurchbruchs bis zu dem unteren Teil des Source-Bereichs bei einer flachen Sperrschichttiefe und wird manchmal zur Ursache eines Sperrschichtverlusts, aber bei dem vorliegenden Aufbau kann durch die Existenz der ersten Halbleiterschicht 31 verhindert werden, dass der Einfluss des Isolationsdurchbruchs bis zu dem unteren Teil des Source-Bereichs reicht.
Bei dem Stapelaufbau der ersten Halbleiterschicht 31, des zweiten Isolierfilms 23 und der zweiten Halbleiterschicht 32 wird die Energie E durch die Rekombination RC von Elektronen und Löchern effektiv auf den Oxidfilm übertragen, sodass die Reproduzierbarkeit und die Zuverlässigkeit verbessert werden können und somit der Isolationsdurchbruch in dem zweiten Isolierfilm bewirkt werden kann. Die Dicke des zweiten Isolierfilms 23 wäre wenige Nanometer dick, und die Durchbruchspannung liegt bei etwa 10 bis 15 Volt.
Um die in der oben beschriebenen Speicherzelle gespeicherten Daten auszulesen, wird zum Beispiel die mit der zu lesenden Speicherzelle verbundene Bitleitung auf einen bestimmten Wert vorgeladen, die mit der Speicherzelle verbundene Wortleitung, die analog ausgelesen werden soll, wird ON gemacht, um den Zugriffstransistor der zugehörigen Speicherzelle ON zu machen, und die Leitung oder Nicht-Leitung zwischen der ersten Halbleiterschicht 31 und der zweiten Halbleiterschicht 32 in jeder Speicherzelle wird in Entsprechung dazu, ob die Vorladung der Bitleitung im Potential schwankt, geprüft, um dadurch die gelesenen Daten zu erhalten.
Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel hat eine einfache Konstruktion, bei welcher in der Speicherzellenanordnung jede Speicherzelle einen n-MOS-Transistor (NMOS) und eine Sicherung des Isolierfilmdurchbruchtyps besitzt. Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) kann einfach und günstig hergestellt werden, indem die Reproduzierbarkeit und die Zuverlässigkeit des Isolierfilmdurchbruchs des Siliziumoxidfilms verbessert werden.
Auch kann durch Verwenden der nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) des vorliegenden Ausführungsbeispiels in Kombination mit dem Steuerchip, wie in b dargestellt, der für den Schaltungsaufbau des Decodierers und des Verstärkers erforderliche PMOS (p-MOS-Transistor) nicht auf dem Speicherchip, sondern auf dem Steuerchip vorgesehen werden. Das heißt, durch Einsetzen des Aufbaus, bei dem der Zeilendecodierer und der Spaltendecodierer nur aus Durchgangstransistoren (NMOS) oder dergleichen gebildet sind, wird es möglich, den Speicherchip an sich durch den NMOS-Prozess zu bilden, und es ist möglich, diesen unter Reduzierung der Anzahl von Masken auf zum Beispiel etwa sechs herzustellen. Deshalb können die Herstellungskosten des Speicherchips deutlich reduziert werden.
Andererseits wird der Steuerchip an sich ursprünglich durch den COMS-Prozess hergestellt, sodass die Kosten nicht stark ansteigen.
Demgemäß können durch die deutliche Reduktion der Kosten des Speicherchips die Herstellungskosten des Speichermediums (Speicherkarte) mit dem eingebauten Speicherchip reduziert werden.
Es folgt eine Erläuterung des Verfahrens zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) mit der Speicherzelle des obigen Aufbaus unter Bezugnahme auf die Zeichnungen.
Zuerst wird, wie in 11A dargestellt, ein Elementisolations-Isolierfilm 20 auf einem p-Siliziumhalbleitersubstrat 10 durch LOCOS oder dergleichen gebildet. Ferner wird eine Leitungsstörstelle in den durch den Elementisolations-Isolierfilm 20 isolierten aktiven Bereich zur Schwellwerteinstellung oder dergleichen ionenimplantiert.
Als nächstes wird, wie in 11B dargestellt, die Oberfläche des Halbleitersubstrats 10 durch zum Beispiel thermische Oxidation oxidiert, um dadurch den Gate-Isolierfilm 21 zu bilden.
Ferner wird durch CVD (chemische Gasphasenabscheidung) Polysilizium gestapelt, um eine als Gate-Elektrode zu verwendende Schicht 30 zu bilden.
Als nächstes wird, wie in 12A dargestellt, durch Photolithographie ein Schutzfilm R1 eines Musters der Gate-Elektrode gebildet, Ätzen wie beispielsweise RIE (reaktives Ionenätzen) mit diesem Schutzfilm R1 als Maske wird angewendet, und die Schicht zur Verwendung als Gate-Elektrode 30 und der Gate-Isolierfilm 21 werden gemustert, um dadurch die Gate-Elektrode 30a zu bilden.
Als nächstes wird, wie in 12B dargestellt, eine n-leitende Störstelle ionenimplantiert, um dadurch den Source-Bereich 11 und den Drain-Bereich 12 in dem Halbleitersubstrat 10 auf den zwei Seiten der Gate-Elektrode 30a zu bilden.
Der n-MOS-Transistor (NMOS) wird hierdurch gebildet.
Als nächstes wird, wie in 13A dargestellt, durch zum Beispiel CVD Siliziumoxid über die gesamte Oberfläche über dem NMOS gestapelt, um den ersten Isolierfilm 22 zu bilden, ein Schutzfilm R2 des Öffnungsmusters des Kontaktlochs wird durch Photolithographie gemustert, und ein Ätzen wie beispielsweise RIE wird unter Verwendung dieses Schutzfilms R2 als Maske angewendet, um das bis zu dem Source-Bereich 11 reichende Kontaktloch CH zu bilden.
Als nächstes wird, wie in 13B dargestellt, die erste Halbleiterschicht 31 mit der n-leitenden Störstelle mit einer hohen Konzentration durch selektives epitaktisches Wachsen durch zum Beispiel einen MOCVD (metallorganische, chemische Gasphasenabscheidung) – Prozess selektiv in dem Kontaktloch CH so gebildet, dass er mit dem Source-Bereich 11 verbunden ist.
Als nächstes wird, wie in 14A dargestellt, die Oberflächenschicht der ersten Halbleiterschicht 31 durch zum Beispiel thermische Oxidation oxidiert, oder Siliziumoxid wird durch CVD gestapelt, um dadurch den zweiten Isolierfilm 23 zu bilden.
Das Siliziumoxid wird über die gesamte Oberfläche im Fall von CVD gestapelt, aber die Darstellung des äußeren Abschnitts des Kontaktlochs CH ist weggelassen.
Als nächstes wird, wie in 14B dargestellt, durch zum Beispiel CVD über die ganze Oberfläche Polysilizium gestapelt, ein den Kontaktlochabschnitt schützender Schutzfilm (nicht dargestellt) wird durch Photolithographie gebildet, und RIE oder ein anders Ätzen wird angewendet, um das Polysilizium auf der Außenseite des Kontaktlochs zu beseitigen, um dadurch die zweite Halbleiterschicht 32 mit der p-leitenden Störstelle mit hoher Konzentration an einer oberen Schicht des zweiten Isolierfilms 23 zu bilden.
Als folgende Schritte wird die obere Schichtverbindung 33 aus Aluminium oder einer anderen Metallverbindung, die als Bitleitung dient, so gemustert, dass sie mit der wie oben beschrieben gebildeten zweiten Halbleiterschicht 32 verbunden ist, womit die in 9A und 9B dargestellte nichtflüchtige Halbleiterspeichervorrichtung erreicht ist.
Gemäß dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung des vorliegenden Ausführungsbeispiels ist es möglich, die nichtflüchtige Halbleiterspeichervorrichtung gemäß dem vorliegenden Ausführungsbeispiel einfach herzustellen. Durch Anlegen einer bestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht sind die Reproduzierbarkeit und die Zuverlässigkeit verbessert, und somit kann eine nichtflüchtige Halbleiterspeicher vorrichtung mit einer Speicherzelle, die einen Isolationsdurchbruch in dem zweiten Isolierfilm bewirken kann, hergestellt werden.
Insbesondere kann, wenn der Zeilendecodierer, der Spaltendecodierer, usw. nur aus Durchgangstransistoren bestehen, die Vorrichtung durch den NMOS-Prozess gebildet werden, sodass eine Herstellung unter Reduzierung der Anzahl von Masken auf etwa sechs möglich ist, und die Herstellungskosten können gedrückt werden.
(Zweites Ausführungsbeispiel)
In der nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel, wie es in der Schnittansicht von 15 gezeigt ist, ist in dem Aufbau jeder Speicherzelle das p-Siliziumhalbleitersubstrat 10 durch den p⁺-Elementisolierbereich 13, der die p-Störstelle mit einer hohen Konzentration enthält, isoliert.
Der übrige Aufbau ist im Wesentlichen gleich jenem des ersten Ausführungsbeispiels.
Das heißt, der Gate-Isolierfilm 21 und die als Wortleitung WL dienende Gate-Elektrode 30a sind auf dem Kanalbildungsbereich in dem durch den Elementisolierbereich 13 isolierten aktiven Bereich gebildet, der Source-Bereich 11 und der Drain-Bereich 12 sind in dem Halbleitersubstrat 10 auf den zwei Seiten der Gate-Elektrode 30a gebildet, und so ist ein als Zugriffstransistor AT der Speicherzelle dienender n-MOS-Transistor aufgebaut.
Ferner ist ein erster Isolierfilm 22 aus zum Beispiel Siliziumoxid über der gesamten Oberfläche über dem n-MOS-Transistor gebildet, das bis zu dem Source-Bereich 11 reichende Kontaktloch CH ist geöffnet, die erste Halbleiterschicht 31, der zweite Isolierfilm 23 und die zweite Halbleiterschicht 32 sind in dem Kontaktloch CH gestapelt, und eine obere Schichtverbindung 33 aus Aluminium oder einer anderen Metallverbindung, die als Bitleitung BL dient, ist unter Verbindung mit der zweiten Halbleiterschicht 32 gebildet.
Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel hat einen einfachen Aufbau, bei dem in der Speicher zellenanordnung jede Speicherzelle einen n-MOS-Transistor (NMOS) und eine Sicherung des Isolierfilmdurchbruchtyps F, d.h. einen programmierbaren Abschnitt besitzt. Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) kann einfach und günstig hergestellt werden, indem die Reproduzierbarkeit und die Zuverlässigkeit des Isolierfilmdurchbruchs des Siliziumoxidfilms verbessert sind.
Auch bei der nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) des vorliegenden Ausführungsbeispiels wird es in der gleichen Weise wie beim ersten Ausführungsbeispiel möglich, den Speicherchip an sich durch den NMOS-Prozess zu bilden, indem eine Konstruktion verwendet wird, bei welcher der Zeilendecodierer und der Spaltendecodierer nur aus Durchgangstransistoren (NMOS) bestehen, und es ist möglich, diesen unter Reduzierung der Anzahl von Masken auf zum Beispiel etwa sechs herzustellen. Deshalb können die Herstellungskosten des Speicherchips stark reduziert werden.
(Drittes Ausführungsbeispiel)
Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel unterscheidet sich, wie in dem Ersatzschaltbild von 16 dargestellt, im Aufbau darin, dass in der Speicherzellenanordnung die Source-Bereiche der Zugriffstransistoren AT (AT₁₁, AT₁₂, ..., AT₃₄, AT₄₄) der Speicherzellen mit den Bitleitungen BL (BL₁, BL₂, BL₃, BL₄) verbunden sind, während der von dem Drain-Bereich zu dem Substrat fließende Strom als Speicherzellenausgangsdaten D_M erfasst wird und mit dem Verstärker AMP verbunden wird.
Der übrige Aufbau ist im Wesentlichen gleich jenem des ersten Ausführungsbeispiels.
Zum Beispiel ist der Verstärker AMP, der die Speicherzellenausgangsdaten D_M empfängt, aus den drei Stromspiegelverstärkern (CMA1, CMA2, CMA3) aufgebaut, die im ersten Ausführungsbeispiel erläutert sind.
Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel hat einen einfachen Aufbau, bei dem in der Speicherzellenanordnung jede Speicherzelle einen n-MOS-Transistor (NMOS) und eine Sicherung des Isolierfilmdurchbruchtyps besitzt. Die nichtflüchtige Halbleiter speichervorrichtung (Speicherchip) kann einfach und günstig hergestellt werden, indem die Reproduzierbarkeit und die Zuverlässigkeit des Isolierfilmdurchbruchs des Siliziumoxidfilms verbessert werden.
Auch bei der nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) des vorliegenden Ausführungsbeispiels wird es in der gleichen Weise wie beim ersten Ausführungsbeispiel möglich, den Speicherchip an sich durch den NMOS-Prozess zu bilden, indem ein Aufbau benutzt wird, bei dem der Zeilendecodierer und der Spaltendecodierer nur aus Durchgangstransistoren (NMOS) bestehen, und es ist möglich, diesen unter Reduzierung der Anzahl von Masken auf zum Beispiel etwa sechs herzustellen. Deshalb können die Herstellungskosten des Speicherchips deutlich reduziert werden.
(Viertes Ausführungsbeispiel)
Bei der nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel, wie sie in dem Ersatzschaltbild von 17 dargestellt ist, sind in einer ij-ten Speicherzellenanordnung MA_ij Speicherzellen M (M₁₁, M₁₂, ..., M₃₄, M₄₄ bestehend aus Sicherungen des Isolierfilmdurchbruchtyps F (F₁₁, F₁₂, ..., F₃₄, F₄₄) in einer Matrixform an Positionen angeordnet, wo sich die mit dem Zeilendecodierer RD verbundenen Wortleitungen WL (WL₁, WL₂, WL₃, WL₄) und die mit dem Spaltendecodierer CD verbundenen Bitleitungen BL (BL₁, BL₂, BL₃, BL₄) schneiden.
18 ist ein Ersatzschaltbild eines Beispiels des Aufbaus des Zeilendecodierers RD.
In dem Zeilendecodierer RD wird zum Beispiel die Spannung V_dd an Wortleitungen WL (WL₁, WL₂, WL₃, WL₄) angelegt, die durch logische ODER-Schaltungen mit diesen eingegebenen Adressdaten A_i (A₀, A ₀, A₁, A ₁ ...) und einem Auswahlsignal BS_ij, usw. oder durch andere Schaltungen ausgewählt werden.
19 ist ein Ersatzschaltbild des Aufbaus der logischen ODER-Schaltung, welche drei Eingabesysteme der Adressdaten A_i, des Auswahlsignals BS_ij, usw. in dem Zeilendecodierer RD empfängt, und ein System ausgibt.
20 ist ein Ersatzschaltbild eines Beispiels des Aufbaus des Spaltendecodierers CD.
In dem Spaltendecodierer CD empfängt in der gleichen Weise wie bei dem Zeilendecodierer RD die Bitleitung BL, die durch die ODER-Schaltungen mit diesen eingegebenen Adressdaten A_i (A₂, A ₂, A₃, A ₃ ...) und ein Auswahlsignal BS_ij und die Auswahltransistoren ST (ST₁, ST₂, ST₃, ST₄) mit Auswahl-Gates SG (SG₁, SG₂, SG₃, SG₄) ausgewählt wird, die Eingabedaten D_IN, wenn das Schreibsignal W zu ON wird. Alternativ werden die Speicherzellendaten D_M von der Bitleitung BL ausgelesen, wenn das Lesesignal R zu ON wird.
Die logische ODER-Schaltung, welche die drei Eingabesysteme der Adressdaten A_i, des Auswahlsignals BS_ij, usw. an dem Spaltendecodierer CD empfängt und ein System ausgibt, ist identisch zu der in 19 dargestellten Schaltung.
Der Verstärker AMP in 17 kann in dergleichen Weise wie der Verstärker im ersten Ausführungsbeispiel aufgebaut sein, das heißt er kann aus drei Stromspiegelverstärkern aufgebaut sein, die jeweils aus zwei Transistoren bestehen. Hierdurch kann ein Strom entsprechend den Speicherzellendaten D_M zum Beispiel 1000-fach verstärkt und als Ausgangsdaten entnommen werden.
21A ist eine schematische Perspektivansicht einer Speicherzelle gemäß dem vorliegenden Ausführungsbeispiel, während 21B ein entsprechendes Ersatzschaltbild ist.
Ein nicht dargestellter erster Isolierfilm ist an einer oberen Schicht der als Wortleitung WL dienenden ersten Verbindung gebildet, und ein bis zu der Wortleitung WL reichendes Kontaktloch CH ist gebildet.
In dem Kontaktloch CH ist die erste Halbleiterschicht 31 auf Siliziumbasis mit der n-Störstelle mit einer hohen Konzentration unter Verbindung mit der Wortleitung WL gebildet, der zweite Isolierfilm 23 aus Siliziumoxid ist an einer oberen Schicht davon gebildet, und eine zweite Halbleiterschicht 32 auf Siliziumbasis mit der p-Störstelle mit einer hohen Konzentration ist an einer oberen Schicht davon gebildet.
Auch ist die als Bitleitung BL dienende zweite Verbindung, die sich zum Beispiel in einer Richtung senkrecht zu der Wortleitung WL erstreckt, unter Verbindung mit der zweiten Halbleiterschicht 32 gebildet.
In jeder Speicherzelle mit dem obigen Aufbau wird der Stapel der ersten Halbleiterschicht 31, des zweiten Isolierfilms 23 und der zweiten Halbleiterschicht 32 zu der Sicherung des Isolierfilmdurchbuchtyps F, d.h. einem programmierbaren Abschnitt. Durch Anlegen einer bestimmten hohen Spannung zwischen der ersten Halbleiterschicht 31 und der zweiten Halbleiterschicht 32 der Speicherzelle, die so ausgewählt ist, dass sie den zu speichernden Daten entspricht, wird ein Isolationsdurchbruch in dem zweiten Isolierfilm 23 bewirkt, und die erste Halbleiterschicht 31 und die zweite Halbleiterschicht 32 sind leitend gemacht. Deshalb können Daten in jeder Speicherzelle durch die Leitung oder Nicht-Leitung zwischen der ersten Halbleiterschicht 31 und zweiten Halbleiterschicht 32 gespeichert werden.
Üblicherweise wird nach dem Bewirken des Isolationsdurchbruchs in dem zweiten Isolierfilm 23, wie oben beschrieben, die Leitung zwischen der ersten Halbleiterschicht 31 und der zweiten Halbleiterschicht 32 bestätigt, um zu bestätigen, ob das Schreiben erfolgreich war.
Um die in der Speicherzelle wie oben beschrieben gespeicherten Daten auszulesen, wird zum Beispiel die Leitung oder Nicht-Leitung zwischen der Wortleitung und der Bitleitung, die mit der auszulesenden Speicherzelle verbunden sind, überprüft, um dadurch die gelesenen Daten zu erhalten.
22 ist ein Schaltbild des Aufbaus einer nichtflüchtigen Halbleiterspeichervorrichtung, bei der mehrere Einheitsspeicherzellenanordnungen gemäß dem vorliegenden Ausführungsbeispiel integriert sind.
Das heißt, mehrere ij-te Speicherzellenanordnungen MA_ij des obigen Aufbaus sind von (11) bis (nm) integriert.
Die Speicherzellendaten D_M werden von jeder Speicherzellenanordnung MA_ij die durch das Auswahlsignal BS_ij ausgewählt ist, ausgegeben, durch den Verstärker AMP verstärkt und von D_OUT als Ausgabedaten entnommen.
23A ist eine Schnittansicht eines Aufbaus, bei dem die Speicherzellenanordnungen gemäß dem vorliegenden Ausführungsbeispiel in drei Dimensionen integriert sind, um einen Speicherchip zu bilden, während 23B eine schematische Ansicht des gestapelten Aufbaus davon ist.
In dem Speicherchip wird der Stapel der ersten Verbindung, des ersten Isolierfilms und der zweiten Verbindung, welche die Einheitsspeicherzellenanordnung enthalten, als Einheitsschicht benutzt, und mehrere dieser Einheitsschichten (L₁, L₂, L₃, L₄, ...) sind gestapelt.
Jede dieser Einheitsschichten (L₁, L₂, L₃, L₄, ...) ist mit einem Zeilendecodierer und einem Spaltendecodierer, usw. versehen. Speicherzellen, die aus den Sicherungen des Isolierfilmdurchbruchtyps F mit dem obigen Aufbau bestehen, sind an Schnittpunkten der ersten Verbindungen und der zweiten Verbindungen der Einheitsschichten angeordnet.
Die Kontakte PD sind in den Endabschnitten der Einheitsschichten (L₁, L₂, L₃, L₄, ...) geöffnet, der Speicherchip mit einem Stapel der Einheitsschichten ist auf einer Montageplatte MB durch Druckverbinden oder dergleichen befestigt, und eine Elektrode EL wie beispielsweise ein auf der Montageplatte MB gebildetes Land und der Kontakt PAD jeder Schicht des Speicherchips sind durch Drahtverbindungen oder dergleichen verbunden.
Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel hat einen einfachen Aufbau, bei dem in jeder Speicherzellenanordnung mit einem Speicherchip jede Speicherzelle eine Sicherung des Isolierfilmdurchbruchtyps besitzt. Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) kann einfach und günstig hergestellt werden, indem die Reproduzierbarkeit und die Zuverlässigkeit des Isolationsdurchbruchs des Siliziumoxidfilms verbessert sind.
In den Einheitsspeicherzellenanordnungen mit der nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel kann im Wesentlichen der Speicherchip gemäß dem ersten Ausführungsbeispiel analog gebildet sein.
Das heißt, die erste Verbindung ist auf dem vorbestimmten Substrat oder dergleichen gebildet, der erste Isolierfilm ist an einer oberen Schicht davon gewachsen, ein bis zu der ersten Verbindung reichendes Kontaktloch ist gebildet, die erste Halbleiterschicht, der zweite Isolierfilm und die zweite Halbleiterschicht sind in dem Kontaktloch gestapelt, und die zweite Verbindung ist so gebildet, dass sie mit der zweiten Halbleiterschicht verbunden ist, wodurch die die Einheitsschicht bildende Speicherzellenanordnung gebildet werden kann.
Ferner kann durch Wiederholen der Vorgänge des Bildens des Isolierfilms zwischen Einheitsschichten und des Bildens der ersten Verbindung bis zu der zweiten Verbindung ein Speicherchip, der aus darin gestapelten Einheitsspeicherzellenanordnungen aufgebaut ist, gebildet werden.
Der wie oben beschrieben gebildete Speicherchip wird durch Öffnen des Kontakts für jede Einheit und ihr Montieren auf der Montageplatte benutzt.
(Fünftes Ausführungsbeispiel)
Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vor liegenden Ausführungsbeispiel macht einen TFT-Zugriffstransistor (Dünnfilmtransistor), wie in der Schnittansicht von 24 dargestellt.
Das heißt, ein Gate-Isolierfilm 21 aus Siliziumoxid wird auf einem Kanalbildungsbereich in einem durch einen Elementisolierbereich 10c einer Halbleiterschicht (auch als die SOI-Schicht bezeichnet) 10b mit einem SOI (Halbleiter auf Isolator) – Aufbau isolierten aktiven Bereich auf einem isolierenden Substrat 10a, das man durch Abdecken eines Glassubstrats oder der Oberflächenschicht durch einen Isolator wie beispielsweise Siliziumoxid erhält, gebildet.
Ein Source-Bereich 11 und ein Drain-Bereich 12, welche die n-Störstellen mit einer hohen Konzentration enthalten, sind in der SOI-Schicht 10b auf den zwei Seiten der Gate-Elektrode 30a gebildet.
Ein n-MOS-Transistor mit einem TFT-Aufbau, der als Zugriffstransistor der Speicherzelle dient, ist wie oben beschrieben aufgebaut.
Die SOI-Schicht 10b ist mit einer Dicke von zum Beispiel von etwa 1 μm gebildet, und das isolierende Substrat 10a ist mit einer Dicke von etwa einigen bis mehreren Hunderten μm gebildet.
In diesem Fall ist die Kanallänge des Transistors auf etwa 0,1 μm in der gleichen Weise wie bei dem ersten Ausführungsbeispiel bestimmt, und ein Transistor des vollständigen Verarmungstyps kann erhalten werden, bei dem der Source- und der Drain-Bereich Tiefen haben, die bis zu der Unterseite der SOI-Schicht 10b reichen.
Ein erster Isolierfilm 22 aus zum Beispiel Siliziumoxid ist über der gesamten Oberfläche über dem n-MOS-Transistor gebildet, ein bis zu dem Source-Bereich 11 reichendes Kontaktloch CH ist gebildet, ein zweiter Isolierfilm 23 und eine Halbleiterschicht 32 mit der p-Störstelle mit einer hohen Konzentration sind in dem Kontaktloch CH gestapelt, und eine obere Schichtverbindung 33 aus Aluminium oder einer anderen Metallverbindung, die als Bitleitung BL dient, ist unter Verbindung mit der Halbleiterschicht 32 gebildet.
Im ersten Ausführungsbeispiel ist die Sperrschichttiefe des Source-Bereichs flach, sodass die erste Halbleiterschicht 31 erforderlich war, um zu verhindern, dass der Einfluss des Isolationsdurchbruchs den unteren Teil des Source-Bereichs erreicht, aber der Sperrschichtverlust wird in einem TFT mit dem obigen Aufbau nicht verursacht. Deshalb kann eine Konstruktion des direkten Stapelns des zweiten Isolierfilms 23 und der Halbleiterschicht 32 mit der p-Störstelle mit einer hohen Konzentration auf dem Source-Bereich verwendet werden.
In dem Stapelaufbau des Source-Bereichs 11, des zweiten Isolierfilms 23 und der Halbleiterschicht 32 wird die Energie E durch die Rekombination RC von Elektronen und Löchern effektiv auf den Oxidfilm übertragen, weshalb die Reproduzierbarkeit und die Zuverlässigkeit verbessert sind und damit ein Isolationsdurchbruch in dem zweiten Isolierfilm bewirkt wird.
Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) gemäß dem vorliegenden Ausführungsbeispiel hat einen einfachen Aufbau, bei dem jede der Speicherzellen mit der Speicherzellenanordnung einen n-MOS-Transistor (NMOS) und eine Sicherung des Isolierfilmdurchbruchtyps, d.h. einen programmierbaren Abschnitt aufweist. Die nichtflüchtige Halbleiterspeichervorrichtung (Speicherchip) kann einfach und günstig hergestellt werden, indem die Reproduzierbarkeit und die Zuverlässigkeit des Isolationsdurchbruchs des Siliziumoxidfilms verbessert sind.
Auch können durch Verwenden der nichtflüchtigen Halbleiterspeichervorrichtung (Speicherchip) des vorliegenden Ausführungsbeispiels in Kombination mit dem Steuerchip, wie in 5 dargestellt, die für den Schaltungsaufbau des Decodierers, des Verstärkers, usw. erforderlichen PMOS (p-MOS-Transistoren) nicht auf dem Speicherchip, sondern auf dem Steuerchip vorgesehen sein. Das heißt, durch Verwenden des Aufbaus, bei dem der Zeilendecodierer und der Spaltendecodierer nur aus Durchgangstransistoren (NMOS) und dergleichen aufgebaut sind, wird es möglich, den Speicherchip an sich durch den NMOS-Prozess zu bilden, und es ist möglich, diesen unter Reduzierung der Anzahl von Masken auf zum Beispiel etwa sechs herzustellen. Deshalb können die Herstellungskosten des Speicherchips stark reduziert werden.
Andererseits wird der Steuerchip an sich ursprünglich durch den CMOS-Prozess hergestellt, sodass die Kosten nicht stark ansteigen.
Demgemäß können durch die starke Reduzierung der Kosten des Speicherchips die Herstellungskosten des Speichermediums (Speicherkarte) mit dem eingebauten Speicherchip gesenkt werden.
Bei der nichtflüchtigen Halbleiterspeichervorrichtung mit einem n-MOS-Transistor mit einer TFT-Struktur gemäß dem vorliegenden Ausführungsbeispiel kann durch Definieren der SOI-Strukturschichten (L₁, L₂, L₃, L₄, ...) aus Isolierschichten und an den oberen Schichten davon gebildeten Halbleiterschichten als Einheitsschichten und Stapeln mehrerer Einheitssichten in der gleichen Weise wie der in 23A und 23B gezeigte Stapel gemäß dem vierten Ausführungsbeispiel eine Integration in dreidimensionalen Richtungen erzielt werden. Die Isolierschicht ist in diesem Fall aus zum Beispiel einer durch CVD gebildeten Siliziumoxidschicht gemacht, und ihre Dicke ist auf etwa 10 μm bestimmt.
In jeder oben beschriebenen SOI-Strukturschicht sind eine Speicherzellenanordnung, bei der die Speicherzellen jeweils aus dem TFT des obigen Aufbaus bestehen und die Sicherungen des Isolationsdurchbruchtyps in der SOI-Schicht in einer Matrixform angeordnet sind, und ein Zeilendecodierer und ein Spaltendecodierer, usw. aus zum Beispiel Durchgangstransistoren gebildet.
Die Kontakte PAD sind in den Endabschnitten der Schichten der SOI-Strukturschichten (L₁, L₂, L₃, L₄, ...) geöffnet.
Der Speicherchip des Stapels der SOI-Strukturschichten (L₁, L₂, L₃, L₄, ...) ist an der Montageplatte MB durch Druckverbindung oder dergleichen befestigt, und die Elektroden EL wie beispielsweise auf der Montageplatte MB gebildete Lands und der Kontakt PAD jeder Schicht des Speicherchips sind durch Drahtverbindungen oder dergleichen verbunden.
In einem in den dreidimensionalen Richtungen integrierten Speicherchip können durch Stapeln von zum Beispiel N SOI-Strukturschichten die Herstellungskosten je Einheitsspeicherkapazität auf etwa 1/N reduziert werden, sodass der Effekt der Kostenreduzierung weiter vergrößert werden kann.
In dem Speicherchip des SOI-Aufbaus kann eine Speicherzelle bestehend aus nur der Sicherung der Isolationsdurchbruchstyps wie im vierten Ausführungsbeispiel gebildet sein.
Ferner kann, um die Herstellungskosten je Einheitsspeicherkapazität zu reduzieren, die SOI-Strukturschicht mit den aus Sicherungen des Isolationsdurchbruchtyps bestehenden Speicherzellen ebenfalls wie oben beschrieben gestapelt sein.
Die vorliegende Erfindung ist nicht auf die obigen Ausführungsbeispiele beschränkt.
Zum Beispiel sind der Zeilendecodierer, der Spaltendecodierer, der Verstärker, usw. nicht auf den Aufbau nur aus NMOS-Transistoren beschränkt, sondern sie können auch durch den CMOS-Prozess einschließlich Wechselrichtern oder dergleichen gebildet sein.
Als Source- und als Drain-Bereich des Zugriffstransistors können verschiedene Aufbauten wie beispielsweise LDD-Strukturen eingesetzt werden.
Darüber hinaus sind verschiedene Modifikationen innerhalb eines Schutzumfangs der vorliegenden Erfindung möglich.
Gemäß der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung sind die Reproduzierbarkeit und die Zuverlässigkeit verbessert, weshalb ein Isolationsdurchbruch in dem zweiten Isolierfilm bewirkt werden kann. Da die Speicherzelle von einem einfachen Aufbau sein kann, indem zum Beispiel der Zeilendecodierer und der Spaltendecodierer nur durch Durchgangstransistoren gemacht sind, ist es auch möglich, die Vorrichtung unter Reduzierung der Anzahl von Masken herzustellen, und es ist möglich, die Herstellungskosten zu drücken.
Auch ist es gemäß dem Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Erfindung möglich, eine nichtflüchtige Halbleiterspeichervorrichtung mit einer Speicherzelle herzustellen, welche die Reproduzierbarkeit und die Zuverlässigkeit verbessern kann und einen Isolationsdurchbruch in dem zweiten Isolierfilm bewirken kann, wobei die Anzahl von Masken reduziert ist und die Herstellungskosten gedrückt werden können.
Während die Erfindung unter Bezugnahme auf spezielle Ausführungsbeispiele zu Veranschaulichungszwecken beschrieben worden ist, sollte es offensichtlich sein, dass zahlreiche Modifikationen daran durch den Fachmann ohne Verlassen des Grundkonzepts und des Schutzumfangs der Erfindung vorgenommen werden können.

Claims

Nichtflüchtige Halbleiterspeichervorrichtung mit wenigstens einer Speicherzelle, wobei die Speicherzelle aufweist: einen Störstellenbereich (11) eines ersten Leitungstyps, der in einem Halbleitersubstrat (10) gebildet ist; einen ersten Isolierfilm (22), der auf dem Halbleitersubstrat (10) über dem Störstellenbereich (11) gebildet ist; eine Öffnung (CH), die in dem ersten Isolierfilm (22) so gebildet ist, dass sie bis zu dem Störstellenbereich (11) reicht; und einen Programmabschnitt, dadurch gekennzeichnet, dass der Programmabschnitt eine erste Halbleiterschicht (31) des ersten Leitungstyps, einen zweiten Isolierfilm (23) und eine zweite Halbleiterschicht (32) eines zweiten Leitungstyps aufweist, wobei die erste Halbleiterschicht, der zweite Isolierfilm und die zweite Halbleiterschicht nacheinander in der Öffnung gestapelt sind, die erste Halbleiterschicht auf dem Störstellenbereich gebildet ist, und der zweite Isolierfilm in einem Leitungszustand als Reaktion auf Programmdaten verändert ist, um dadurch eine elektrische Verbindung zwischen der ersten und der zweiten Halbleiterschicht herzustellen.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher in der Speicherzelle eine als Wortleitung (WL) dienende Gate-Elektrode (30a) über einen Gate-Isolierfilm (21) auf dem Halbleitersubstrat (10) gebildet ist, ein Kanalbildungsbereich auf dem Halbleitersubstrat unter der Gate-Elektrode vorgesehen ist, und ein den Störstellenbereich als Drain-Bereich (12) verwendender Feldeffekttransistor gebildet ist; und eine Bitleitung (33) mit der zweiten Halbleiterschicht (32) verbunden ist.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei welcher in dem zweiten Isolierfilm in dem Programmabschnitt durch Anlegen einer vorbestimmten Spannung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht als Reaktion auf die in der Speicherzelle zu speichernden Programmdaten ein Isolationsdurchbruch bewirkt ist; und in jeder Speicherzelle Daten durch die Leitung oder Nicht-Leitung zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht gespeichert sind.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 2, bei welcher der Source-Bereich des Feldeffekttransistors geerdet ist.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 2, ferner mit einer Einrichtung zum Erfassen eines von dem Source-Bereich des Feldeffekttransistors zu der Halbleitersubstratseite fließenden Stroms.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 2, bei welcher die Wortleitung und die Bitleitung mit einem Zeilendecodierer und einem Spaltendecodierer mit Durchgangstransistoren zum Hindurchlassen zugeführter Signale verbunden sind.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 6, bei welcher invertierte Signale von Adresssignalen dem Zeilendecodierer und dem Spaltendecodierer von einer externen Vorrichtung zusammen mit Vorwärtssignalen zugeführt werden.
Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, bei welcher die mehreren Speicherzellen in Matrixform angeordnet sind.
Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung mit wenigstens einer Speicherzelle, wobei ein Prozess zum Bilden der Speicherzelle die Schritte enthält: Bilden eines Störstellenbereichs eines ersten Leitungstyps in einem Halbleitersubstrat; Bilden eines ersten Isolierfilms auf dem Halbleitersubstrat über dem Störstellenbereich; Bilden einer Öffnung in dem ersten Isolierfilm so, dass sie bis zu dem Störstellenbereich reicht, dadurch gekennzeichnet, dass der Prozess des Bildens der Speicherzelle ferner die Schritte enthält: Bilden einer ersten Halbleiterschicht eines ersten Leitungstyps auf dem Störstellenbereich in der Öffnung; Bilden eines zweiten Isolierfilms auf der ersten Halbleiterschicht in der Öffnung; und Bilden einer zweiten Halbleiterschicht eines zweiten Leitungstyps auf dem zweiten Isolierfilm in der Öffnung.
Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung nach Anspruch 9, bei welchem der Schritt des Bildens der ersten Halbleiterschicht ein Schritt des Bildens derselben durch ein selektives epitaktisches Wachsen ist.
Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung nach Anspruch 9, bei welchem ein Schritt des Bildens einer als Wortleitung dienenden Gate-Elektrode über einem Gate-Isolierfilm auf dem als Kanalbildungsbereich dienenden Halbleitersubstrat vor dem Schritt des Bildens des Störstellenbereichs des ersten Leitungstyps auf dem Halbleitersubstrat vorgesehen ist; in dem Schritt des Bildens des Störstellenbereichs des ersten Leitungstyps auf dem Halbleitersubstrat in dem Halbleitersubstrat auf beiden Seitenabschnitten der Gate-Elektrode ein Source-Bereich und ein Drain-Bereich, die als der Störstellenbereich dienen, gebildet werden; und ferner ein Schritt des Bildens einer Bitleitung an einer oberen Schicht der zweiten Halbleiterschicht vorgesehen ist.
Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung nach Anspruch 11, bei welchem der Zeilendecodierer und der Spaltendecodierer, die mit der Wortleitung und der Bitleitung verbunden sind, nur durch Durchgangstransistoren gebildet werden.