JPH073855B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH073855B2 JPH073855B2 JP60166439A JP16643985A JPH073855B2 JP H073855 B2 JPH073855 B2 JP H073855B2 JP 60166439 A JP60166439 A JP 60166439A JP 16643985 A JP16643985 A JP 16643985A JP H073855 B2 JPH073855 B2 JP H073855B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- drain
- forming
- contact window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title description 29
- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000004065 semiconductor Substances 0.000 title description 3
- 230000015556 catabolic process Effects 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［概要］ 絶縁破壊接続方式のPROMの形成方法であつて、ドレイン
およびソース領域の一方の領域のみ窓開けして、導電性
膜およびブレークダウン用絶縁膜を形成し、次いで、ド
レインおよびソース領域の他方の領域を窓開きする。そ
うすると、良好なオーミック接続が得られる。
およびソース領域の一方の領域のみ窓開けして、導電性
膜およびブレークダウン用絶縁膜を形成し、次いで、ド
レインおよびソース領域の他方の領域を窓開きする。そ
うすると、良好なオーミック接続が得られる。
［産業上の利用分野］ 本発明は半導体装置の製造方法のうち、特に、PROMの形
成方法に関する。
成方法に関する。
マイクロコンピュータなどの出現より、プログラム用の
固定メモリとして各種のROM（Read Only Memory）が汎
用されており、そのようなROMの中で、需要者が自由に
プログラムを作成できるPROM（Programmable ROM）が知
られており、それには、例えば、予め形成しておいたフ
ューズを溶断するフューズ切断方式や、初めに形成して
おいた絶縁膜を破壊する絶縁破壊接続方式等があり、そ
れによつてプログラムが可能になるROMである。
固定メモリとして各種のROM（Read Only Memory）が汎
用されており、そのようなROMの中で、需要者が自由に
プログラムを作成できるPROM（Programmable ROM）が知
られており、それには、例えば、予め形成しておいたフ
ューズを溶断するフューズ切断方式や、初めに形成して
おいた絶縁膜を破壊する絶縁破壊接続方式等があり、そ
れによつてプログラムが可能になるROMである。
このようなPROMにおいて、そのプログラム部分を含む形
成方法は、高品質が維持されて、且つ、形成工程の簡単
なことが望ましい。
成方法は、高品質が維持されて、且つ、形成工程の簡単
なことが望ましい。
［従来の技術と発明が解決しようとする問題点］ 第２図は絶縁破壊接続方式のPROMの断面図を示してお
り、１はｐ型シリコン基板,2はフィールド絶縁膜,3はド
レイン領域,4はソース領域,5はゲート電極,6は燐シリケ
ートガラス（PSG）膜,7はドレイン電極,8はソース電極,
9はゲート電極であるが、ドレイン電極７は導電性多結
晶シリコン膜71と、膜厚百数十Åの二酸化シリコン（Si
O2）膜72と、アルミニウム膜73とを積層した電極で、最
初、このドレイン電極はSiO2膜72で絶縁されているが、
プログラム時にこのドレイン電極７に20ボルト程度の電
圧を印加すると、絶縁膜が破壊されて導電性となり、か
くして、‘0'または‘1'に対応させることができるROM
である。
り、１はｐ型シリコン基板,2はフィールド絶縁膜,3はド
レイン領域,4はソース領域,5はゲート電極,6は燐シリケ
ートガラス（PSG）膜,7はドレイン電極,8はソース電極,
9はゲート電極であるが、ドレイン電極７は導電性多結
晶シリコン膜71と、膜厚百数十Åの二酸化シリコン（Si
O2）膜72と、アルミニウム膜73とを積層した電極で、最
初、このドレイン電極はSiO2膜72で絶縁されているが、
プログラム時にこのドレイン電極７に20ボルト程度の電
圧を印加すると、絶縁膜が破壊されて導電性となり、か
くして、‘0'または‘1'に対応させることができるROM
である。
ところで、このような構造に形成するために、従前は第
３図（ａ）〜（ｃ）の形成工程順断面図に示すような方
法で形成していた。即ち、第３図（ａ）に示すように、
ｐ型シリコン基板１にフィールド絶縁膜2,ゲート絶縁膜
およびゲート電極５を形成して、薄いSiO2膜10を生成し
た後、ｎ型不純物イオンを注入してドレイン領域３およ
びソース領域４を形成し、更に、全面にPSG膜６を被着
し、次に、これをエッチングして、ドレイン領域とソー
ス領域にコンタクト窓11を形成する。
３図（ａ）〜（ｃ）の形成工程順断面図に示すような方
法で形成していた。即ち、第３図（ａ）に示すように、
ｐ型シリコン基板１にフィールド絶縁膜2,ゲート絶縁膜
およびゲート電極５を形成して、薄いSiO2膜10を生成し
た後、ｎ型不純物イオンを注入してドレイン領域３およ
びソース領域４を形成し、更に、全面にPSG膜６を被着
し、次に、これをエッチングして、ドレイン領域とソー
ス領域にコンタクト窓11を形成する。
次いで、第３図（ｂ）に示すように、コンタクト窓11を
含む全面に導電性多結晶シリコン膜71を被着し、次い
で、同図（ｃ）に示すように、この導電性多結晶シリコ
ン膜71をパターンニングして、ドレイン領域のコンタク
ト窓にのみ導電性多結晶シリコン膜を残存させる。
含む全面に導電性多結晶シリコン膜71を被着し、次い
で、同図（ｃ）に示すように、この導電性多結晶シリコ
ン膜71をパターンニングして、ドレイン領域のコンタク
ト窓にのみ導電性多結晶シリコン膜を残存させる。
しかる後、導電性多結晶シリコン膜71を表面酸化して、
SiO2膜72（ブレークダウン用絶縁膜）を生成し、次い
で、ドレイン領域のみに選択的に酸化膜を残し、ソース
領域の電極コンタクト窓部からは除去し、更に、アルミ
ニウム膜を被着しパターンニングして、第２図に示すよ
うな断面に完成させる。
SiO2膜72（ブレークダウン用絶縁膜）を生成し、次い
で、ドレイン領域のみに選択的に酸化膜を残し、ソース
領域の電極コンタクト窓部からは除去し、更に、アルミ
ニウム膜を被着しパターンニングして、第２図に示すよ
うな断面に完成させる。
しかし、この形成方法において、上記の第３図（ｃ）に
示す工程で導電性多結晶シリコン膜71をパターンニング
する際、導電性多結晶シリコン膜のエッチング剤によつ
て、コンタクト窓内のソース領域４がエッチングされる
と云う問題がある。そのように、ソース領域がエッチン
グされると、コンタクト抵抗が大きくなり、甚だしい場
合は、オーミックな接続が得られなくなる。
示す工程で導電性多結晶シリコン膜71をパターンニング
する際、導電性多結晶シリコン膜のエッチング剤によつ
て、コンタクト窓内のソース領域４がエッチングされる
と云う問題がある。そのように、ソース領域がエッチン
グされると、コンタクト抵抗が大きくなり、甚だしい場
合は、オーミックな接続が得られなくなる。
従つて、最近では、第４図（ａ）〜（ｆ）の形成工程順
断面図に示すような形成方法によつて作成されている。
その形成方法を説明すると、まず、同図（ａ）に示すよ
うに、ｐ型シリコン基板１にフィールド絶縁膜2,ゲート
絶縁膜およびゲート電極５を形成して、薄いSiO2膜10を
生成した後、ｎ型不純物イオンを注入してドレイン領域
３およびソース領域４を形成し、更に、全面にPSG膜６
を被着し、次に、これをエッチングして、ドレイン領域
とソース領域にコンタクト窓11を形成する。この工程は
第３図（ａ）と同様で、既に公知の製法である。
断面図に示すような形成方法によつて作成されている。
その形成方法を説明すると、まず、同図（ａ）に示すよ
うに、ｐ型シリコン基板１にフィールド絶縁膜2,ゲート
絶縁膜およびゲート電極５を形成して、薄いSiO2膜10を
生成した後、ｎ型不純物イオンを注入してドレイン領域
３およびソース領域４を形成し、更に、全面にPSG膜６
を被着し、次に、これをエッチングして、ドレイン領域
とソース領域にコンタクト窓11を形成する。この工程は
第３図（ａ）と同様で、既に公知の製法である。
次いで、第４図（ｂ）に示すように、熱酸化してコンタ
クト窓11にSiO2膜12,12′を生成する。次いで、同図
（ｃ）に示すように、ドレイン領域上のコンタクト窓の
SiO2膜12′を除去する。
クト窓11にSiO2膜12,12′を生成する。次いで、同図
（ｃ）に示すように、ドレイン領域上のコンタクト窓の
SiO2膜12′を除去する。
次いで、第４図（ｄ）に示すように、全面に導電性多結
晶シリコン膜71を被着し、次いで、同図（ｅ）に示すよ
うに、フォトプロセスを用いて、導電性多結晶シリコン
膜を残存させ、その導電性多結晶シリコン膜71をパター
ンニングして、ドレイン領域のコンタクト窓にのみ導電
性多結晶シリコン膜71を表面酸化して、SiO2膜72（ブレ
ークダウン用絶縁膜）を生成する。
晶シリコン膜71を被着し、次いで、同図（ｅ）に示すよ
うに、フォトプロセスを用いて、導電性多結晶シリコン
膜を残存させ、その導電性多結晶シリコン膜71をパター
ンニングして、ドレイン領域のコンタクト窓にのみ導電
性多結晶シリコン膜71を表面酸化して、SiO2膜72（ブレ
ークダウン用絶縁膜）を生成する。
次いで、第４図（ｆ）に示すように、再びフォトプロセ
スを用いて、ソース領域上のコンタクト窓12のSiO2膜12
を除去する。しかる後、アルミニウム膜を被着しパター
ンニングして、第２図に示すような断面に完成させる。
スを用いて、ソース領域上のコンタクト窓12のSiO2膜12
を除去する。しかる後、アルミニウム膜を被着しパター
ンニングして、第２図に示すような断面に完成させる。
ところが、このような形成方法は、その工程が第３図で
説明した形成工程に比べて大変長くなり、例えば、フォ
トプロセスを適用する工程は３回から４回に増加して、
これはPROMの品質上からも決して好ましいものではな
い。
説明した形成工程に比べて大変長くなり、例えば、フォ
トプロセスを適用する工程は３回から４回に増加して、
これはPROMの品質上からも決して好ましいものではな
い。
本発明は、上記の形成方法に代わり、その欠点を除去し
た絶縁破壊接続方式のPROMの形成方法を提案するもので
ある。
た絶縁破壊接続方式のPROMの形成方法を提案するもので
ある。
［問題点を解決するための手段］ その問題は、フィールド絶縁膜およびゲート電極を形成
し、更に、ドレインおよびソース領域を形成した後、全
面に絶縁膜を被着し、該絶縁膜をエッチングして、ドレ
インおよびソース領域の一方の領域にコンタクト窓を形
成する工程、次いで、導電性膜を被着し、パターンニン
グして、前記コンタクト窓に導電性膜を残存し、更に、
該導電性膜の表面にブレークダウン用絶縁膜を形成する
工程、次いで、前記絶縁膜をエッチングして、ドレイン
およびソース領域の他方の領域にコンタクト窓を形成す
る工程が含まれる半導体装置の製造方法によつて達成さ
れる。
し、更に、ドレインおよびソース領域を形成した後、全
面に絶縁膜を被着し、該絶縁膜をエッチングして、ドレ
インおよびソース領域の一方の領域にコンタクト窓を形
成する工程、次いで、導電性膜を被着し、パターンニン
グして、前記コンタクト窓に導電性膜を残存し、更に、
該導電性膜の表面にブレークダウン用絶縁膜を形成する
工程、次いで、前記絶縁膜をエッチングして、ドレイン
およびソース領域の他方の領域にコンタクト窓を形成す
る工程が含まれる半導体装置の製造方法によつて達成さ
れる。
［作用］ 即ち、本発明は、PSG膜にドレイン領域とソース領域と
のコンタクト窓を同時に形成せず、例えば、ドレイン領
域上のコンタクト窓のみ窓開きして、例えば、導電性多
結晶シリコン膜とその上にSiO2膜からなるブレークダウ
ン用絶縁膜を形成する。その後、ソース領域上のコンタ
クト窓を窓開けして、電極を形成する。
のコンタクト窓を同時に形成せず、例えば、ドレイン領
域上のコンタクト窓のみ窓開きして、例えば、導電性多
結晶シリコン膜とその上にSiO2膜からなるブレークダウ
ン用絶縁膜を形成する。その後、ソース領域上のコンタ
クト窓を窓開けして、電極を形成する。
そうすれば、ソース領域がエッチングされることなく、
且つ、形成工程が短かくなる。
且つ、形成工程が短かくなる。
［実施例］ 以下、図面を参照して実施例によつて詳細に説明する。
第１図（ａ）〜（ｅ）は本発明にかかる形成工程順断面
図を示している。まず、第１図（ａ）に示すように、ｐ
型シリコン基板１にフィールド絶縁膜2,ゲート絶縁膜お
よびゲート電極５を形成して、薄い膜厚1000Å程度のSi
O2膜10を生成した後、ｎ型不純物イオンを注入してドレ
イン領域３およびソース領域４を形成し、更に、全面に
PSG膜６を被着し、次に、このPSG膜をパターンニングし
エッチングして、ドレイン領域のみにコンタクト窓13を
形成する。
図を示している。まず、第１図（ａ）に示すように、ｐ
型シリコン基板１にフィールド絶縁膜2,ゲート絶縁膜お
よびゲート電極５を形成して、薄い膜厚1000Å程度のSi
O2膜10を生成した後、ｎ型不純物イオンを注入してドレ
イン領域３およびソース領域４を形成し、更に、全面に
PSG膜６を被着し、次に、このPSG膜をパターンニングし
エッチングして、ドレイン領域のみにコンタクト窓13を
形成する。
次いで、第１図（ｂ）に示すように、コンタクト窓13を
含む全面に膜厚2000Å程度の導電性多結晶シリコン膜71
を被着する。次いで、同図（ｃ）に示すように、導電性
多結晶シリコン膜71をパターンニングして、ドレイン領
域のコンタクト窓にのみ導電性多結晶シリコン膜を残
し、更に、その導電性多結晶シリコン膜71を800〜900℃
で低温酸化して、膜厚百数十Å位のSiO2膜72（ブレーク
ダウン用絶縁膜）を生成する。
含む全面に膜厚2000Å程度の導電性多結晶シリコン膜71
を被着する。次いで、同図（ｃ）に示すように、導電性
多結晶シリコン膜71をパターンニングして、ドレイン領
域のコンタクト窓にのみ導電性多結晶シリコン膜を残
し、更に、その導電性多結晶シリコン膜71を800〜900℃
で低温酸化して、膜厚百数十Å位のSiO2膜72（ブレーク
ダウン用絶縁膜）を生成する。
次いで、第１図（ｄ）に示すように、再びPSG膜にパタ
ーンニングしエッチングして、ソース領域にコンタクト
窓14を形成する。しかる後、同図（ｅ）に示すように、
アルミニウム膜を被着しパターンニングして、ドレイン
電極７およびソース電極８を形成する。
ーンニングしエッチングして、ソース領域にコンタクト
窓14を形成する。しかる後、同図（ｅ）に示すように、
アルミニウム膜を被着しパターンニングして、ドレイン
電極７およびソース電極８を形成する。
このように形成すれば、第４図で説明した形成方法より
も工程が短縮され、且つ、第３図で説明した形成方法の
ようなソース領域がエッチングされる問題はなくなる。
も工程が短縮され、且つ、第３図で説明した形成方法の
ようなソース領域がエッチングされる問題はなくなる。
尚、第１図（ｅ）には第２図に示すゲート電極９は図示
せず、また、第３図および第４図で説明した形成工程に
もゲート電極９は説明していないが、ゲート電極９はソ
ース電極８と同時に形成されるもので、説明を簡潔する
ため省いたものである。
せず、また、第３図および第４図で説明した形成工程に
もゲート電極９は説明していないが、ゲート電極９はソ
ース電極８と同時に形成されるもので、説明を簡潔する
ため省いたものである。
［発明の効果］ 以上の説明から明らかなように、本発明によれば良好な
オーミックコンタクトが得られて、且つ、工程が短縮さ
れ、PROMの高品質化，コストダウンに顕著な効果のある
ものである。
オーミックコンタクトが得られて、且つ、工程が短縮さ
れ、PROMの高品質化，コストダウンに顕著な効果のある
ものである。
第１図（ａ）〜（ｅ）は本発明にかかる形成工程順断面
図、第２図は絶縁破壊接続方式のPROMの断面図、第３図
（ａ）〜（ｃ）および第４図（ａ）〜（ｆ）は従来の形
成工程順断面図である。 図において、 １はｐ型シリコン基板、２はフィールド絶縁膜、３はド
レイン領域、４はソース領域、５はゲート電極、６はPS
G膜、７はドレイン電極、８はソース電極、71は導電性
多結晶シリコン膜、72はSiO2膜（ブレークダウン用絶縁
膜）、73はアルミニウム膜、10,12,12′はSiO2膜、11,1
3,14はコンタクト窓、を示している。
図、第２図は絶縁破壊接続方式のPROMの断面図、第３図
（ａ）〜（ｃ）および第４図（ａ）〜（ｆ）は従来の形
成工程順断面図である。 図において、 １はｐ型シリコン基板、２はフィールド絶縁膜、３はド
レイン領域、４はソース領域、５はゲート電極、６はPS
G膜、７はドレイン電極、８はソース電極、71は導電性
多結晶シリコン膜、72はSiO2膜（ブレークダウン用絶縁
膜）、73はアルミニウム膜、10,12,12′はSiO2膜、11,1
3,14はコンタクト窓、を示している。
Claims (1)
- 【請求項１】フィールド絶縁膜およびゲート電極を形成
し、更に、ドレインおよびソース領域を形成した後、全
面に絶縁膜を被着し、該絶縁膜をエッチングして、ドレ
インおよびソース領域の一方の領域にコンタクト窓を形
成する工程、 次いで、導電性膜を被着し、パターンニングして、前記
コンタクト窓に導電性膜を残存し、更に、該導電性膜の
表面にブレークダウン用絶縁膜を形成する工程、 次いで、前記絶縁膜をエッチングして、ドレインおよび
ソース領域の他方の領域にコンタクト窓を形成する工程
が含まれてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166439A JPH073855B2 (ja) | 1985-07-26 | 1985-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166439A JPH073855B2 (ja) | 1985-07-26 | 1985-07-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6226854A JPS6226854A (ja) | 1987-02-04 |
| JPH073855B2 true JPH073855B2 (ja) | 1995-01-18 |
Family
ID=15831422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60166439A Expired - Fee Related JPH073855B2 (ja) | 1985-07-26 | 1985-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073855B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63306653A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | 半導体装置 |
| US5075249A (en) * | 1988-04-04 | 1991-12-24 | Fujitsu Limited | Method of making a bic memory cell having contact openings with straight sidewalls and sharp-edge rims |
| JP3559580B2 (ja) * | 1993-12-17 | 2004-09-02 | 財団法人国際科学振興財団 | 半導体装置 |
| JPH09166853A (ja) | 1995-12-15 | 1997-06-24 | Konica Corp | ハロゲン化銀カラー写真感光材料の画像形成方法 |
| JP3846202B2 (ja) | 2001-02-02 | 2006-11-15 | ソニー株式会社 | 半導体不揮発性記憶装置 |
-
1985
- 1985-07-26 JP JP60166439A patent/JPH073855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226854A (ja) | 1987-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6237815B2 (ja) | ||
| JPH0418702B2 (ja) | ||
| JPS62124775A (ja) | 傾斜エツチングによる薄膜トランジスタの製造方法および薄膜トランジスタ | |
| KR950004608A (ko) | 프로그램가능한 안티-퓨즈 소자(Antifuse element) 및 그 제조방법 | |
| JPH073855B2 (ja) | 半導体装置の製造方法 | |
| JP2950557B2 (ja) | 半導体装置およびその製造方法 | |
| JP2568715B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS62154784A (ja) | 半導体装置 | |
| JPS58116751A (ja) | 半導体装置の製造方法 | |
| JPS63237567A (ja) | 半導体装置の製造方法 | |
| JPH0746698B2 (ja) | 半導体装置の製造方法 | |
| JPH01112755A (ja) | 半導体装置の製造方法 | |
| JP3521061B2 (ja) | 半導体装置の製造方法 | |
| JPH04123458A (ja) | 半導体装置の製造方法 | |
| JPH06275792A (ja) | 強誘電体メモリ | |
| JPH03257873A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0212029B2 (ja) | ||
| JPH08236475A (ja) | コンタクト窓の形成方法 | |
| JPS6118350B2 (ja) | ||
| JPH07254572A (ja) | 半導体装置の製造方法 | |
| JPH0358531B2 (ja) | ||
| JPS627708B2 (ja) | ||
| JPS6057704B2 (ja) | 半導体装置の製造方法 | |
| JPH0613605A (ja) | 半導体装置及びその製造方法 | |
| JPS63202956A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |