JPH01112755A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01112755A JPH01112755A JP27059987A JP27059987A JPH01112755A JP H01112755 A JPH01112755 A JP H01112755A JP 27059987 A JP27059987 A JP 27059987A JP 27059987 A JP27059987 A JP 27059987A JP H01112755 A JPH01112755 A JP H01112755A
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- tungsten silicide
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- silicide
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、特には高融点金
属シリサイド？用いたポリサイド構造の導体上へのｒ俊
化膜形成方法に関する。
属シリサイド？用いたポリサイド構造の導体上へのｒ俊
化膜形成方法に関する。
く従来の技術〉
半導体集積回路の高集積化に伴い、ゲート電極、配線等
の導体として護融点金属シリサイドと多結晶シリコンと
の多層構造（ポリサイド構造）が広く用いられる。この
ポリサイド構造をゲート重版として採用した際の半導体
装置の製造方法を第３図（ａ）〜（ｂ）に示す。即ち、
第３図（ａ）の如＜、ｓｉ基板１上に絶縁膜２を形成し
、更に該絶縁膜２上にｆ＞ 結晶シリコン膜３とタング
ステンシリサイド膜４とを順次形成した後、該多結晶シ
リコン膜３とタングステンシリサイド膜４とをゲート電
原形状にパターニングする。次いで、酸化２行なうと、
第３図（ｂ）の如く、ゲート電甑の側面と上面とに５ｉ
０２模５が形成され、且つタングステンシリサイド膜４
が結晶化する。
の導体として護融点金属シリサイドと多結晶シリコンと
の多層構造（ポリサイド構造）が広く用いられる。この
ポリサイド構造をゲート重版として採用した際の半導体
装置の製造方法を第３図（ａ）〜（ｂ）に示す。即ち、
第３図（ａ）の如＜、ｓｉ基板１上に絶縁膜２を形成し
、更に該絶縁膜２上にｆ＞ 結晶シリコン膜３とタング
ステンシリサイド膜４とを順次形成した後、該多結晶シ
リコン膜３とタングステンシリサイド膜４とをゲート電
原形状にパターニングする。次いで、酸化２行なうと、
第３図（ｂ）の如く、ゲート電甑の側面と上面とに５ｉ
０２模５が形成され、且つタングステンシリサイド膜４
が結晶化する。
〈発明が解決しようとする問題点〉
上述の如きポリサイド構造のゲ＋電極を例えばＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）形等のト
ランジスタに用いる場合、ゲート雷ｊの側面に形成した
サイドウオールを利用してＳｉ基板１に不純物頭載を形
成するための工程等において、上記タングステンシリサ
イド喚４上に形成した５ｉｎ２模５ｅ−旦除去して再度
形成しなければならない工程があり得る。即ち第４図（
ａ）のように、半導体基板１全面に絶縁膜を形成し、こ
れに異方性エツチングを行なってゲート電極側面にサイ
ドウオール６を形成する。このとき上記Ｓ ｉ ０２膜
５が除去され、結晶化さ九たタングステンシリサイド膜
４の表面が露出する。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）形等のト
ランジスタに用いる場合、ゲート雷ｊの側面に形成した
サイドウオールを利用してＳｉ基板１に不純物頭載を形
成するための工程等において、上記タングステンシリサ
イド喚４上に形成した５ｉｎ２模５ｅ−旦除去して再度
形成しなければならない工程があり得る。即ち第４図（
ａ）のように、半導体基板１全面に絶縁膜を形成し、こ
れに異方性エツチングを行なってゲート電極側面にサイ
ドウオール６を形成する。このとき上記Ｓ ｉ ０２膜
５が除去され、結晶化さ九たタングステンシリサイド膜
４の表面が露出する。
次いで、基板不純物領域等へイオン注入するための保護
嘆を形成するために、基板１を酸化雰囲気で熱処理し、
基板１全面に酸化絶縁膜８を得る。
嘆を形成するために、基板１を酸化雰囲気で熱処理し、
基板１全面に酸化絶縁膜８を得る。
この時、基板表面上と共に露出したタングステンシリサ
イド膜４の表面にも酸化膜８が生成される。
イド膜４の表面にも酸化膜８が生成される。
ところで、上述の如き酸化膜８形成方法では、基板１上
の酸化１模８成長速度とタングステンシリサイド膜４上
の酸化膜８成長速度に差はなく、タングステンシリサイ
ド膜４上に形成される酸化膜８の膜厚と基板１上に形成
さルる酸化膜８の膜厚はほぼ等しくなる。このため、タ
ングステンシリサイド膜４を十分な絶縁耐圧を有する酸
化膜で覆うべく、酸化膜の膜厚を大きく形成すると、同
時に基板１上にも厚い酸化膜が形成されることとなり、
該基板ｌ上の酸化膜８を構成するシリコンの供給源であ
る基板１がより大きく侵食されることになる。
の酸化１模８成長速度とタングステンシリサイド膜４上
の酸化膜８成長速度に差はなく、タングステンシリサイ
ド膜４上に形成される酸化膜８の膜厚と基板１上に形成
さルる酸化膜８の膜厚はほぼ等しくなる。このため、タ
ングステンシリサイド膜４を十分な絶縁耐圧を有する酸
化膜で覆うべく、酸化膜の膜厚を大きく形成すると、同
時に基板１上にも厚い酸化膜が形成されることとなり、
該基板ｌ上の酸化膜８を構成するシリコンの供給源であ
る基板１がより大きく侵食されることになる。
これを防ぐために急激な酸化（例えば７５０°Ｃ〜８０
０℃Ｆ、Ｈ２０雰囲気中）を行なって、基板１とタング
ステンシリサイド膜４上の酸化膜８の成長比を大きくと
ると、タングステンシリサイド膜４上の酸化膜８は第４
図（ｂ）のグロく不均一で多孔質な膜ζなる。このため
、タングステンシリサイド膜４と酸化膜８との界面が不
整合となり、酸化膜８の膜質が多孔質であることと併せ
て絶縁耐圧の劣化や、極端な場合タングステンシリサイ
ド膜４の断線・はがれ等の異常が発生し、しかもコンタ
クトホール形成後にコンタクト抵抗の高抵抗化等の問題
が生じる。
０℃Ｆ、Ｈ２０雰囲気中）を行なって、基板１とタング
ステンシリサイド膜４上の酸化膜８の成長比を大きくと
ると、タングステンシリサイド膜４上の酸化膜８は第４
図（ｂ）のグロく不均一で多孔質な膜ζなる。このため
、タングステンシリサイド膜４と酸化膜８との界面が不
整合となり、酸化膜８の膜質が多孔質であることと併せ
て絶縁耐圧の劣化や、極端な場合タングステンシリサイ
ド膜４の断線・はがれ等の異常が発生し、しかもコンタ
クトホール形成後にコンタクト抵抗の高抵抗化等の問題
が生じる。
く問題点を解決するための手段〉
本発明は上述する問題を解決するためになされ・たもの
で、ポリサイド構造の導体の一部をなす高融点金属シリ
サイドについて、アニールする過程で生成した酸化膜を
剥離し、再度酸化膜を形成する前に、高融点金属シリサ
イドの表面にフッ素系イオンを注入して非晶質化し、次
いで酸化を行なって上記高融点金属シリサイド上に良好
な耐圧を有する酸化膜を形成し、且つ上記非晶質高融点
金属シリサイドの結晶化を行なう半導体装置の製造方法
を提供するものである。
で、ポリサイド構造の導体の一部をなす高融点金属シリ
サイドについて、アニールする過程で生成した酸化膜を
剥離し、再度酸化膜を形成する前に、高融点金属シリサ
イドの表面にフッ素系イオンを注入して非晶質化し、次
いで酸化を行なって上記高融点金属シリサイド上に良好
な耐圧を有する酸化膜を形成し、且つ上記非晶質高融点
金属シリサイドの結晶化を行なう半導体装置の製造方法
を提供するものである。
〈作 用〉
シリサイド上に電気的特性の安定した絶縁膜を形成する
本発明によ九ば、シリサイドからなる導体上に層間絶縁
嘆等として使用する酸化膜を形成する際、高融点金属シ
リサイドの少なくとも上面を予めフッ素系イオンの注入
によって非晶質化し、こｈを酸化して酸化膜を得る友め
、酸化膜成長速度のフッ素系イオン濃度依存性を利用し
て、高融点金属シリサイド上に任意の膜厚の酸化膜を形
成でき、更にこの酸化膜は均一で且つ絶縁性にすぐれた
良質なものとなり、しかも酸化膜と導体との界面全平滑
にすることが可能となる。
本発明によ九ば、シリサイドからなる導体上に層間絶縁
嘆等として使用する酸化膜を形成する際、高融点金属シ
リサイドの少なくとも上面を予めフッ素系イオンの注入
によって非晶質化し、こｈを酸化して酸化膜を得る友め
、酸化膜成長速度のフッ素系イオン濃度依存性を利用し
て、高融点金属シリサイド上に任意の膜厚の酸化膜を形
成でき、更にこの酸化膜は均一で且つ絶縁性にすぐれた
良質なものとなり、しかも酸化膜と導体との界面全平滑
にすることが可能となる。
〈実施例〉
以下、図面を用いて本発明の一実施例を説明するが、本
発明はこの実施例に限定されるものではない。
発明はこの実施例に限定されるものではない。
第１図（ａ）〜（ｅ）は本発明の一実施例を示す断面図
である。即ち、第１図（ａ）の如く、Ｓｉ基板１上に絶
縁膜２を形成し、該絶縁膜２上に多結晶シリコン膜３と
タングステンシリサイド膜４とを順次形成した後、該多
結晶シリコン膜３とタングステンシリサイド膜４とを例
えばゲート電極形状にパターニングする。次いで上記ポ
リサイド構造をなす導体の電気的緒特性、例えば抵抗値
低減を図るために熱処理すると第１図（ｂ）の如く、ゲ
ート電極の側面と上面とに酸化膜５が形成され 且つ堆
積時に非晶質状態にあったタングステンシリサイド膜４
が結晶化する。
である。即ち、第１図（ａ）の如く、Ｓｉ基板１上に絶
縁膜２を形成し、該絶縁膜２上に多結晶シリコン膜３と
タングステンシリサイド膜４とを順次形成した後、該多
結晶シリコン膜３とタングステンシリサイド膜４とを例
えばゲート電極形状にパターニングする。次いで上記ポ
リサイド構造をなす導体の電気的緒特性、例えば抵抗値
低減を図るために熱処理すると第１図（ｂ）の如く、ゲ
ート電極の側面と上面とに酸化膜５が形成され 且つ堆
積時に非晶質状態にあったタングステンシリサイド膜４
が結晶化する。
纜いてシリコン基板１本体に不純物領域を形成する準備
等のために、第１図（ｃ）の如＜、Ｓｉ基板１上全面に
絶縁膜を形成し、異方性エツチングを行なってゲート電
極側面にサイドウオール６を形成する。このときタング
ステンシリサイド膜４の表面が露出される。次に、第１
図（ｄ）の如く、ポリサイド構造のゲート電価の上層を
なすタングステンシリサイド膜４表面にＦ＋をＩ Ｘ
１０１６ｉｏｎｓ、＃。
等のために、第１図（ｃ）の如＜、Ｓｉ基板１上全面に
絶縁膜を形成し、異方性エツチングを行なってゲート電
極側面にサイドウオール６を形成する。このときタング
ステンシリサイド膜４の表面が露出される。次に、第１
図（ｄ）の如く、ポリサイド構造のゲート電価の上層を
なすタングステンシリサイド膜４表面にＦ＋をＩ Ｘ
１０１６ｉｏｎｓ、＃。
１８ＫｅＶの条件で注入すると、結晶性タングステンシ
リサイド膜４の表面が非晶質１２となる。続いて、Ｓｉ
基板１を７５０℃に加熱し、酸化雰囲気中で９５０℃に
昇温しで６０分間酸化を行なうと、第１図（ｅ）の如く
酸化膜１３が形成され、且つ、非晶メタンゲステンシリ
サイド膜１２は結晶化されて、結晶性タングステンシリ
サイド膜１２ ａとなる。
リサイド膜４の表面が非晶質１２となる。続いて、Ｓｉ
基板１を７５０℃に加熱し、酸化雰囲気中で９５０℃に
昇温しで６０分間酸化を行なうと、第１図（ｅ）の如く
酸化膜１３が形成され、且つ、非晶メタンゲステンシリ
サイド膜１２は結晶化されて、結晶性タングステンシリ
サイド膜１２ ａとなる。
本実施例の４口く、結晶化されたタングステンシリサイ
ドをフッ素系イオンの注入によって結晶を予め乱して非
晶質化を図り、その後に酸化工程を施こすことにより、
形成された酸化膜は均一で良質なものとなって酸化膜と
ゲート電極との界面は平滑となり、また、酸化膜成長速
度のフッ素系イオン濃度依存性に基づき、タングステン
シリサイド上の酸化膜膜厚を制御することが可能となる
。
ドをフッ素系イオンの注入によって結晶を予め乱して非
晶質化を図り、その後に酸化工程を施こすことにより、
形成された酸化膜は均一で良質なものとなって酸化膜と
ゲート電極との界面は平滑となり、また、酸化膜成長速
度のフッ素系イオン濃度依存性に基づき、タングステン
シリサイド上の酸化膜膜厚を制御することが可能となる
。
上記本実施例において、ポリサイサイド構造の導体とし
てゲート電Ｗ、を採ったが、本発明はこれに限定される
ものではなく、配線であってもよい。
てゲート電Ｗ、を採ったが、本発明はこれに限定される
ものではなく、配線であってもよい。
また、上記本実施例においてイオン種としてＦ＋を用い
たが、本発明はこルに限定されるものではなく、ＢＦ２
等他０フッ素系イオンを用いてもよい。
たが、本発明はこルに限定されるものではなく、ＢＦ２
等他０フッ素系イオンを用いてもよい。
更に、本発明中のイオン注入量及び注入エネｌレギー等
のイオン注入条件及び酸化方法、温度及び時間等の酸化
条件は上記本実施例に限定されるものではなく、同様の
効果が得られるならば何れの条件を適用してもよい。
のイオン注入条件及び酸化方法、温度及び時間等の酸化
条件は上記本実施例に限定されるものではなく、同様の
効果が得られるならば何れの条件を適用してもよい。
第２図は本発明の実施例と従来例におけるタングステン
シリサイド上の酸化膜の膜厚を比較した４ （Ｄテ；ｈ
ｔ） 、横軸はタングステンシリサイドへのイオン注
入量ヲ示し、縦軸はタングステンシリサイド上に成長し
た酸化膜の・膜厚を示す。同図中直線Ａは従来例であっ
て、イオン注入することなくタングステンシリサイドに
酸化膜を形成したものであり、同図中直線Ｂは本発明の
一実施例であり＋ てタングステンシリサイドにＢＦ２’ｅ４５ＫｅＶの条
件でイオン注入した後酸化したものであり、同図中Ｕ！
線Ｃは本発明の一実施例であって、タングステンシリサ
イドにＦ＋を１８ＫｅＶの条件でイオン注入した後酸化
したものである。酸化条件は全て酸素雰囲気中、９５０
℃、６０分間であり、イオン種の投影飛程は全て同一で
ある。
シリサイド上の酸化膜の膜厚を比較した４ （Ｄテ；ｈ
ｔ） 、横軸はタングステンシリサイドへのイオン注
入量ヲ示し、縦軸はタングステンシリサイド上に成長し
た酸化膜の・膜厚を示す。同図中直線Ａは従来例であっ
て、イオン注入することなくタングステンシリサイドに
酸化膜を形成したものであり、同図中直線Ｂは本発明の
一実施例であり＋ てタングステンシリサイドにＢＦ２’ｅ４５ＫｅＶの条
件でイオン注入した後酸化したものであり、同図中Ｕ！
線Ｃは本発明の一実施例であって、タングステンシリサ
イドにＦ＋を１８ＫｅＶの条件でイオン注入した後酸化
したものである。酸化条件は全て酸素雰囲気中、９５０
℃、６０分間であり、イオン種の投影飛程は全て同一で
ある。
同図から明らかなように、同一の酸化時間であっても直
線Ｂ、Ｃの如くイオン注入を行なった方が、酸化膜の膜
厚が大きく形成され、更には同一のイオンであってもイ
オン注入量の多い方が酸化膜の膜厚が大きいことがわか
る。またイオン種によっても酸化膜の膜厚は異なる。こ
のようにタングステンシリサイド上の酸化膜膜厚がタン
グステンシリサイドに予めイオン注入するイオン種、或
いはイオン注入量に依存することを確認した。
線Ｂ、Ｃの如くイオン注入を行なった方が、酸化膜の膜
厚が大きく形成され、更には同一のイオンであってもイ
オン注入量の多い方が酸化膜の膜厚が大きいことがわか
る。またイオン種によっても酸化膜の膜厚は異なる。こ
のようにタングステンシリサイド上の酸化膜膜厚がタン
グステンシリサイドに予めイオン注入するイオン種、或
いはイオン注入量に依存することを確認した。
〈発明の効果〉
本発明により、ポリサイド構造を有する導体上に良好な
特性をもつ酸化膜を形成でき、該酸化膜の膜厚を制御で
きるため、導体上の酸化速度を向上させ基板に対して高
い選択比（導体上酸化速度／基板上酸化速度）で酸化膜
を生成できて、導体上のみ十分な厚さの酸化膜で覆うこ
とが容易となり、導体相互間の酸化膜の耐圧を向上させ
ることができる。したがって高い信頼性を要する半導体
装置の製造において、本発明の効果は絶大である。
特性をもつ酸化膜を形成でき、該酸化膜の膜厚を制御で
きるため、導体上の酸化速度を向上させ基板に対して高
い選択比（導体上酸化速度／基板上酸化速度）で酸化膜
を生成できて、導体上のみ十分な厚さの酸化膜で覆うこ
とが容易となり、導体相互間の酸化膜の耐圧を向上させ
ることができる。したがって高い信頼性を要する半導体
装置の製造において、本発明の効果は絶大である。
（ｅｌ
第１図（ａ）〜細は本発明の一実施例を示す断面図、第
２図は本発明の実施例と従来例とを比較した図、第３図
（ａ）・（ｂ）はポリサイド構造のゲート電極作成プロ
セスを示す断面図、第４図（ａ）・（ｂ）は従来例を示
す断面図である。 １、シリコン基板 ２．絶縁膜 ３．多結晶シリコン模
４．タングステンシリサイド膜 ５．酸化膜 ６．サイ
ドウオール １２．非晶質タングステンシリサイド膜
１２ａ、結晶性タングステンシリサイド膜 １３．酸化
膜 代理人 弁理士 杉 山 毅 至（他１名）Ｉ 茅 ｌ 図 在二濾大量（ｍ’） 第２１！ｌ
２図は本発明の実施例と従来例とを比較した図、第３図
（ａ）・（ｂ）はポリサイド構造のゲート電極作成プロ
セスを示す断面図、第４図（ａ）・（ｂ）は従来例を示
す断面図である。 １、シリコン基板 ２．絶縁膜 ３．多結晶シリコン模
４．タングステンシリサイド膜 ５．酸化膜 ６．サイ
ドウオール １２．非晶質タングステンシリサイド膜
１２ａ、結晶性タングステンシリサイド膜 １３．酸化
膜 代理人 弁理士 杉 山 毅 至（他１名）Ｉ 茅 ｌ 図 在二濾大量（ｍ’） 第２１！ｌ
Claims (1)
- 【特許請求の範囲】 １、多結晶シリコン上に高融点金属のシリサイドを堆積
してなる半導体装置の製造方法において、堆積後に熱処
理工程を経た高融点金属シリサイドの表面をフッ素系イ
オンの注入により非晶質化する工程と、 該非晶質高融点金属シリサイドを酸化雰囲気中で熱処理
する工程とを備えてなることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270599A JPH0682668B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270599A JPH0682668B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112755A true JPH01112755A (ja) | 1989-05-01 |
| JPH0682668B2 JPH0682668B2 (ja) | 1994-10-19 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474425A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
| US5618755A (en) * | 1994-05-17 | 1997-04-08 | Fuji Electric Co., Ltd. | Method of manufacturing a polycide electrode |
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-
1987
- 1987-10-27 JP JP62270599A patent/JPH0682668B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| INTERNATIONAL ELECTRON DEVICES MEETING=1985 * |
| SOLID STAE TECHNOLOGY=1985 * |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474425A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5618755A (en) * | 1994-05-17 | 1997-04-08 | Fuji Electric Co., Ltd. | Method of manufacturing a polycide electrode |
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| CN102543703A (zh) * | 2010-12-29 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | 纳米晶快闪存储器栅极的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682668B2 (ja) | 1994-10-19 |
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