JP2647611B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2647611B2 JP2647611B2 JP5135435A JP13543593A JP2647611B2 JP 2647611 B2 JP2647611 B2 JP 2647611B2 JP 5135435 A JP5135435 A JP 5135435A JP 13543593 A JP13543593 A JP 13543593A JP 2647611 B2 JP2647611 B2 JP 2647611B2
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- Japan
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- type
- gate
- semiconductor device
- oxide film
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、Ｐ型ポリシリコンゲートを有する半導体装置に関す
る。
に、Ｐ型ポリシリコンゲートを有する半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置の一つとして絶縁ゲート型の
電界効果トランジスタ（いわゆるＭＯＳトランジスタ）
が広く用いられており、ドレインとソースが基板の同一
面上に存在する横型と基板の反対側に存在する縦型とが
ある。前者はＬＳＩなどの回路素子として用いられ、後
者は大電流がとれることからスイッチング素子などに用
いられている。
電界効果トランジスタ（いわゆるＭＯＳトランジスタ）
が広く用いられており、ドレインとソースが基板の同一
面上に存在する横型と基板の反対側に存在する縦型とが
ある。前者はＬＳＩなどの回路素子として用いられ、後
者は大電流がとれることからスイッチング素子などに用
いられている。
【０００３】図４は従来の半導体装置の一例として縦型
絶縁ゲート型電界効果トランジスタの製造方法の各製造
工程を示す。
絶縁ゲート型電界効果トランジスタの製造方法の各製造
工程を示す。
【０００４】図４（ａ）に示す製造工程において、Ｐ型
基板２１上のＰ型エピタキシャル層２２の表面にゲート
酸化膜２３を形成する。次に、そのゲート酸化膜２３の
上にゲートポリシリコン２５を形成した後、フォトリソ
グラフィ技術を用いて窓開けを行う。ゲートポリシリコ
ン２５とゲート酸化膜２３のエッチングを行った後、ゲ
ートポリシリコン２５をマスクとしてＮ型ベース層２６
を形成する。
基板２１上のＰ型エピタキシャル層２２の表面にゲート
酸化膜２３を形成する。次に、そのゲート酸化膜２３の
上にゲートポリシリコン２５を形成した後、フォトリソ
グラフィ技術を用いて窓開けを行う。ゲートポリシリコ
ン２５とゲート酸化膜２３のエッチングを行った後、ゲ
ートポリシリコン２５をマスクとしてＮ型ベース層２６
を形成する。
【０００５】続いて図４（ｂ）に示す製造工程におい
て、Ｎ型ベース層２６の中にレジストをマスクとしてＮ
+ 層２７を形成した後、ゲートポリシリコン２５とレジ
ストをマスクとしてイオン打ち込みによりＰ型ソース層
２８を形成すると同時にゲートポリシリコン２５へＰ型
不純物を導入する。その後、さらに全面に層間絶縁膜２
９を形成し、フォトリソグラフィ技術を用いて窓開けを
行った後、アルミ電極３０及び裏面電極３１を形成す
る。
て、Ｎ型ベース層２６の中にレジストをマスクとしてＮ
+ 層２７を形成した後、ゲートポリシリコン２５とレジ
ストをマスクとしてイオン打ち込みによりＰ型ソース層
２８を形成すると同時にゲートポリシリコン２５へＰ型
不純物を導入する。その後、さらに全面に層間絶縁膜２
９を形成し、フォトリソグラフィ技術を用いて窓開けを
行った後、アルミ電極３０及び裏面電極３１を形成す
る。
【０００６】ところで、上記製造方法において、ゲート
ポリシリコン２５の中のＰ型不純物を導入する際Ｐ型不
純物がＰ型基板２１へ突き抜けるため、これを防ぐため
に、従来ソース層２８を形成した後低温処理したり、ゲ
ートポリシリコン２５の中へＮ型不純物を導入したりす
る方法がとられている。たとえば特開昭６３−４８８６
５に開示された発明では、イオン注入時の注入不純物の
突き抜けを防止する目的でＮ型不純物を含むポリシリコ
ンを付着させている。また、特開昭５８−２０１３６９
号においては、ポリシリコン中に不純物を導入せずにポ
リシリコンの粒径をレーザアニール等を使って大きくす
る方法を採用している。
ポリシリコン２５の中のＰ型不純物を導入する際Ｐ型不
純物がＰ型基板２１へ突き抜けるため、これを防ぐため
に、従来ソース層２８を形成した後低温処理したり、ゲ
ートポリシリコン２５の中へＮ型不純物を導入したりす
る方法がとられている。たとえば特開昭６３−４８８６
５に開示された発明では、イオン注入時の注入不純物の
突き抜けを防止する目的でＮ型不純物を含むポリシリコ
ンを付着させている。また、特開昭５８−２０１３６９
号においては、ポリシリコン中に不純物を導入せずにポ
リシリコンの粒径をレーザアニール等を使って大きくす
る方法を採用している。
【０００７】
【発明が解決しようとする課題】しかしながら、前者の
低温処理化を行なうと、ゲートポリシリコン中のＰ型不
純物濃度が不均一となり、特性変動の原因となって信頼
性が低下するとともにソースの押し込みが制限され、特
性改善が困難であった。
低温処理化を行なうと、ゲートポリシリコン中のＰ型不
純物濃度が不均一となり、特性変動の原因となって信頼
性が低下するとともにソースの押し込みが制限され、特
性改善が困難であった。
【０００８】また、後者の方法については本発明者らの
実験によれば、ゲートポリシリコンにあらかじめ１０13
cm-2程度のリンをドープした後１０００℃以上の熱処理
を行ってもＰ型不純物の導入後の熱処理が１０００℃以
上であればＰ型不純物の突き抜けが生じており、レーザ
アニール等だけでは十分ではないことが判明した。
実験によれば、ゲートポリシリコンにあらかじめ１０13
cm-2程度のリンをドープした後１０００℃以上の熱処理
を行ってもＰ型不純物の導入後の熱処理が１０００℃以
上であればＰ型不純物の突き抜けが生じており、レーザ
アニール等だけでは十分ではないことが判明した。
【０００９】本発明は上述の点にかんがみてなされたも
ので、絶縁ゲート型半導体装置の製造に当り、ゲートポ
リシリコンにＰ型不純物を導入する際の不純物の突き抜
けを防ぎ、特性および信頼性を向上することを目的とす
る。
ので、絶縁ゲート型半導体装置の製造に当り、ゲートポ
リシリコンにＰ型不純物を導入する際の不純物の突き抜
けを防ぎ、特性および信頼性を向上することを目的とす
る。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明による半導体装置は、半導体基体上にゲート
酸化膜を介して、実質的にＰ型以外の不純物が導入され
ていないＰ型ポリシリコンゲート電極が設けられ、その
直下にＰ型チャネルが形成された半導体装置であって、
前記ゲート酸化膜は少なくとも前記Ｐ型ポリシリコンゲ
ート電極と前記Ｐ型チャネルとで挟まれた領域にＮ型不
純物含有層を有することを特徴とする。また、本発明に
よる半導体装置は、前記ゲート酸化膜の表面にＮ型不純
物含有層が形成されていることを特徴とする。
め、本発明による半導体装置は、半導体基体上にゲート
酸化膜を介して、実質的にＰ型以外の不純物が導入され
ていないＰ型ポリシリコンゲート電極が設けられ、その
直下にＰ型チャネルが形成された半導体装置であって、
前記ゲート酸化膜は少なくとも前記Ｐ型ポリシリコンゲ
ート電極と前記Ｐ型チャネルとで挟まれた領域にＮ型不
純物含有層を有することを特徴とする。また、本発明に
よる半導体装置は、前記ゲート酸化膜の表面にＮ型不純
物含有層が形成されていることを特徴とする。
【００１１】
【作用】ゲート酸化膜の表面に形成されるＮ型不純物層
がＰ型不純物の突き抜けを阻止する。
がＰ型不純物の突き抜けを阻止する。
【００１２】
【実施例】以下に本発明を図面に基づいて説明する。
【００１３】図１は本発明による半導体装置の製造方法
の各製造工程を示す断面図である。図１に示す実施例は
本発明の方法を縦型絶縁型電界効果トランジスタに適用
したものである。
の各製造工程を示す断面図である。図１に示す実施例は
本発明の方法を縦型絶縁型電界効果トランジスタに適用
したものである。
【００１４】図１（ａ）に示す製造工程において、Ｐ型
基板１の上に形成したＰ型エピタキシャル層２の表面に
ゲート酸化膜３を形成する。この酸化膜３の表面にＮ型
不純物４を導入する。この際の導入方法として、イオン
注入技術やランプアニール法等が考えられるが、酸化膜
の表面にＮ型不純物が導入可能ならば特にその方法は問
わない。
基板１の上に形成したＰ型エピタキシャル層２の表面に
ゲート酸化膜３を形成する。この酸化膜３の表面にＮ型
不純物４を導入する。この際の導入方法として、イオン
注入技術やランプアニール法等が考えられるが、酸化膜
の表面にＮ型不純物が導入可能ならば特にその方法は問
わない。
【００１５】次に図１（ｂ）に示す製造工程において、
酸化膜３の上にゲートポリシリコン５を形成し、フォト
リソグラフィ技術を用いて窓開けを行った後ゲートポリ
シリコン５をマスクとしてＮ型ベース層６を形成する。
次に、Ｎ型ベース層６の中にＮ+ 層７を形成した後、ゲ
ートポリシリコン５をマスクとしてＰ型ソース層８を形
成する。
酸化膜３の上にゲートポリシリコン５を形成し、フォト
リソグラフィ技術を用いて窓開けを行った後ゲートポリ
シリコン５をマスクとしてＮ型ベース層６を形成する。
次に、Ｎ型ベース層６の中にＮ+ 層７を形成した後、ゲ
ートポリシリコン５をマスクとしてＰ型ソース層８を形
成する。
【００１６】続いて図１（ｃ）に示す製造工程におい
て、全面に層間絶縁膜９を形成した後、フォトリソグラ
フィ技術を用いて窓開けを行った後、アルミ電極１０及
び裏面電極１１を形成する。
て、全面に層間絶縁膜９を形成した後、フォトリソグラ
フィ技術を用いて窓開けを行った後、アルミ電極１０及
び裏面電極１１を形成する。
【００１７】図２はこうして製造されたトランジスタの
特にＮ型不純物導入部分を拡大して示す模式断面図であ
る。
特にＮ型不純物導入部分を拡大して示す模式断面図であ
る。
【００１８】図２からわかるように、酸化膜３の中のＮ
型不純物層１２を示している。酸化膜３のゲートポリシ
リコン５との界面近くに導入されたＮ型不純物（斜線で
示す）はその後の熱処理によりゲートポリシリコン５中
に拡散していき、最終的にはゲートポリシリコン５およ
び酸化膜３とゲートポリシリコン５との界面にＮ型不純
物層を形成する。これによりその後の工程でゲートポリ
シリコン５に導入するＰ型不純物がゲートポリシリコン
５を突き抜けるのを防ぐことができる。Ｎ型不純物の濃
度は高いほどＰ型不純物の突き抜けを良好に防ぐことが
できるが、実験によれば約１０14〜１０15 cm-2 が適当
である。
型不純物層１２を示している。酸化膜３のゲートポリシ
リコン５との界面近くに導入されたＮ型不純物（斜線で
示す）はその後の熱処理によりゲートポリシリコン５中
に拡散していき、最終的にはゲートポリシリコン５およ
び酸化膜３とゲートポリシリコン５との界面にＮ型不純
物層を形成する。これによりその後の工程でゲートポリ
シリコン５に導入するＰ型不純物がゲートポリシリコン
５を突き抜けるのを防ぐことができる。Ｎ型不純物の濃
度は高いほどＰ型不純物の突き抜けを良好に防ぐことが
できるが、実験によれば約１０14〜１０15 cm-2 が適当
である。
【００１９】これにより、ゲートポリシリコン５へＰ型
不純物を導入した後の工程で行なう押し込みを高温長時
間化することが可能となる。発明者らの実験によれば、
この押し込み工程をそれまでの９００℃、１５分から９
００℃、９０分としたところ、約１０％のオン抵抗（ゲ
ートにある一定電圧をかけたときのドレインとソース間
の抵抗）が改善された。また、信頼性の指標となる特性
変動についても、製造直後と１０００時間後の伝達アド
ミタンス（ｇｍまたはＹＦＳ）の変化率が従来の−２５
％（平均）から−９. ２％（平均）まで改善された。
不純物を導入した後の工程で行なう押し込みを高温長時
間化することが可能となる。発明者らの実験によれば、
この押し込み工程をそれまでの９００℃、１５分から９
００℃、９０分としたところ、約１０％のオン抵抗（ゲ
ートにある一定電圧をかけたときのドレインとソース間
の抵抗）が改善された。また、信頼性の指標となる特性
変動についても、製造直後と１０００時間後の伝達アド
ミタンス（ｇｍまたはＹＦＳ）の変化率が従来の−２５
％（平均）から−９. ２％（平均）まで改善された。
【００２０】図３は本発明による半導体装置の製造方法
の別の実施例を示す。
の別の実施例を示す。
【００２１】図３に示す実施例は本発明の方法を横型絶
縁ゲート型電界効果トランジスタに適用したものであ
り、３は酸化膜、５はゲートポリシリコン、９は層間絶
縁層、１３はドレイン電極、１４はソース電極、１５は
Ｎ型基板、１６はＰ型ソース層、１７はＰ型ドレイン
層、１９は素子分離用酸化膜である。なお、製造工程は
よく知られているので特に示さないが、酸化膜３にＮ型
不純物を導入することは図１に示した第１の実施例と同
じである。
縁ゲート型電界効果トランジスタに適用したものであ
り、３は酸化膜、５はゲートポリシリコン、９は層間絶
縁層、１３はドレイン電極、１４はソース電極、１５は
Ｎ型基板、１６はＰ型ソース層、１７はＰ型ドレイン
層、１９は素子分離用酸化膜である。なお、製造工程は
よく知られているので特に示さないが、酸化膜３にＮ型
不純物を導入することは図１に示した第１の実施例と同
じである。
【００２２】上記第１の実施例は、ゲートポリシリコン
５がＰ型である半導体装置において、Ｐ導電型を有する
半導体基板１の上に成長させたＰ導電型のエピタキシャ
ル層２の上にゲート酸化膜３を形成し、該ゲート酸化膜
３の表面にＮ型不純物層１２を形成する場合について説
明したが、Ｎ型半導体基板１上のＮ型のエピタキシャル
層の上にゲート酸化膜を形成した後、Ｐ型のゲートポリ
シリコンを形成する半導体装置の製造方法にも同様に適
用することができる。
５がＰ型である半導体装置において、Ｐ導電型を有する
半導体基板１の上に成長させたＰ導電型のエピタキシャ
ル層２の上にゲート酸化膜３を形成し、該ゲート酸化膜
３の表面にＮ型不純物層１２を形成する場合について説
明したが、Ｎ型半導体基板１上のＮ型のエピタキシャル
層の上にゲート酸化膜を形成した後、Ｐ型のゲートポリ
シリコンを形成する半導体装置の製造方法にも同様に適
用することができる。
【００２３】
【発明の効果】以上説明したように、本発明の絶縁ゲー
ト型半導体装置の製造方法によれば、ゲートポリシリコ
ンにＰ型不純物を導入するに先立ってゲート酸化膜にＮ
型不純物を導入することにより、その後の工程で導入さ
れるＰ型不純物の突き抜けを押さえることができ、特性
面では約１０％のオン抵抗改善、信頼性面では特性変動
を従来の−２５％（平均）から−９. ２％（平均）まで
改善することができるという優れた効果が得られる。
ト型半導体装置の製造方法によれば、ゲートポリシリコ
ンにＰ型不純物を導入するに先立ってゲート酸化膜にＮ
型不純物を導入することにより、その後の工程で導入さ
れるＰ型不純物の突き抜けを押さえることができ、特性
面では約１０％のオン抵抗改善、信頼性面では特性変動
を従来の−２５％（平均）から−９. ２％（平均）まで
改善することができるという優れた効果が得られる。
【図１】本発明による半導体装置の製造方法の各製造工
程を示す断面図である。
程を示す断面図である。
【図２】Ｎ型不純物導入部分を拡大して示す模式断面図
である。
である。
【図３】本発明による半導体装置の製造方法の別の実施
例を示す断面図である。
例を示す断面図である。
【図４】従来の半導体装置の製造方法の各製造工程を示
す断面図である。
す断面図である。
１ Ｐ型基板 ２ Ｐ型エピタキシャル層 ３ 酸化膜 ４ Ｎ型不純物 ５ ゲートポリシリコン ６ Ｎ型ベース層 ７ Ｎ+ 層 ８、１６ Ｐ型ソース層 ９ 層間絶縁膜 １０ アルミ電極 １１ 裏面電極 １２ Ｎ型不純物層 １３ ドレイン電極 １４ ソース電極 １５ Ｎ型基板 １７ Ｐ型ドレイン層
Claims (2)
- 【請求項１】 半導体基体上にゲート酸化膜を介して、
実質的にＰ型以外の不純物が導入されていないＰ型ポリ
シリコンゲート電極が設けられ、その直下にＰ型チャネ
ルが形成された半導体装置であって、前記ゲート酸化膜
は少なくとも前記Ｐ型ポリシリコンゲート電極と前記Ｐ
型チャネルとで挟まれた領域にＮ型不純物含有層を有す
ることを特徴とする半導体装置。 - 【請求項２】 前記ゲート酸化膜の表面にＮ型不純物含
有層が形成されていることを特徴とする請求項１に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135435A JP2647611B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135435A JP2647611B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326316A JPH06326316A (ja) | 1994-11-25 |
| JP2647611B2 true JP2647611B2 (ja) | 1997-08-27 |
Family
ID=15151659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5135435A Expired - Lifetime JP2647611B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647611B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4703277B2 (ja) * | 2005-06-13 | 2011-06-15 | 株式会社東芝 | 半導体装置の製造方法 |
| WO2011101955A1 (ja) * | 2010-02-16 | 2011-08-25 | トヨタ自動車株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021982A (ja) * | 1988-06-10 | 1990-01-08 | Nec Corp | Ｍｉｓ型半導体集積回路装置 |
| JPH02174168A (ja) * | 1988-12-26 | 1990-07-05 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ電界型トランジスタ |
| JP2536122B2 (ja) * | 1989-02-06 | 1996-09-18 | 富士電機株式会社 | ｐチャンネル絶縁ゲ―ト型バイポ―ラトランジスタ |
| JPH04157766A (ja) * | 1990-10-20 | 1992-05-29 | Sony Corp | シリコンゲートｐチャンネルＭＯＳ半導体装置の製造方法 |
| JPH0555593A (ja) * | 1991-08-29 | 1993-03-05 | Sanyo Electric Co Ltd | 絶縁ゲート形電界効果トランジスタの製造方法 |
-
1993
- 1993-05-13 JP JP5135435A patent/JP2647611B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326316A (ja) | 1994-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970410 |