JPS6118350B2 - - Google Patents
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- JPS6118350B2 JPS6118350B2 JP56103073A JP10307381A JPS6118350B2 JP S6118350 B2 JPS6118350 B2 JP S6118350B2 JP 56103073 A JP56103073 A JP 56103073A JP 10307381 A JP10307381 A JP 10307381A JP S6118350 B2 JPS6118350 B2 JP S6118350B2
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- polycrystalline silicon
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- oxide film
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- silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
にかかり、とくにゲート電極として多結晶シリコ
ンが使用された絶縁ゲート型電界効果トランジス
タに関する。
にかかり、とくにゲート電極として多結晶シリコ
ンが使用された絶縁ゲート型電界効果トランジス
タに関する。
このようにゲート電極として多結晶シリコンを
使用する場合には、シリコンの抵抗が金属電極の
抵抗と比較して大きいため、電極としての抵抗が
小さくなるように、ゲート電極の膜厚を大きくし
ていた。しかも多結晶シリコンは化学的蝕刻に対
する切れが、シリコン酸化膜のそれと比較して著
しくよく、角が鋭いものとなる。例えば第１図に
示すようにシリコン半導体基板１上にこれに反対
導電型のソース領域２及び３間にわたり基板１の
表面にゲート絶縁膜４として二酸化シリコン膜が
形成される。また他の基板１の表面には表面保護
用シリコン酸化膜５が形成され、ソース領域２及
びドレイン領域３にはアルミニウム電極６及び７
がそれぞれコンタクトされる。
使用する場合には、シリコンの抵抗が金属電極の
抵抗と比較して大きいため、電極としての抵抗が
小さくなるように、ゲート電極の膜厚を大きくし
ていた。しかも多結晶シリコンは化学的蝕刻に対
する切れが、シリコン酸化膜のそれと比較して著
しくよく、角が鋭いものとなる。例えば第１図に
示すようにシリコン半導体基板１上にこれに反対
導電型のソース領域２及び３間にわたり基板１の
表面にゲート絶縁膜４として二酸化シリコン膜が
形成される。また他の基板１の表面には表面保護
用シリコン酸化膜５が形成され、ソース領域２及
びドレイン領域３にはアルミニウム電極６及び７
がそれぞれコンタクトされる。
ゲート絶縁膜４上に多結晶シリコンよりなる電
極８が形成され、その表面は酸化シリコン膜９で
被われる。ゲート電極８の厚味はソース領域２、
ドレイン領域３の二酸化シリコン膜１０の厚味よ
り可成り厚く、これ等の表面間には大きな段差が
生じ、しかもゲート電極８は角張り、即ちその断
面の角は略々直角であり、この上に二酸化シリコ
ン膜９が被われるが、その上面と酸化膜１０の上
面との間には急激な段差が生じる。よつてゲート
電極８上を通る配線アルミニウムがこの段差によ
り切断され易かつた。ゲート電極上の酸化膜９と
ソース、ドレイン上の酸化膜１０とは同一の厚さ
であり、これ等に対するエツチングの際に僅かオ
ーバエツチングしてもゲート電極８とソース領域
２又はドレイン領域３とが互に短絡する惧れがあ
つた。又、ソース領域２、ドレイン領域３をAs
などにより１μ以下のシヤロージヤンクシヨンに
形成し、アルミニウムの金属配線層を接続すると
アロイスパイクによる特性劣化が発生する恐れが
ある。
極８が形成され、その表面は酸化シリコン膜９で
被われる。ゲート電極８の厚味はソース領域２、
ドレイン領域３の二酸化シリコン膜１０の厚味よ
り可成り厚く、これ等の表面間には大きな段差が
生じ、しかもゲート電極８は角張り、即ちその断
面の角は略々直角であり、この上に二酸化シリコ
ン膜９が被われるが、その上面と酸化膜１０の上
面との間には急激な段差が生じる。よつてゲート
電極８上を通る配線アルミニウムがこの段差によ
り切断され易かつた。ゲート電極上の酸化膜９と
ソース、ドレイン上の酸化膜１０とは同一の厚さ
であり、これ等に対するエツチングの際に僅かオ
ーバエツチングしてもゲート電極８とソース領域
２又はドレイン領域３とが互に短絡する惧れがあ
つた。又、ソース領域２、ドレイン領域３をAs
などにより１μ以下のシヤロージヤンクシヨンに
形成し、アルミニウムの金属配線層を接続すると
アロイスパイクによる特性劣化が発生する恐れが
ある。
本発明の目的はかかる従来技術の欠点を除去し
た有効な絶縁ゲート型電界効果トランジスタを提
供することである。
た有効な絶縁ゲート型電界効果トランジスタを提
供することである。
すなわち、本発明の目的はゲート電極上の配線
やソース、ドレイン領域から外部に延在する配線
が切断され難い、ゲート及びソース、ドレイン間
が短絡され難く、ソース・ドレイン配線が低抵抗
でかつアロイスパイクによる特性劣化のない、量
産性に富んだ多結晶シリコンをゲート電極とした
絶縁ゲート型電界効果トランジスタを提供するに
ある。
やソース、ドレイン領域から外部に延在する配線
が切断され難い、ゲート及びソース、ドレイン間
が短絡され難く、ソース・ドレイン配線が低抵抗
でかつアロイスパイクによる特性劣化のない、量
産性に富んだ多結晶シリコンをゲート電極とした
絶縁ゲート型電界効果トランジスタを提供するに
ある。
本発明の特徴は、周辺部を絶縁層に隣接せる半
導体基板の活性領域内に設けられた、第１の多結
晶シリコンをゲート電極材料とした絶縁ゲート型
電界効果トランジスタにおいて、ソース、ドレイ
ン電極には第２の多結晶シリコンを有し、該第２
の多結晶シリコンとゲート電極との間および該第
２の多結晶シリコンと前記絶縁層との間の前記活
性領域上には該第２の多結晶シリコンに隣接せる
熱酸化シリコン酸化膜を含む絶縁膜が隣接し、該
第２の多結晶シリコンは該絶縁層上を延在せず、
かつ該第２の多結晶シリコンに金属配線層が前記
活性領域上で接続し、該金属配線層は該絶縁膜上
および該絶縁層上を延在している絶縁ゲート型電
界効果トランジスタにある。
導体基板の活性領域内に設けられた、第１の多結
晶シリコンをゲート電極材料とした絶縁ゲート型
電界効果トランジスタにおいて、ソース、ドレイ
ン電極には第２の多結晶シリコンを有し、該第２
の多結晶シリコンとゲート電極との間および該第
２の多結晶シリコンと前記絶縁層との間の前記活
性領域上には該第２の多結晶シリコンに隣接せる
熱酸化シリコン酸化膜を含む絶縁膜が隣接し、該
第２の多結晶シリコンは該絶縁層上を延在せず、
かつ該第２の多結晶シリコンに金属配線層が前記
活性領域上で接続し、該金属配線層は該絶縁膜上
および該絶縁層上を延在している絶縁ゲート型電
界効果トランジスタにある。
このように本発明ではソース電極及びドレイン
電極も半導体層たとえば多結晶シリコンで構成さ
れ、よつてこれ等電極はゲート電極と同一工程で
同一の厚味に構成でき、かつアロイスパイクによ
る特性劣化が防止できる。更にソース電極、ドレ
イン電極の周囲は熱酸化シリコン膜で囲まれる。
このように活性領域と隣接せる周辺部の絶縁層
（フイールド絶縁層）とは別に熱酸化シリコン酸
化を含む絶縁膜を設けてあるから、この熱酸化シ
リコン酸化膜の膜厚を制御することによつて各電
極との間を略々平担とすることができる。したが
つて半導体層に接続した金属配線層はこの熱酸化
シリコン酸化膜を含む絶縁膜、フイールド絶縁層
上を信頼性よく延在できることとなる。
電極も半導体層たとえば多結晶シリコンで構成さ
れ、よつてこれ等電極はゲート電極と同一工程で
同一の厚味に構成でき、かつアロイスパイクによ
る特性劣化が防止できる。更にソース電極、ドレ
イン電極の周囲は熱酸化シリコン膜で囲まれる。
このように活性領域と隣接せる周辺部の絶縁層
（フイールド絶縁層）とは別に熱酸化シリコン酸
化を含む絶縁膜を設けてあるから、この熱酸化シ
リコン酸化膜の膜厚を制御することによつて各電
極との間を略々平担とすることができる。したが
つて半導体層に接続した金属配線層はこの熱酸化
シリコン酸化膜を含む絶縁膜、フイールド絶縁層
上を信頼性よく延在できることとなる。
又、活性領域上で多結晶シリコンにアルミニウ
ム等の抵抗の低い金属配線層を接続するから、ソ
ース、ドレイン配線の全体の抵抗は低くなり高速
動作が期待できる。
ム等の抵抗の低い金属配線層を接続するから、ソ
ース、ドレイン配線の全体の抵抗は低くなり高速
動作が期待できる。
次に本発明による電界効果トランジスタの一例
を第２図を参照してその製法と共に説明しよう。
を第２図を参照してその製法と共に説明しよう。
第２図Ａに示す様に半導体基板１上に表面保護
用シリコン酸化膜１２が成長される。この酸化膜
１２はゲート領域を含めてソース、ドレイン領域
となる部分は除去され、この除去された部分の基
板１の表面に薄いゲート絶縁用シリコン酸化膜１
４が薄く成長される。この薄いシリコン酸化膜１
４のソース、ドレイン領域に対する電極接続とな
る部分にコンタクト開口部１３，１５がそれぞれ
形成される。
用シリコン酸化膜１２が成長される。この酸化膜
１２はゲート領域を含めてソース、ドレイン領域
となる部分は除去され、この除去された部分の基
板１の表面に薄いゲート絶縁用シリコン酸化膜１
４が薄く成長される。この薄いシリコン酸化膜１
４のソース、ドレイン領域に対する電極接続とな
る部分にコンタクト開口部１３，１５がそれぞれ
形成される。
その基板上の全面にわたり半導体層たとえば多
結晶シリコン薄膜１６が電極としての充分な厚味
をもつて形成され、更にその上にシリコン窒化膜
１７、シリコン酸化膜１８が連続的に気相成長さ
れる。
結晶シリコン薄膜１６が電極としての充分な厚味
をもつて形成され、更にその上にシリコン窒化膜
１７、シリコン酸化膜１８が連続的に気相成長さ
れる。
次に第２図Ｂに示すようにコンタクト開口部１
３，１５上およびゲート領域となる部分上のシリ
コン酸化膜１８を残してエツチングし、それをマ
スクとしてシリコン窒化膜１７、多結晶シリコン
膜１６、更にゲート絶縁用酸化膜１４を連続的に
エツチングする。表面保護用シリコン酸化膜１２
上の多結晶シリコン１６は除去され、またこの酸
化膜１２と、コンタクト開己部１３，１５上の多
結晶シリコン１９，２０と、ゲート電極多結晶シ
リコン１６との間に孔がそれぞれ形成される。こ
れらの孔を通して半導体基板１に対し約1000℃で
不純物拡散して、ソース２、ドレイン３が形成さ
れる。
３，１５上およびゲート領域となる部分上のシリ
コン酸化膜１８を残してエツチングし、それをマ
スクとしてシリコン窒化膜１７、多結晶シリコン
膜１６、更にゲート絶縁用酸化膜１４を連続的に
エツチングする。表面保護用シリコン酸化膜１２
上の多結晶シリコン１６は除去され、またこの酸
化膜１２と、コンタクト開己部１３，１５上の多
結晶シリコン１９，２０と、ゲート電極多結晶シ
リコン１６との間に孔がそれぞれ形成される。こ
れらの孔を通して半導体基板１に対し約1000℃で
不純物拡散して、ソース２、ドレイン３が形成さ
れる。
その後900℃で酸化膜成長が行なわれる。この
場合ソース及びドレイン領域２，３での酸化膜の
成長は第３図の曲線２１で、シリコン酸化膜１２
の膜成長度は曲線２２で示され、シリコン窒化膜
１７上ではシリコン酸化膜はほとんど成長しな
い。よつて適切な時間酸化して、熱酸化膜２３、
保護用シリコン酸化膜１２および各電極の各表面
が略々一致させられる。なお第３図において曲線
２１及び２２は基板濃度NA≒1019／cm3及びND＝
１・５×1015／cm3における900℃での、それぞれ
シリコン酸化膜成長の時間依存性である。
場合ソース及びドレイン領域２，３での酸化膜の
成長は第３図の曲線２１で、シリコン酸化膜１２
の膜成長度は曲線２２で示され、シリコン窒化膜
１７上ではシリコン酸化膜はほとんど成長しな
い。よつて適切な時間酸化して、熱酸化膜２３、
保護用シリコン酸化膜１２および各電極の各表面
が略々一致させられる。なお第３図において曲線
２１及び２２は基板濃度NA≒1019／cm3及びND＝
１・５×1015／cm3における900℃での、それぞれ
シリコン酸化膜成長の時間依存性である。
最後に第２図Ｃに示す様にシリコン酸化膜１８
及びシリコン窒化膜１７が連続的にエツチング除
去され、多結晶シリコン膜のゲート部分１６およ
びコンタクト開口上の部分１９，２０のみが表面
に露頭される。ここで再びソース、ドレインに対
する同一導電型となる不純物拡散を行い、ゲート
電極６、コンタクト引き出し用のソース電極１
９、ドレイン電極２０が完成する。その上に気相
成長シリコン酸化膜２４が全面に成長されコンタ
クト部がエツチングされ、これを通じて電極１
９，２０に接続されたアルミニウム配線２５，２
６が行われる。かくして本発明トランジスタが構
成される。
及びシリコン窒化膜１７が連続的にエツチング除
去され、多結晶シリコン膜のゲート部分１６およ
びコンタクト開口上の部分１９，２０のみが表面
に露頭される。ここで再びソース、ドレインに対
する同一導電型となる不純物拡散を行い、ゲート
電極６、コンタクト引き出し用のソース電極１
９、ドレイン電極２０が完成する。その上に気相
成長シリコン酸化膜２４が全面に成長されコンタ
クト部がエツチングされ、これを通じて電極１
９，２０に接続されたアルミニウム配線２５，２
６が行われる。かくして本発明トランジスタが構
成される。
上述した本発明電界効果トランジスタによれば
配線面が平担であり、配線用アルミニウムが段差
によつて断線する事はなくなる。そのためにゲー
トに使用する多結晶シリコン膜１６は必要に応じ
て厚味を増減でき、従来のものに比べ制約が少な
いなど量産性に富んでいる。即ち配線の断線の心
配がないばかりか、第３図に示したようにシリコ
ン熱酸化膜の成長はリン濃度の高いシリコン基板
上において速いことを利用して、多結晶シリコン
のソース電極１９、ドレイン電極２０とゲート電
極１６と保護用シリコン酸化膜１２との間の凹み
を容易に埋めることが可能である。
配線面が平担であり、配線用アルミニウムが段差
によつて断線する事はなくなる。そのためにゲー
トに使用する多結晶シリコン膜１６は必要に応じ
て厚味を増減でき、従来のものに比べ制約が少な
いなど量産性に富んでいる。即ち配線の断線の心
配がないばかりか、第３図に示したようにシリコ
ン熱酸化膜の成長はリン濃度の高いシリコン基板
上において速いことを利用して、多結晶シリコン
のソース電極１９、ドレイン電極２０とゲート電
極１６と保護用シリコン酸化膜１２との間の凹み
を容易に埋めることが可能である。
又、第２図の領域２，３をAsなどにより形成
すると１μ以下のシヤロージヤンクシヨンとな
る。したがつて、これら領域に直接、金属配線層
を接続するとアロイスパイクによる特性劣化が発
生する恐れがあるが、本発明のように半導体層１
９，２０を介して接続すれば、このような欠点を
除去することができる。又、領域２，３の表面の
大部分と半導体層１９，２０とをコンタクトする
ことが可能となるから、シヤロージヤンクシヨン
に併う領域２，３に生じる抵抗成分を減少するこ
とができる。
すると１μ以下のシヤロージヤンクシヨンとな
る。したがつて、これら領域に直接、金属配線層
を接続するとアロイスパイクによる特性劣化が発
生する恐れがあるが、本発明のように半導体層１
９，２０を介して接続すれば、このような欠点を
除去することができる。又、領域２，３の表面の
大部分と半導体層１９，２０とをコンタクトする
ことが可能となるから、シヤロージヤンクシヨン
に併う領域２，３に生じる抵抗成分を減少するこ
とができる。
第１図は従来の絶縁ゲート電界効果トランジス
タを示す断面図、第２図は本発明による絶縁ゲー
ト電界効果トランジスタの一例を示すその製造工
程断面図、第３図は酸化膜成長の時間依存性を示
すグラフである。 １：半導体基板、２：ソース領域、３：ドレイ
ン領域、１６：多結晶シリコンゲート電極、１
９：多結晶シリコンソース電極、２０：多結晶シ
リコンドレイン電極、２３：熱酸化膜。
タを示す断面図、第２図は本発明による絶縁ゲー
ト電界効果トランジスタの一例を示すその製造工
程断面図、第３図は酸化膜成長の時間依存性を示
すグラフである。 １：半導体基板、２：ソース領域、３：ドレイ
ン領域、１６：多結晶シリコンゲート電極、１
９：多結晶シリコンソース電極、２０：多結晶シ
リコンドレイン電極、２３：熱酸化膜。
Claims (1)
- １ 周辺部を絶縁層に隣接せる半導体基板の活性
領域内に設けられた、第１の多結晶シリコンをゲ
ート電極材料とした絶縁ゲート型電界効果トラン
ジスタにおいて、ソース、ドレイン電極には第２
の多結晶シリコンを有し、該第２の多結晶シリコ
ンとゲート電極との間および該第２の多結晶シリ
コンと前記絶縁層との間の前記活性領域上には該
第２の多結晶シリコンに隣接せる熱酸化シリコン
酸化膜を含みかつ前記絶縁層とは異なる絶縁膜が
隣接し、該第２の多結晶シリコンは半導体基板の
活性領域外の上に設けられた該絶縁層上を延在せ
ず、該第２の多結晶シリコンの上面、該半導体基
板の活性領域外に設けられた該絶縁層の上面およ
び該第２の多結晶シリコンと該絶縁層との間の活
性領域上に設けられた該絶縁膜の上面はほぼ平担
面であり、かつ該第２の多結晶シリコンに金属配
線層が前記活性領域上で接続し、該金属配線層は
該絶縁膜上および該絶縁層上を延在していること
を特徴とする絶縁ゲート型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307381A JPS57141968A (en) | 1981-07-01 | 1981-07-01 | Insulated gate type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307381A JPS57141968A (en) | 1981-07-01 | 1981-07-01 | Insulated gate type field effect transistor |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47010360A Division JPS58190B2 (ja) | 1972-01-27 | 1972-01-27 | ゼツエンゲ−トガタデンカイコウカトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141968A JPS57141968A (en) | 1982-09-02 |
| JPS6118350B2 true JPS6118350B2 (ja) | 1986-05-12 |
Family
ID=14344468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10307381A Granted JPS57141968A (en) | 1981-07-01 | 1981-07-01 | Insulated gate type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141968A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065680B2 (ja) * | 1984-09-03 | 1994-01-19 | 富士通株式会社 | 半導体装置の製法 |
| US5846862A (en) * | 1997-05-20 | 1998-12-08 | Advanced Micro Devices | Semiconductor device having a vertical active region and method of manufacture thereof |
-
1981
- 1981-07-01 JP JP10307381A patent/JPS57141968A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141968A (en) | 1982-09-02 |
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