JPS6018151B2 - 絶縁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS6018151B2 JPS6018151B2 JP55158026A JP15802680A JPS6018151B2 JP S6018151 B2 JPS6018151 B2 JP S6018151B2 JP 55158026 A JP55158026 A JP 55158026A JP 15802680 A JP15802680 A JP 15802680A JP S6018151 B2 JPS6018151 B2 JP S6018151B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタの製造方
法にかかり、とくにゲート電極として多結晶シリコンが
使用された絶縁ゲート型電界効果トランジスタの製造方
法に関する。
法にかかり、とくにゲート電極として多結晶シリコンが
使用された絶縁ゲート型電界効果トランジスタの製造方
法に関する。
このようにゲート電極として多結晶シリコンを使用する
場合は、シリコンの抵抗が金属電極の抵抗と比較して大
きいため、電極としての抵抗が小さくなるように、ゲー
ト電極の膜厚を大きくしていた。
場合は、シリコンの抵抗が金属電極の抵抗と比較して大
きいため、電極としての抵抗が小さくなるように、ゲー
ト電極の膜厚を大きくしていた。
しかも多結晶シリコンは化学的蝕刻に対する切れが、シ
リコン酸化膜のそれと比較して著しくよく、角が鋭いも
のとなる。例えば第１図に示すようにシリコン半導体基
板１上にこれに反対導電型のソース領域２及びドレィン
領域３がそれぞれ形成され、これ等両領域２及び３間に
わたり基板１の表面にゲート絶縁膜４として二酸化シリ
コン膜が形成される。また他の基板１の表面には表面保
護用シリコン酸化膜５が形成され、ソース領域２及びド
レィン領域３にはアルミニウム電極６及び７がそれぞれ
コンタクトされる。ゲート絶縁膜４上に多結晶シリコン
よりなる電極８が形成ご夕れ、その表面は酸化シリコン
膜９で被われる。ゲート電極８の厚味はソース領域２、
ドレイン領域３の二酸化シリコン膜１０の厚味より可成
り厚く、これ等の表面間には大きな段差が生じ、しかも
ゲート電極８は角張り、即ちその断面の角は０略々直角
であり、この上に二酸化シリコン膜９が被われるが、そ
の上面と酸化膿１０と上面との間には急激な段差が生じ
る。よってゲート電極８上を通る配線アルミニウム（図
示していない）がこの段差により切断され易かった。又
、ゲート電極ょ上の酸化膜９とソース，ドレィン上の酸
化膜１０とは同一の厚さであり、これ等に対するエッチ
ングの際に僅かオーバェツチングしてもゲート電極８と
ソース領域２又はドレィン領域３とが互に短絡する操れ
があった。又、このようにアルミニウム６を電極とする
ととくにシャロージヤンクション素子の場合アクロィス
パィクによる特性劣化が発生する恐れがある。本発明の
目的はこれらの点を考慮して好ましい絶縁ゲート型電界
効果トランジスタの製造方法を提供することである。
リコン酸化膜のそれと比較して著しくよく、角が鋭いも
のとなる。例えば第１図に示すようにシリコン半導体基
板１上にこれに反対導電型のソース領域２及びドレィン
領域３がそれぞれ形成され、これ等両領域２及び３間に
わたり基板１の表面にゲート絶縁膜４として二酸化シリ
コン膜が形成される。また他の基板１の表面には表面保
護用シリコン酸化膜５が形成され、ソース領域２及びド
レィン領域３にはアルミニウム電極６及び７がそれぞれ
コンタクトされる。ゲート絶縁膜４上に多結晶シリコン
よりなる電極８が形成ご夕れ、その表面は酸化シリコン
膜９で被われる。ゲート電極８の厚味はソース領域２、
ドレイン領域３の二酸化シリコン膜１０の厚味より可成
り厚く、これ等の表面間には大きな段差が生じ、しかも
ゲート電極８は角張り、即ちその断面の角は０略々直角
であり、この上に二酸化シリコン膜９が被われるが、そ
の上面と酸化膿１０と上面との間には急激な段差が生じ
る。よってゲート電極８上を通る配線アルミニウム（図
示していない）がこの段差により切断され易かった。又
、ゲート電極ょ上の酸化膜９とソース，ドレィン上の酸
化膜１０とは同一の厚さであり、これ等に対するエッチ
ングの際に僅かオーバェツチングしてもゲート電極８と
ソース領域２又はドレィン領域３とが互に短絡する操れ
があった。又、このようにアルミニウム６を電極とする
ととくにシャロージヤンクション素子の場合アクロィス
パィクによる特性劣化が発生する恐れがある。本発明の
目的はこれらの点を考慮して好ましい絶縁ゲート型電界
効果トランジスタの製造方法を提供することである。
本発明の特徴は、半導体基板上に選択的にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜を含む半導体基板
上に多結晶シリコン層を形成する工程と、前記多結晶シ
リコン層をパタ−ニングして前記ゲート絶系談漢によっ
て半導体基板からへだたるゲート電極および半導体基板
に直接被着するソース，ドレィン電極を設ける工程と、
前記ゲート電極、ソース，ドレィン電極を設けた状態で
ソース，ドレィン領域となる部分にソース，ドレィン領
域を形成する不純物を導入する工程と、前記ゲート電極
とソース，ドレィン電極間の半導体基板表面を熱酸化し
て前記ゲート電極とソース，ドレィン電極間を熱酸化絶
縁膜で埋めかっこの熱酸化により前記導入された不純物
の一部を前記ソース，ドレィン電極の被着せる半導体基
板の部分に拡散せしめる工程とを有する絶縁ゲート型電
界効果トランジスタの製造方法にある。
を形成する工程と、前記ゲート絶縁膜を含む半導体基板
上に多結晶シリコン層を形成する工程と、前記多結晶シ
リコン層をパタ−ニングして前記ゲート絶系談漢によっ
て半導体基板からへだたるゲート電極および半導体基板
に直接被着するソース，ドレィン電極を設ける工程と、
前記ゲート電極、ソース，ドレィン電極を設けた状態で
ソース，ドレィン領域となる部分にソース，ドレィン領
域を形成する不純物を導入する工程と、前記ゲート電極
とソース，ドレィン電極間の半導体基板表面を熱酸化し
て前記ゲート電極とソース，ドレィン電極間を熱酸化絶
縁膜で埋めかっこの熱酸化により前記導入された不純物
の一部を前記ソース，ドレィン電極の被着せる半導体基
板の部分に拡散せしめる工程とを有する絶縁ゲート型電
界効果トランジスタの製造方法にある。
かかる本発明によれば同じ多結晶シリコン層をパターニ
ングすることによってゲート電極およびソース，ドレィ
ン電極を形成するからその製造が容易となる。
ングすることによってゲート電極およびソース，ドレィ
ン電極を形成するからその製造が容易となる。
又、熱酸化絶縁膜でゲート電極とソース，ドレィン電極
間を埋めるから上層配線層の段切れが防止されるととも
に熱酸化絶縁膜は膜質の良好のものであるから耐圧等の
点からも信頼性の高いものとなる。又、多結晶シリコン
層をソース，ドレィン領域に被着しているからアロィス
パイクの心配もない。次に本発明による電界効果トラン
ジスタの製造方法を第２図Ａ〜Ｃを参照して説明する。
間を埋めるから上層配線層の段切れが防止されるととも
に熱酸化絶縁膜は膜質の良好のものであるから耐圧等の
点からも信頼性の高いものとなる。又、多結晶シリコン
層をソース，ドレィン領域に被着しているからアロィス
パイクの心配もない。次に本発明による電界効果トラン
ジスタの製造方法を第２図Ａ〜Ｃを参照して説明する。
まず半導体基板１上に表面保護用シリコン酸化膜１２す
なわちフィールド絶縁層が成長される。
なわちフィールド絶縁層が成長される。
この酸化膜１２はゲート領域を含めてソース，ドレィン
領域となる部分は除去され、すなわち活性領域となるの
部分を除去され、この除去された部分の基板１の表面の
チャンネル領域に薄いゲート絶縁用シリコン酸化膜１４
が薄く成長される。この薄いシリコン酸化膜１４のソー
ス，ドレィン領域に対する電極接続となる部分にコンタ
クト関口部１３，１５がそれぞれ形成される。この基板
上の全面にわたり半導体層たとえば多結晶シリコン薄膜
１６が鰭極としての充分な厚味をもって形成され、更に
その上にシリコン窒化膜１７、シリコン酸化膜１８が連
続的に気相成長される。
領域となる部分は除去され、すなわち活性領域となるの
部分を除去され、この除去された部分の基板１の表面の
チャンネル領域に薄いゲート絶縁用シリコン酸化膜１４
が薄く成長される。この薄いシリコン酸化膜１４のソー
ス，ドレィン領域に対する電極接続となる部分にコンタ
クト関口部１３，１５がそれぞれ形成される。この基板
上の全面にわたり半導体層たとえば多結晶シリコン薄膜
１６が鰭極としての充分な厚味をもって形成され、更に
その上にシリコン窒化膜１７、シリコン酸化膜１８が連
続的に気相成長される。
次にコンタクト関口部１３，１５上およびゲート領域と
なる部分上のシリコン酸化膜１８を残してエッチングし
、それをマスクとしてシリコン窒化膜１７、多結晶シリ
コン膜１６、更にゲート絶縁用酸化膜１４を連続的にエ
ッチングする。表面保護用シリコン酸化膜１２上の多結
晶シリコン１６は除去され、またこの酸化膜１２、コン
タクト開口部１３，１５上の多結晶シリコン１９，２０
と、ゲート電極多結晶シリコン１６との間に孔がそれぞ
れ形成される。これらの孔を通して半導体基板１に対し
約１０００ｑｏで不純物拡散して、ソース２、ドレイン
３が形成される。その後９００００で酸化膜成長が行わ
れる。この場合ソース及びドレィン領域２，３での酸化
膜の成長は第３図の曲線２１で、シリコン酸化膜１２の
膜成長度は曲線２２で示され、シリコン窒化膿１７上で
はシリコン酸化膜はほとんど成長しない。よって適当な
時間酸化して、保護用シリコン酸化膜１２と電極１９，
２０との間および電極１９，２０とゲート電極、１６と
の間は熱酸化絶縁膜２３によって埋められ各表面が略々
一致すると同時に不純物２，３の一部が電極１９，２０
の下に拡散する。なお第３図において曲線２１及び２２
は基板濃度Ｎ＾１１１び９／地及びＮｏ＝１．５×１び
５／地における９００こ０での、それぞれシリコン酸化
膜成長の時間依存性である。そしてシリコン酸化膜１８
及びシリコン窒化膜１７が連続的にエッチング除去され
、その上に気相成長シリコン酸化膜２４が全面に成長さ
れコンタクト部がエッチングされ、これを通じて電極１
９，２０１こ接続されたアルミニウム配線２５，２６す
なわち金属配線層が設けられる。かくして本発明トラン
ジスタが構成される。上述した本発明の実施例によれば
厚い絶縁膜２３が半導体電極１９，２０１こ隣接して設
けられ、又半導体電極に金属配線層が接続されるから低
抵抗の配線路となる。そして上述した本発明の電界効果
トランジスタによれば配線面が平坦とすることが可能で
あるから上部配線用アルミニウム（図示していない）が
段差によって断線する事はなくすることができる。その
ためにゲートに使用する多結晶シリコン膜１６は必要に
応じて厚味を増減でき、従来のものに比べ制約が少ない
など量産性に富んでいる。又配線の断線の心配がないば
かりか、第３図に示したようにシリコン熱酸化膜の成長
はリン濃度の高いシリコン基板上において速いことを利
用して、多結晶シリコンのソース電極１９、ドレィン電
極２０とゲート電極１６と保護用シリコン酸化膜１２と
の間の凹みを容易に埋めることが可能である。又、第２
図の領域２，３をＡｓなどにより形成すると１ム以下の
シャロージャンクションとなる。したがって、これら領
域に直接、金属配線層を接続するとアロィスパイクによ
る特性劣化が発生する恐れがあるが、本発明のように半
導体層１９，２０を介して接続すれば、このような欠点
を除去することができる。又、領域２，３の表面の大部
分と半導体層１９，２０とをコンタクトすることが可能
となるから、シャロージャンクションに伴う領域２，３
に生じる抵抗成分を減少することができる。
なる部分上のシリコン酸化膜１８を残してエッチングし
、それをマスクとしてシリコン窒化膜１７、多結晶シリ
コン膜１６、更にゲート絶縁用酸化膜１４を連続的にエ
ッチングする。表面保護用シリコン酸化膜１２上の多結
晶シリコン１６は除去され、またこの酸化膜１２、コン
タクト開口部１３，１５上の多結晶シリコン１９，２０
と、ゲート電極多結晶シリコン１６との間に孔がそれぞ
れ形成される。これらの孔を通して半導体基板１に対し
約１０００ｑｏで不純物拡散して、ソース２、ドレイン
３が形成される。その後９００００で酸化膜成長が行わ
れる。この場合ソース及びドレィン領域２，３での酸化
膜の成長は第３図の曲線２１で、シリコン酸化膜１２の
膜成長度は曲線２２で示され、シリコン窒化膿１７上で
はシリコン酸化膜はほとんど成長しない。よって適当な
時間酸化して、保護用シリコン酸化膜１２と電極１９，
２０との間および電極１９，２０とゲート電極、１６と
の間は熱酸化絶縁膜２３によって埋められ各表面が略々
一致すると同時に不純物２，３の一部が電極１９，２０
の下に拡散する。なお第３図において曲線２１及び２２
は基板濃度Ｎ＾１１１び９／地及びＮｏ＝１．５×１び
５／地における９００こ０での、それぞれシリコン酸化
膜成長の時間依存性である。そしてシリコン酸化膜１８
及びシリコン窒化膜１７が連続的にエッチング除去され
、その上に気相成長シリコン酸化膜２４が全面に成長さ
れコンタクト部がエッチングされ、これを通じて電極１
９，２０１こ接続されたアルミニウム配線２５，２６す
なわち金属配線層が設けられる。かくして本発明トラン
ジスタが構成される。上述した本発明の実施例によれば
厚い絶縁膜２３が半導体電極１９，２０１こ隣接して設
けられ、又半導体電極に金属配線層が接続されるから低
抵抗の配線路となる。そして上述した本発明の電界効果
トランジスタによれば配線面が平坦とすることが可能で
あるから上部配線用アルミニウム（図示していない）が
段差によって断線する事はなくすることができる。その
ためにゲートに使用する多結晶シリコン膜１６は必要に
応じて厚味を増減でき、従来のものに比べ制約が少ない
など量産性に富んでいる。又配線の断線の心配がないば
かりか、第３図に示したようにシリコン熱酸化膜の成長
はリン濃度の高いシリコン基板上において速いことを利
用して、多結晶シリコンのソース電極１９、ドレィン電
極２０とゲート電極１６と保護用シリコン酸化膜１２と
の間の凹みを容易に埋めることが可能である。又、第２
図の領域２，３をＡｓなどにより形成すると１ム以下の
シャロージャンクションとなる。したがって、これら領
域に直接、金属配線層を接続するとアロィスパイクによ
る特性劣化が発生する恐れがあるが、本発明のように半
導体層１９，２０を介して接続すれば、このような欠点
を除去することができる。又、領域２，３の表面の大部
分と半導体層１９，２０とをコンタクトすることが可能
となるから、シャロージャンクションに伴う領域２，３
に生じる抵抗成分を減少することができる。
第１図は従来の絶縁ゲート電界効果トランジスタを示す
断面図、第２図は本発明による絶縁ゲート電界効果トラ
ンジスタの製造方法の実施例を工程順に示した断面図、
第３図は酸化膜成長の時間依存性を示すグラフである。 １・・・半導体基板、２・・・ソース領域、３・・・ド
レィン領域、１６・・・多結晶シリコンゲート電極、１
９・・・多結晶シリコンソース電極、２０・・・多結晶
シｌｉコンドレィン電極、２３・・・熱酸化膜。弟／図 簾ｚ図 第３図
断面図、第２図は本発明による絶縁ゲート電界効果トラ
ンジスタの製造方法の実施例を工程順に示した断面図、
第３図は酸化膜成長の時間依存性を示すグラフである。 １・・・半導体基板、２・・・ソース領域、３・・・ド
レィン領域、１６・・・多結晶シリコンゲート電極、１
９・・・多結晶シリコンソース電極、２０・・・多結晶
シｌｉコンドレィン電極、２３・・・熱酸化膜。弟／図 簾ｚ図 第３図
Claims (1)
- １ 半導体基板上に選択的にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜を含む半導体基板上に多結晶シ
リコン層を形成する工程と、前記多結晶シリコン層をパ
ターニングして前記ゲート絶縁膜によつて半導体基板か
らへだたるゲート電極および半導体基板に直接被着する
ソース，ドレイン電極を設ける工程と、前記ゲート電極
、ソース，ドレイン電極を設けた状態でソース，ドレイ
ン領域となる部分にソース，ドレイン領域を形成する不
純物を導入する工程と、前記ゲート電極とソース，ドレ
イン電極間の半導体基板表面を熱酸化して前記ゲート電
極とソース，ドレイン電極間を熱酸化絶縁膜で埋めかつ
この熱酸化により前記導入された不純物の一部を前記ソ
ース，ドレイン電極の被着せる半導体基板の部分に拡散
せしめる工程とを有することを特徴とする絶縁ゲート型
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55158026A JPS6018151B2 (ja) | 1980-11-10 | 1980-11-10 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55158026A JPS6018151B2 (ja) | 1980-11-10 | 1980-11-10 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47010360A Division JPS58190B2 (ja) | 1972-01-27 | 1972-01-27 | ゼツエンゲ−トガタデンカイコウカトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678169A JPS5678169A (en) | 1981-06-26 |
| JPS6018151B2 true JPS6018151B2 (ja) | 1985-05-09 |
Family
ID=15662645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55158026A Expired JPS6018151B2 (ja) | 1980-11-10 | 1980-11-10 | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018151B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2054535A1 (de) * | 1970-02-26 | 1971-09-09 | North American Rockwell | Verfahren zur Herstellung von Feld effektanordnungen in einem Halbleiter plattchen |
-
1980
- 1980-11-10 JP JP55158026A patent/JPS6018151B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2054535A1 (de) * | 1970-02-26 | 1971-09-09 | North American Rockwell | Verfahren zur Herstellung von Feld effektanordnungen in einem Halbleiter plattchen |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678169A (en) | 1981-06-26 |
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