JPS596556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS596556A JPS596556A JP11577682A JP11577682A JPS596556A JP S596556 A JPS596556 A JP S596556A JP 11577682 A JP11577682 A JP 11577682A JP 11577682 A JP11577682 A JP 11577682A JP S596556 A JPS596556 A JP S596556A
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- JP
- Japan
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- oxide film
- epitaxial layer
- substrate
- insulating film
- epitaxial
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、特に、素子分
離領域となる絶縁膜を形成した後に所望部に選択的に逐
次エピタキシャル層を形成する半導体装置の製造方法に
関するものである。
離領域となる絶縁膜を形成した後に所望部に選択的に逐
次エピタキシャル層を形成する半導体装置の製造方法に
関するものである。
従来、半導体集積回路において、共通の半導体基板内に
形成される各回路素子を分離するには、一般にエピタキ
シャル層を反対導電型の深い拡散領域によって分離する
、いわゆる接合分離方式が採用されている。この接合分
離方式は所要面積が大きく、また、寄生容量が大きい等
の問題がある、この欠点を除去するために、絶縁物によ
って素子分離を行なう方法が提案されている。この方法
としては、部分酸化技術を応用する選択酸化法や断面形
状がＶ字型やＵ字型の溝を半導体基板に形成し、この溝
に誘電体を充てんする、いわゆる絶縁層分離法がある。
形成される各回路素子を分離するには、一般にエピタキ
シャル層を反対導電型の深い拡散領域によって分離する
、いわゆる接合分離方式が採用されている。この接合分
離方式は所要面積が大きく、また、寄生容量が大きい等
の問題がある、この欠点を除去するために、絶縁物によ
って素子分離を行なう方法が提案されている。この方法
としては、部分酸化技術を応用する選択酸化法や断面形
状がＶ字型やＵ字型の溝を半導体基板に形成し、この溝
に誘電体を充てんする、いわゆる絶縁層分離法がある。
ところが、上記の部分酸化方式は、一般にバードヘッド
あるいはバードビークと称せられる突起部あるいは酸化
層の喰い込み部が形成され、これらを制御することは困
難で、また工程も複雑になる欠点を有する。また、Ｖ字
型の溝を形成する方式は溝の巾をあまり狭くできず、集
積度を上げることができないという欠点がある。
あるいはバードビークと称せられる突起部あるいは酸化
層の喰い込み部が形成され、これらを制御することは困
難で、また工程も複雑になる欠点を有する。また、Ｖ字
型の溝を形成する方式は溝の巾をあまり狭くできず、集
積度を上げることができないという欠点がある。
更に、Ｕ字型の溝を形成する方式は溝に絶縁物を完全に
充てんすることや絶縁物を埋めた後、表面を平坦にする
ことが難しいという欠点がある。
充てんすることや絶縁物を埋めた後、表面を平坦にする
ことが難しいという欠点がある。
本発明は、上述したような各種の素子間分離方法の欠点
を解決するために行なわれたもので、あらかじめ、半導
体基板に素子分離のだめの絶縁膜を選択的に形成し、そ
の後に絶縁膜間に所定のエピタキシャル層を選択的に形
成することによって素子分離領域を狭く、かつ平坦な表
面を得Σことができる半導体装置の製造方法を提供せん
とするものである。
を解決するために行なわれたもので、あらかじめ、半導
体基板に素子分離のだめの絶縁膜を選択的に形成し、そ
の後に絶縁膜間に所定のエピタキシャル層を選択的に形
成することによって素子分離領域を狭く、かつ平坦な表
面を得Σことができる半導体装置の製造方法を提供せん
とするものである。
本発明によれば、薄い絶縁膜をエピタキシャル成長のマ
スクとして用い、必要な部分のみにエピタキシャル成長
を行い、またそのエピタキシャル層を薄い絶縁膜でマス
クして、他の部分に別のエピタキシャル成長を行うこと
ができる。すなわち本発明は、選択的に所定の場所に同
一導電型、または逆導電型の異なる比抵抗値をもったエ
ピタキシャル層を同一半導体基板上に容易に形成するこ
とができる。
スクとして用い、必要な部分のみにエピタキシャル成長
を行い、またそのエピタキシャル層を薄い絶縁膜でマス
クして、他の部分に別のエピタキシャル成長を行うこと
ができる。すなわち本発明は、選択的に所定の場所に同
一導電型、または逆導電型の異なる比抵抗値をもったエ
ピタキシャル層を同一半導体基板上に容易に形成するこ
とができる。
以下第１図〜第４図を参照して本発明の実施例を詳細に
説明する。まず第１図に示すように面方位（１１１］の
Ｐ型ｂｉ基板１の表面にボロンを拡散してチャンネルス
トッパー２を形成した後、素子分離に必要な厚さ、例え
ば、１．５μｍの酸化膜を全面に成長する。次に、素子
分離領域となる部分の酸化膜３のみを残し、それ以外の
酸化膜を選択的にエツチングし、ついで、拡散法により
、Ｎ＋型埋込層４を形成する（第１図）。
説明する。まず第１図に示すように面方位（１１１］の
Ｐ型ｂｉ基板１の表面にボロンを拡散してチャンネルス
トッパー２を形成した後、素子分離に必要な厚さ、例え
ば、１．５μｍの酸化膜を全面に成長する。次に、素子
分離領域となる部分の酸化膜３のみを残し、それ以外の
酸化膜を選択的にエツチングし、ついで、拡散法により
、Ｎ＋型埋込層４を形成する（第１図）。
次に、Ｓｉ基板１に薄い絶縁膜、例えばＣＶＤ法で酸化
膜を全面に形成し、通常のホトエツチングを用いて、エ
ピタキシャル成長を行ないたい所定部分の素子分離酸化
膜間のみをパターンニング（開口処理）して部分的に酸
化膜５を残存せしめる。この時のマスク合わせは素子分
離酸化膜３の巾だけの余裕があるため簡単である。
膜を全面に形成し、通常のホトエツチングを用いて、エ
ピタキシャル成長を行ないたい所定部分の素子分離酸化
膜間のみをパターンニング（開口処理）して部分的に酸
化膜５を残存せしめる。この時のマスク合わせは素子分
離酸化膜３の巾だけの余裕があるため簡単である。
次に、こげ部分に第１図のエピタキシャル成長を減圧下
で行う。エピタキシャル成長の条件を選ぶことにより、
酸化膜６上は成長が起らず、露出したＳｉ基板１のみに
Ｎ ＩＩＪエピタキシャル層６が成長する（第２図）。
で行う。エピタキシャル成長の条件を選ぶことにより、
酸化膜６上は成長が起らず、露出したＳｉ基板１のみに
Ｎ ＩＩＪエピタキシャル層６が成長する（第２図）。
成長条件の例としては、温度１ｏ６ｏ℃、圧カフ ０
Ｔｏｒｒソー、ｌ！、 ５ｉＨ２Ｇ、５２ ｓｏｏ ｃ
ｃ／ｍｉｎ 、添加ガスＨＪ １１ ／ ｍｉｎで成
長レートは０．５ ｐｍ／ ｍ ｉ ｎ 程度である
。ここで、エピタキシャル層６の導゛電型および比抵抗
値はドーパント量をコントロールすることにより自由に
選ぶことができる。
Ｔｏｒｒソー、ｌ！、 ５ｉＨ２Ｇ、５２ ｓｏｏ ｃ
ｃ／ｍｉｎ 、添加ガスＨＪ １１ ／ ｍｉｎで成
長レートは０．５ ｐｍ／ ｍ ｉ ｎ 程度である
。ここで、エピタキシャル層６の導゛電型および比抵抗
値はドーパント量をコントロールすることにより自由に
選ぶことができる。
まだエピタキシャル層の厚みは、分離用酸化膜厚程度の
厚さにする。
厚さにする。
次に再びＳｉ基板に薄い酸化膜（５ｉＯ２）を成長し、
ついで第１回目のエピタキシャル層６上以外の薄い酸化
膜を通常のホトエツチングで除去し、酸化膜７のパター
ンを形成する。そして、第１回目のエピタキシャル層６
以外のＳｉ基板１表面に第２回目のＰ−型エピタキシャ
ル層８を前記エピタキシャル層６の形成方法と同様の条
件により成長する（第３図）。エピタキシャル層８の厚
みは第１回目のエピタキシャル層６と同じで、導電型お
よび比抵抗は自由に選ぶことができる。
ついで第１回目のエピタキシャル層６上以外の薄い酸化
膜を通常のホトエツチングで除去し、酸化膜７のパター
ンを形成する。そして、第１回目のエピタキシャル層６
以外のＳｉ基板１表面に第２回目のＰ−型エピタキシャ
ル層８を前記エピタキシャル層６の形成方法と同様の条
件により成長する（第３図）。エピタキシャル層８の厚
みは第１回目のエピタキシャル層６と同じで、導電型お
よび比抵抗は自由に選ぶことができる。
次に表面の薄い酸化膜７をエツチングに除去することに
より、第４図に示すような絶縁膜３によシ絶縁分離され
た素子の形状が得られた。さらに、素子分離用酸化膜と
エピタキシャル層の界面状態を改善するために、弗酸（
ＨＦ ）と硝酸（ＨＮＯ３）混合液（１：２００容積比
）内に浸し約３分間エツチング処理した後１１００’Ｃ
Ｉ時間の酸化を行い表面を平坦化するとともに界面の欠
陥層を除去する。
より、第４図に示すような絶縁膜３によシ絶縁分離され
た素子の形状が得られた。さらに、素子分離用酸化膜と
エピタキシャル層の界面状態を改善するために、弗酸（
ＨＦ ）と硝酸（ＨＮＯ３）混合液（１：２００容積比
）内に浸し約３分間エツチング処理した後１１００’Ｃ
Ｉ時間の酸化を行い表面を平坦化するとともに界面の欠
陥層を除去する。
以上、本実施例においてはＳｉ基板１として（１１１）
を使用したが（１０ｏ）Ｓｉ基板を用いても同様なこと
が可能である。また素子分離用絶縁膜、耐エピタキシャ
ル成長用薄い絶縁膜としても、酸化膜（，８ｔＯｚ）の
ほかに、５ｉ５Ｎ４や、それらの併用も可能である０ 本発明に係る半導体装置の製造方法は所望するエピタキ
シャル層を導電型、比抵抗値を問わず、絶縁分離して複
数種類同一基板上に形成できる。
を使用したが（１０ｏ）Ｓｉ基板を用いても同様なこと
が可能である。また素子分離用絶縁膜、耐エピタキシャ
ル成長用薄い絶縁膜としても、酸化膜（，８ｔＯｚ）の
ほかに、５ｉ５Ｎ４や、それらの併用も可能である０ 本発明に係る半導体装置の製造方法は所望するエピタキ
シャル層を導電型、比抵抗値を問わず、絶縁分離して複
数種類同一基板上に形成できる。
したがって本発明によって形成したエピタキシャル層は
ｈＦＥの異なるトランジスタを同時に形成でき、丑だ、
Ｉ２Ｌ、 Ｊ−ＦＥＴ 、 ＰＮＰ、 ＮＰＨなどの素
子を一体形成出来るので、たとえばバイポーラトランジ
スタとＪ−ＦＥＴとが作り込まれた複合型集積回路など
が容易に提供できるなどの効果がある。
ｈＦＥの異なるトランジスタを同時に形成でき、丑だ、
Ｉ２Ｌ、 Ｊ−ＦＥＴ 、 ＰＮＰ、 ＮＰＨなどの素
子を一体形成出来るので、たとえばバイポーラトランジ
スタとＪ−ＦＥＴとが作り込まれた複合型集積回路など
が容易に提供できるなどの効果がある。
第１図〜第４図は本発明の一実施例を示す工程断面図で
ある。 １・・・・・Ｓｉ基板、３・・・・・・素子分離用酸化
膜、５゜７・・・・・・耐エピタキシャル被膜（酸化膜
）、６１８・・・・・・第１．第２のエピタキシャル層
。
ある。 １・・・・・Ｓｉ基板、３・・・・・・素子分離用酸化
膜、５゜７・・・・・・耐エピタキシャル被膜（酸化膜
）、６１８・・・・・・第１．第２のエピタキシャル層
。
Claims (2)
- （１）半導体基板の一主面上に素子分離領域となる厚い
分離用絶縁膜を選択的に形成する工程、全面に薄い第１
の絶縁膜を形成する工程、前記第１の絶縁膜を選択的に
除去して前記半導体基板表面を選択的に露出させ、この
露出部分に第１のエピタキシャル層を形成する工程、全
面に薄い第２の絶縁膜を形成し、前記第２の絶縁膜を選
択的に除去して前記第１のエピタキシャル層が形成され
ている部分以外の前記半導体基板表面を露出させ、この
露出部分に第２のエピタキシャル層を形成する工程を備
え、前記分離用絶縁膜により絶縁分離されたエピタキシ
ャル層を形成することを特徴とする半導体装置の製造方
法０ - （２）第１．、第２のエピタキシャル層が互いに異なる
導電型であることを特徴とする特許請求の範囲第１項に
記載の半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11577682A JPS596556A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11577682A JPS596556A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596556A true JPS596556A (ja) | 1984-01-13 |
Family
ID=14670765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11577682A Pending JPS596556A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596556A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370685A (en) * | 1976-12-06 | 1978-06-23 | Toshiba Corp | Production of semiconductor device |
| JPS544230A (en) * | 1977-06-13 | 1979-01-12 | Kubota Ltd | Age hardening, wear resistant ni alloy |
-
1982
- 1982-07-02 JP JP11577682A patent/JPS596556A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370685A (en) * | 1976-12-06 | 1978-06-23 | Toshiba Corp | Production of semiconductor device |
| JPS544230A (en) * | 1977-06-13 | 1979-01-12 | Kubota Ltd | Age hardening, wear resistant ni alloy |
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