JPS6010748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6010748A JPS6010748A JP11905683A JP11905683A JPS6010748A JP S6010748 A JPS6010748 A JP S6010748A JP 11905683 A JP11905683 A JP 11905683A JP 11905683 A JP11905683 A JP 11905683A JP S6010748 A JPS6010748 A JP S6010748A
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- Japan
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- silicon nitride
- silicon
- groove
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置特にバイポーラトランジスタを含む
集積回路の製造方法の改良に関する。更に詳しくは、絶
縁物層をもって素子分離がなされ、コレクタ・ベース間
が厚い絶縁物層をもって遮断されているバイポーラトラ
ンジスタを含む集積回路の製造方法において、使用する
マスク数を減少し位置合わせ回数を減少し工程を簡略化
する改良に関する。
集積回路の製造方法の改良に関する。更に詳しくは、絶
縁物層をもって素子分離がなされ、コレクタ・ベース間
が厚い絶縁物層をもって遮断されているバイポーラトラ
ンジスタを含む集積回路の製造方法において、使用する
マスク数を減少し位置合わせ回数を減少し工程を簡略化
する改良に関する。
（２）技術の背景
複数のバイポーラトランジスタが単一の半導体チップ上
に形成される集積回路においては、各素子が電気的に分
離されることが必要である。この素子分離の手法として
は種々なものが開発されているが、各々の素子が二酸化
シリコン等の絶縁物の壁をもって取り囲まれている形式
が最もすぐれている。
に形成される集積回路においては、各素子が電気的に分
離されることが必要である。この素子分離の手法として
は種々なものが開発されているが、各々の素子が二酸化
シリコン等の絶縁物の壁をもって取り囲まれている形式
が最もすぐれている。
また、バイポーラトランジスタのコレクターベース間を
厚い二酸化シリコン等の絶縁物層をもって遮断し、更に
は、ベース・エミッタ間も部分的に厚い二酸化シリコン
等の絶縁物層をもって遮断することは特性向上のために
有用である。
厚い二酸化シリコン等の絶縁物層をもって遮断し、更に
は、ベース・エミッタ間も部分的に厚い二酸化シリコン
等の絶縁物層をもって遮断することは特性向上のために
有用である。
本発明は、かかる構造を有するバイポーラトランジスタ
を含む集積回路の製造方法の改良である。
を含む集積回路の製造方法の改良である。
（３）従来技術と問題点
かかる構造を有するバイポーラトランジスタを含む集積
回路の製造方法としては既に種々と知られているが、Ｏ
５Ｔに代表されるコンボーズドマスク方式にＵ溝素子分
離方式を適用した製造方法が開発され、すでに特許出願
されている（特願昭５７−２２８４００ （昭和５７年
１２月２７日））、この製造方法は多くの利点を有する
が、同時に１選択酸化用マスクとして使用される窒化シ
リコン膜の形成工程、これを使用してなす選択酸化工程
、使用済みの窒化シリコン膜を除去する工程の組み合わ
せを複数回繰り返す必要があるという欠点があった。
回路の製造方法としては既に種々と知られているが、Ｏ
５Ｔに代表されるコンボーズドマスク方式にＵ溝素子分
離方式を適用した製造方法が開発され、すでに特許出願
されている（特願昭５７−２２８４００ （昭和５７年
１２月２７日））、この製造方法は多くの利点を有する
が、同時に１選択酸化用マスクとして使用される窒化シ
リコン膜の形成工程、これを使用してなす選択酸化工程
、使用済みの窒化シリコン膜を除去する工程の組み合わ
せを複数回繰り返す必要があるという欠点があった。
（４）発明の目的
本発明の目的は、素子分離が二酸化シリ、コン層をもっ
てなされ、コレクタ・ベース間が厚い二酸化シリコン層
をもって遮断され、所望によりベース・エミッタ間も部
分的に厚い二酸化シリコン層をもって遮断されるバイポ
ーラトランジスタを含む半導体装置の製造方法において
、選択酸化のための窒化シリコン膜の形成工程、選択酸
化工程、窒化シリコン膜の除去工程の回数が減少されて
おり、全体として工程が簡略されてなる半導体装置の製
造方法を提供することにある。
てなされ、コレクタ・ベース間が厚い二酸化シリコン層
をもって遮断され、所望によりベース・エミッタ間も部
分的に厚い二酸化シリコン層をもって遮断されるバイポ
ーラトランジスタを含む半導体装置の製造方法において
、選択酸化のための窒化シリコン膜の形成工程、選択酸
化工程、窒化シリコン膜の除去工程の回数が減少されて
おり、全体として工程が簡略されてなる半導体装置の製
造方法を提供することにある。
（５）発明の構成 １
本発明の構成は一導電型のシリコン層上に窒化シリコン
層を形成し、素子形成領域を囲む帯状領域に断面がＵ字
状の溝を形成し、該溝の内面に二酸化シリコン層を形成
した後該溝に多結晶シリコンを充填し、ｌのコンポーズ
ドマスクを使用して、前記素子形成領域中の複数の領域
を同時酸化する工程を含む、半導体素子の製゛造方“法
にある。
層を形成し、素子形成領域を囲む帯状領域に断面がＵ字
状の溝を形成し、該溝の内面に二酸化シリコン層を形成
した後該溝に多結晶シリコンを充填し、ｌのコンポーズ
ドマスクを使用して、前記素子形成領域中の複数の領域
を同時酸化する工程を含む、半導体素子の製゛造方“法
にある。
（６）発明の実施例
以下図面を参照しつつ、本発明の実施例に係るバイポー
ラトランジスタの製造方法について説明する。
ラトランジスタの製造方法について説明する。
第１図参照
ｐ型シリコン基板ｌの表層にｎ型不純物を導入して１．
５ ｇｍ程度の厚さにｎ＋領域２を形成する。
５ ｇｍ程度の厚さにｎ＋領域２を形成する。
つづいて、ｎ一層３を厚さ１．５ ｐ、ｔａ程度にエピ
タキシャル成長させる。
タキシャル成長させる。
ｎ一層３の表層にうすい二酸化シリコン層４を形成した
後、厚さが２０００Ａ程度の窒化シリコン層５を形成す
る。
後、厚さが２０００Ａ程度の窒化シリコン層５を形成す
る。
素子形成領域を取り囲む帯状領域すなわち素子分領域に
断面積がＵ字状の溝６を深さし１程度に形成する。この
溝形成はフォトリソグラフィー法を使用してエツチング
マスクを形成し、このエツチングマスクを使用してエツ
チングをなせば容易に実行可能である。
断面積がＵ字状の溝６を深さし１程度に形成する。この
溝形成はフォトリソグラフィー法を使用してエツチング
マスクを形成し、このエツチングマスクを使用してエツ
チングをなせば容易に実行可能である。
第２図参照
熱酸□化゛を実行己てＵ′＊６内面に厚さａｏｏｏＸ程
度に二酸化シリコン層７を形成した後、Ｕ溝６内に多結
晶シリコン層８を成長させる。窒化シリコン層５上に成
長した□多結晶シリコン層８はボリシングして除去する
。窒化シリコン層５は硬度が高いので、このボリシング
固定においてストッパとして機能′する。
度に二酸化シリコン層７を形成した後、Ｕ溝６内に多結
晶シリコン層８を成長させる。窒化シリコン層５上に成
長した□多結晶シリコン層８はボリシングして除去する
。窒化シリコン層５は硬度が高いので、このボリシング
固定においてストッパとして機能′する。
第３．４図参照
所望の半導体素子の複数のパターンが単一のマスクをも
って具現されたマスクすなわちコンボーズドマスクを使
用して窒化シリコン層５を同時所望の領域から除去する
。図に示す場合においては、素子分離用Ｕ溝６上とこの
Ｕ溝６にそう帯状領域９とコレクタ・ベース遮断領域］
０上から窒化シリコン層５を１工程をもって除去する。
って具現されたマスクすなわちコンボーズドマスクを使
用して窒化シリコン層５を同時所望の領域から除去する
。図に示す場合においては、素子分離用Ｕ溝６上とこの
Ｕ溝６にそう帯状領域９とコレクタ・ベース遮断領域］
０上から窒化シリコン層５を１工程をもって除去する。
所望により、他の領域例えば抵抗形成領域等から窒化シ
リコン層５を同時にまたは他の工程をもって除去するこ
とが可能であることは云うまでもない。
リコン層５を同時にまたは他の工程をもって除去するこ
とが可能であることは云うまでもない。
第５図参照
残留している窒化シリコン膜５をマスクとして選択酸化
を行ない、Ｕ溝６上とこれにそう帯状領域９とコレクタ
・ベース遮断領域１Ｇすなわちフィールド領域上に厚さ
ｅｏｏｏ〜９０００＾程度に二酸化シリコン膜１１を形
成する。
を行ない、Ｕ溝６上とこれにそう帯状領域９とコレクタ
・ベース遮断領域１Ｇすなわちフィールド領域上に厚さ
ｅｏｏｏ〜９０００＾程度に二酸化シリコン膜１１を形
成する。
この工程終了後に使用済みの窒化シリコン膜５を除去し
て二酸化シリコン層４を露出する。
て二酸化シリコン層４を露出する。
ベース領域１２にｐ型不純物を深さ３０００〜５０００
λ程度に導入し、つづいてエミッタ領域１３にｎ型不純
物を深さ２０００〜３０００λ程度に導入する。この工
程において、他の領域に形成される抵抗等も同時に形成
することができる。
λ程度に導入し、つづいてエミッタ領域１３にｎ型不純
物を深さ２０００〜３０００λ程度に導入する。この工
程において、他の領域に形成される抵抗等も同時に形成
することができる。
第６図参照
コレクタ・ベース壷エミッタ電極の窓明けをなし、ここ
にコレクタ電極１４．ベース電極１５、エミッタ電極１
６を形成する。
にコレクタ電極１４．ベース電極１５、エミッタ電極１
６を形成する。
なお、第５図を参照して説明した二酸化シリコン膜１１
の形成工程において、Ｕ溝６上とこれにそう帯状領域９
との間に亀裂が生じやすいが、この亀裂は、電極形成前
にパッシベーション膜として、バイアススパッタ法を使
用して形成する二酸化シリコン膜を利用して埋め込むこ
とも可能であり、また、ベースが深い場合は、ＰＳＧを
パッシベーション膜として利用しこれをメルトすること
によっても埋め込むことが可能である。
の形成工程において、Ｕ溝６上とこれにそう帯状領域９
との間に亀裂が生じやすいが、この亀裂は、電極形成前
にパッシベーション膜として、バイアススパッタ法を使
用して形成する二酸化シリコン膜を利用して埋め込むこ
とも可能であり、また、ベースが深い場合は、ＰＳＧを
パッシベーション膜として利用しこれをメルトすること
によっても埋め込むことが可能である。
以上説明せるとおり、本実施例においては、選択酸化用
マスクとして使用される窒化シリコン膜の形成工程とこ
れを使用してなす選択酸化工程と使用済みの窒化シリコ
ン膜を除去する工程の回数はただ１回で十分であり、こ
れを複数回繰り返す必要はなく、本発明の目的は十分に
達成される。
マスクとして使用される窒化シリコン膜の形成工程とこ
れを使用してなす選択酸化工程と使用済みの窒化シリコ
ン膜を除去する工程の回数はただ１回で十分であり、こ
れを複数回繰り返す必要はなく、本発明の目的は十分に
達成される。
（７）発明の詳細
な説明せるとおり、本発明によれば、素子分 １離が二
酸化シリコン層をもってなされ、コレクタ・ベース間が
厚い二酸化シリコン層をもって遮断され、所望によりベ
ース・エミッタ間も部分的に厚い二酸化シリコン層をも
って遮断されるバイポーラトランジスタを含む半導体装
置の製造方法において、選択酸化のための窒化シリコン
膜の形成工程、選択酸化工程、窒化シリコン膜の除去工
程の回数が減少されており、全体として工程が簡略さ、
れてなる半導体装置の製造方法を提供することができる
。
酸化シリコン層をもってなされ、コレクタ・ベース間が
厚い二酸化シリコン層をもって遮断され、所望によりベ
ース・エミッタ間も部分的に厚い二酸化シリコン層をも
って遮断されるバイポーラトランジスタを含む半導体装
置の製造方法において、選択酸化のための窒化シリコン
膜の形成工程、選択酸化工程、窒化シリコン膜の除去工
程の回数が減少されており、全体として工程が簡略さ、
れてなる半導体装置の製造方法を提供することができる
。
上記せる発明は、素子領域が多結晶シリコン、二酸化シ
リコンで囲まれたいわゆる誘電体分離基板に適用するこ
とも可能である。この場合は、誘電体分離基板工程が完
了した後、単結晶面を含む全面に窒化シリコンを形成し
、■のコンボーズドマスクを使用して素子形成領域の複
数領域を酸化する。このとき、誘電体分離基板の酸化膜
に添って発生する酸化膜段差は窒化シリコン除去後バイ
アススパッタＳｉＯ、あるいは、メルトされたＰＳＧで
埋め込み平担化することも可能である。
リコンで囲まれたいわゆる誘電体分離基板に適用するこ
とも可能である。この場合は、誘電体分離基板工程が完
了した後、単結晶面を含む全面に窒化シリコンを形成し
、■のコンボーズドマスクを使用して素子形成領域の複
数領域を酸化する。このとき、誘電体分離基板の酸化膜
に添って発生する酸化膜段差は窒化シリコン除去後バイ
アススパッタＳｉＯ、あるいは、メルトされたＰＳＧで
埋め込み平担化することも可能である。
第１．２．３．５．６図は本発明の実施例に係るバイポ
ーラトランジスタの製造方法の主要工程完了後の基板断
面図であり第４図は第３図に対応する基板平面図である
。
ーラトランジスタの製造方法の主要工程完了後の基板断
面図であり第４図は第３図に対応する基板平面図である
。
Claims (4)
- （１）−１電型のシリコン層上に窒化シリコン層を形成
し、素子形成領域を囲む帯状領域に断面がＵ字状の溝を
形成し、該溝の内面に二酸化シリコン層を形成した後該
溝に多結晶シリコンを充填し、１のコンボーズドマスク
を使用して、前記素子形成領域中の複数の領域を酸化す
る工程を含む、半導体素子の製造方法。 - （２）素子領域が多結晶シリコンと二酸化シリコンで囲
まれた。誘電体分離基板において、単結晶面の露出した
全表面上に窒化シリコンを形成した後、１のコンポーズ
ドマスクを使用して、素子形成領域中の複数領域を酸化
する工程を含む半導体装置の製造方法。 - （３）特許請求の範囲第１項または第２項において、コ
ンボーズドマスクを使用した酸化にともない発生する酸
化膜段差をバイアススパッタ成長酸化膜で埋め込むこと
を特徴とする半導体素子の製造方法。 - （４）特許請求の範囲第１項または第２項において、コ
ンポーズドマスクを使用した酸化にともない発生する酸
化膜段差をリン硅酸ガラスの成長をおこなった後のメル
ト工程により埋め込むことを特徴とする半、導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11905683A JPS6010748A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11905683A JPS6010748A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010748A true JPS6010748A (ja) | 1985-01-19 |
Family
ID=14751810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11905683A Pending JPS6010748A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010748A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60149150A (ja) * | 1983-08-12 | 1985-08-06 | テクトロニツクス・インコ−ポレイテツド | 集積回路及びその製造方法 |
| JPH02229437A (ja) * | 1988-04-11 | 1990-09-12 | Synergy Semiconductor Corp | 高性能バイポーラ構造製造方法 |
| JPH03290948A (ja) * | 1989-12-20 | 1991-12-20 | Nec Corp | 半導体装置 |
-
1983
- 1983-06-30 JP JP11905683A patent/JPS6010748A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60149150A (ja) * | 1983-08-12 | 1985-08-06 | テクトロニツクス・インコ−ポレイテツド | 集積回路及びその製造方法 |
| JPH02229437A (ja) * | 1988-04-11 | 1990-09-12 | Synergy Semiconductor Corp | 高性能バイポーラ構造製造方法 |
| JPH03290948A (ja) * | 1989-12-20 | 1991-12-20 | Nec Corp | 半導体装置 |
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