JPH0669066B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669066B2 JPH0669066B2 JP59015201A JP1520184A JPH0669066B2 JP H0669066 B2 JPH0669066 B2 JP H0669066B2 JP 59015201 A JP59015201 A JP 59015201A JP 1520184 A JP1520184 A JP 1520184A JP H0669066 B2 JPH0669066 B2 JP H0669066B2
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- Japan
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- sio
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は溝型アイソレーションを有する半導体装置に関
し、特に高集積化に適した溝型アイソレーション構造の
半導体装置に関するものである。
し、特に高集積化に適した溝型アイソレーション構造の
半導体装置に関するものである。
半導体装置の高集積化に伴なって素子間を絶縁分離する
アイソレーション構造に溝（Ｕ溝）型のものが利用され
ている。
アイソレーション構造に溝（Ｕ溝）型のものが利用され
ている。
第１図は本発明者の考案によるＵ溝型アイソレーション
の一例を示しており、同図（Ａ）のようにシリコン半導
体基板１にSiO2膜２やSi3N4膜３を用いてＵ溝４を形成
した上でこの溝４内に露出した基板１をシードとしてシ
リコン５を選択的にエピタキシャル成長させる。次い
で、このシリコン５を酸化させることにより、同図
（Ｂ）のようにシリコン５は体積膨張してＵ溝４内にSi
O2層６として形成され、Ｕ溝型アイソレーションとして
完成される（特願昭57−51239号）。
の一例を示しており、同図（Ａ）のようにシリコン半導
体基板１にSiO2膜２やSi3N4膜３を用いてＵ溝４を形成
した上でこの溝４内に露出した基板１をシードとしてシ
リコン５を選択的にエピタキシャル成長させる。次い
で、このシリコン５を酸化させることにより、同図
（Ｂ）のようにシリコン５は体積膨張してＵ溝４内にSi
O2層６として形成され、Ｕ溝型アイソレーションとして
完成される（特願昭57−51239号）。
しかしながら、このアイソレーション構造では、Ｕ溝４
内にSiO2層６を形成した後に、同図（Ｃ）のようにSiO2
膜２とSi3N4膜３をエッチング除去したときに基板１表
面の高さと、若干エッチングされた溝内SiO2層２の表面
高さが略等しくなるように選択シリコン５の高さを形成
しているので（同図（Ａ）参照）、次のような問題が生
じる。
内にSiO2層６を形成した後に、同図（Ｃ）のようにSiO2
膜２とSi3N4膜３をエッチング除去したときに基板１表
面の高さと、若干エッチングされた溝内SiO2層２の表面
高さが略等しくなるように選択シリコン５の高さを形成
しているので（同図（Ａ）参照）、次のような問題が生
じる。
即ち、選択シリコン５の上面高さはＵ溝４内の略半分の
高さであるため、SiO2層６の上面を基板１上に突出させ
るまで酸化を行なうと、同図（Ｃ）のようにシリコン５
の下側の酸化が溝下端のSiO2膜２に影響し、下側両端部
に所謂バーズビーク８を発生させる。このバーズビーク
により結晶欠陥の発生が起こりやすくなり、かつ高集積
化が若干阻害される。一方、SiO2層６は基板１の上面に
若干突出される程度に形成しているため、この時SiO2層
６は溝側壁Si3N4膜３と接する面でＵ溝（ファセット）4
1を生じる。また、その後のSi3N4膜３やSiO2層２をエッ
チバックする時特に溝内側壁のSi3N4膜３がオーバーエ
ッチングされ易く、この結果同図（Ｃ）のようにSiO2層
６の上面両端にＶ字形状の段差７が発生され易く平坦性
が阻害されて上層膜形成時に種々の不具合が発生する。
高さであるため、SiO2層６の上面を基板１上に突出させ
るまで酸化を行なうと、同図（Ｃ）のようにシリコン５
の下側の酸化が溝下端のSiO2膜２に影響し、下側両端部
に所謂バーズビーク８を発生させる。このバーズビーク
により結晶欠陥の発生が起こりやすくなり、かつ高集積
化が若干阻害される。一方、SiO2層６は基板１の上面に
若干突出される程度に形成しているため、この時SiO2層
６は溝側壁Si3N4膜３と接する面でＵ溝（ファセット）4
1を生じる。また、その後のSi3N4膜３やSiO2層２をエッ
チバックする時特に溝内側壁のSi3N4膜３がオーバーエ
ッチングされ易く、この結果同図（Ｃ）のようにSiO2層
６の上面両端にＶ字形状の段差７が発生され易く平坦性
が阻害されて上層膜形成時に種々の不具合が発生する。
本発明の目的はＵ溝型アイソレーションにおけるバーズ
ビークの発生を防止すると共に上面でのＶ字状段差の発
生を防止して、高集積化に好適でかつ上層膜の形成時に
何等の不具合をも生じることのない半導体装置を提供す
ることにある。
ビークの発生を防止すると共に上面でのＶ字状段差の発
生を防止して、高集積化に好適でかつ上層膜の形成時に
何等の不具合をも生じることのない半導体装置を提供す
ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、Ｕ溝内に形成する選択シリコンの上面レベル
を基板表面に近い高さ位置とし、このシリコンを酸化さ
せてなるSiO2層の上面高さを基板表面より大き目に突出
させる一方、この下面高さをＵ溝下端よりも上側位置と
することにより、SiO2層の下方への突出を防止してバー
ズビークの発生を防止すると共に上面Ｖ字状段差の発生
を防止して平坦化を達成するものである。
を基板表面に近い高さ位置とし、このシリコンを酸化さ
せてなるSiO2層の上面高さを基板表面より大き目に突出
させる一方、この下面高さをＵ溝下端よりも上側位置と
することにより、SiO2層の下方への突出を防止してバー
ズビークの発生を防止すると共に上面Ｖ字状段差の発生
を防止して平坦化を達成するものである。
第２図（Ａ）〜（Ｆ）は本発明の半導体装置のＵ溝型ア
イソレーションをその製造工程順に示すものである。
イソレーションをその製造工程順に示すものである。
先ず、第２図（Ａ）のようにシリコン等の半導体基板10
の上面にSiO2膜11と第1Si3N4膜12を形成し、これをフォ
トリソグラフィ技術によりパターニングしてアイソレー
ション形成部位に窓13を形成する。そして、RIE（反応
性イオンエッチング）法等により前記SiO2膜11、第1Si3
N4膜12をマスクとしてシリコン基板10上にＵ溝14をエッ
チング形成する。
の上面にSiO2膜11と第1Si3N4膜12を形成し、これをフォ
トリソグラフィ技術によりパターニングしてアイソレー
ション形成部位に窓13を形成する。そして、RIE（反応
性イオンエッチング）法等により前記SiO2膜11、第1Si3
N4膜12をマスクとしてシリコン基板10上にＵ溝14をエッ
チング形成する。
次いで、同図（Ｂ）のようにＵ溝14内面を酸化してSiO2
膜15を形成すると共に、その上に第2Si3N4膜16を全面に
デポジション形成する。その上で、これにRIE法のエッ
チングを施し、Ｕ溝14の内底面のSiO2膜16と第2Si3N4膜
15を同図（Ｃ）のようにエッチング除去する。このと
き、同図のように、シリコン基板10上の第2Si3N4膜も除
去される。これにより、Ｕ溝14の内底面にシリコンが露
呈される。
膜15を形成すると共に、その上に第2Si3N4膜16を全面に
デポジション形成する。その上で、これにRIE法のエッ
チングを施し、Ｕ溝14の内底面のSiO2膜16と第2Si3N4膜
15を同図（Ｃ）のようにエッチング除去する。このと
き、同図のように、シリコン基板10上の第2Si3N4膜も除
去される。これにより、Ｕ溝14の内底面にシリコンが露
呈される。
次に、シリコン基板10をエピタキシャル成長槽内にセッ
トし、同図（Ｄ）のようにＵ溝14の内底面からシリコン
をエピタキシャル成長させて溝14内にシリコンを充填さ
せる。このとき、エピタキシャル成長されたシリコン17
の厚さXEはシリコン基板10のエッチング深さXdと略同じ
程度になるように、換言すればシリコン17の上面位置を
基板上面の位置にほぼ一致させることで、従来よりも高
いレベルに設定することが肝要である。しかる上で、シ
リコン17を酸化させれば、シリコンは体積膨張を生じて
その上端は基板10上に大きく突出してＵ溝14内にSiO2層
18を形成する。かつその後にシリコン基板10上のSi3N4
膜12とSiO2膜11をエッチングすれば同図（Ｅ）のように
Ｕ溝型アイソレーションが構成されることになる。この
とき、形成されたSiO2層18の上端も表面が若干エッチン
グされる。なお、ここでシリコン17のSiO2層18の厚さX
OFは次式の関係を満足させることが必要である。
トし、同図（Ｄ）のようにＵ溝14の内底面からシリコン
をエピタキシャル成長させて溝14内にシリコンを充填さ
せる。このとき、エピタキシャル成長されたシリコン17
の厚さXEはシリコン基板10のエッチング深さXdと略同じ
程度になるように、換言すればシリコン17の上面位置を
基板上面の位置にほぼ一致させることで、従来よりも高
いレベルに設定することが肝要である。しかる上で、シ
リコン17を酸化させれば、シリコンは体積膨張を生じて
その上端は基板10上に大きく突出してＵ溝14内にSiO2層
18を形成する。かつその後にシリコン基板10上のSi3N4
膜12とSiO2膜11をエッチングすれば同図（Ｅ）のように
Ｕ溝型アイソレーションが構成されることになる。この
とき、形成されたSiO2層18の上端も表面が若干エッチン
グされる。なお、ここでシリコン17のSiO2層18の厚さX
OFは次式の関係を満足させることが必要である。
XOF＜2.22（XE−X02） 但し、X02は第2Si3N4膜16の横方向の厚さである。ま
た、これを定性的にみれば、第２図（Ｅ）の状態におい
てSiO2層18の上端をSi3N4膜12よりも上方に突出し、下
端を溝14の内底面位置よりも上方に位置するようにSiO2
層18を形成することになる。
た、これを定性的にみれば、第２図（Ｅ）の状態におい
てSiO2層18の上端をSi3N4膜12よりも上方に突出し、下
端を溝14の内底面位置よりも上方に位置するようにSiO2
層18を形成することになる。
以上のように構成されたＵ溝型アイソレーションによれ
ば、溝14内において形成されるSiO2層18はＵ溝14を構成
したSiO2膜15や第2Si3N4膜16の下端（Ｕ溝内底面位置）
よりも上方に位置しているので、第2Si3N4層16に遮られ
てSiO2層18とSiO2膜15とが直接接触されることはなく、
これによりSiO2層18の酸化反応がSiO2膜15に影響するこ
とはない。したがって、SiO2膜15が更に酸化されること
はなく、従来のようなバーズビークが発生することもな
い。
ば、溝14内において形成されるSiO2層18はＵ溝14を構成
したSiO2膜15や第2Si3N4膜16の下端（Ｕ溝内底面位置）
よりも上方に位置しているので、第2Si3N4層16に遮られ
てSiO2層18とSiO2膜15とが直接接触されることはなく、
これによりSiO2層18の酸化反応がSiO2膜15に影響するこ
とはない。したがって、SiO2膜15が更に酸化されること
はなく、従来のようなバーズビークが発生することもな
い。
一方、SiO2層18はその上端が従来よりも上方に突出され
ているので、第2Si3N4膜16の上端はSiO2膜15とSiO2層18
に挾まれて上方までカバーされた状態となる。このた
め、第2Si3N4膜16をエッチング除去しても第2Si3N4膜16
の下方へのオーバエッチングが防止される。したがっ
て、後工程でSiO2膜15のエッチング除去ないしSiO2層18
の上面のエッチングを行なってもSiO2層18の上端両側に
Ｖ字状の段差が発生することはなく、表面の平坦化を達
成することができる。
ているので、第2Si3N4膜16の上端はSiO2膜15とSiO2層18
に挾まれて上方までカバーされた状態となる。このた
め、第2Si3N4膜16をエッチング除去しても第2Si3N4膜16
の下方へのオーバエッチングが防止される。したがっ
て、後工程でSiO2膜15のエッチング除去ないしSiO2層18
の上面のエッチングを行なってもSiO2層18の上端両側に
Ｖ字状の段差が発生することはなく、表面の平坦化を達
成することができる。
以上の構成のＵ溝型アイソレーションを利用したバイポ
ーラ素子およびMOS素子の一例を第３図および第４図に
示す。第３図のバイポーラ素子は、Ｐ型シリコンサブス
トレート20上にＮ型の埋込層21とエピタキシャル層22を
形成した上でＵ溝型のアイソレーション23を形成し、次
いでＰ型拡散層24とＮ型拡散層25,26を形成しかつSiO2
膜27やPSG膜28等の層間絶縁膜を通してベースB,エミッ
タE,コレクタＣのコンタクト29,30,31を形成したもので
ある。また、第４図のMOS素子は、Ｐ型シリコン基板32
にＵ溝型アイソレーション33を形成して活性領域を画成
すると共に、SiO2からなるゲート絶縁膜34上にゲート35
を、また下側にＮ型のソース・ドレイン領域36,37を形
成する。そして、これらソース・ドレイン領域36,37に
はPSG膜38等を通してコンタクト39,40を形成している。
ーラ素子およびMOS素子の一例を第３図および第４図に
示す。第３図のバイポーラ素子は、Ｐ型シリコンサブス
トレート20上にＮ型の埋込層21とエピタキシャル層22を
形成した上でＵ溝型のアイソレーション23を形成し、次
いでＰ型拡散層24とＮ型拡散層25,26を形成しかつSiO2
膜27やPSG膜28等の層間絶縁膜を通してベースB,エミッ
タE,コレクタＣのコンタクト29,30,31を形成したもので
ある。また、第４図のMOS素子は、Ｐ型シリコン基板32
にＵ溝型アイソレーション33を形成して活性領域を画成
すると共に、SiO2からなるゲート絶縁膜34上にゲート35
を、また下側にＮ型のソース・ドレイン領域36,37を形
成する。そして、これらソース・ドレイン領域36,37に
はPSG膜38等を通してコンタクト39,40を形成している。
いずれの素子においても絶縁分離性能の高いＵ溝型アイ
ソレーションを使用するので高集積化を達成でき、かつ
上層膜の平坦化に有効となる。
ソレーションを使用するので高集積化を達成でき、かつ
上層膜の平坦化に有効となる。
（１） Ｕ溝内にエピタキシャル生長させるシリコンの
上端を従来よりも高くして基板上面に略近い高さにして
いるので、このシリコンを酸化して得られるSiO2層の上
端を基板上に大きく突出させまた下端をＵ溝下端よりも
上方に位置した状態に形成できる。
上端を従来よりも高くして基板上面に略近い高さにして
いるので、このシリコンを酸化して得られるSiO2層の上
端を基板上に大きく突出させまた下端をＵ溝下端よりも
上方に位置した状態に形成できる。
（２） シリコンを酸化させて形成したSiO2層を前記
（１）のように構成できるので、溝内面のSi3N4膜の作
用によって溝内面SiO2膜への影響を防止し、バーズビー
クの発生を防止できる。
（１）のように構成できるので、溝内面のSi3N4膜の作
用によって溝内面SiO2膜への影響を防止し、バーズビー
クの発生を防止できる。
（３） また、前記（１）の構成により、Si3N4膜の上
端のオーバーエッチングを防止でき、SiO2層の上端両側
におけるＶ字状段差の発生を防止して平坦化を達成でき
る。
端のオーバーエッチングを防止でき、SiO2層の上端両側
におけるＶ字状段差の発生を防止して平坦化を達成でき
る。
（４） 前記（２），（３）によりＵ溝型アイソレーシ
ョンの微細加工が可能とされ、半導体装置の高集積化が
達成できる。
ョンの微細加工が可能とされ、半導体装置の高集積化が
達成できる。
以上本発明者によってなされた発明を実施例にもとずき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ素子やMO
S素子の単体構造に適用した場合について説明したが、
それに限定されるものではなく、IC,LSI等の装置や、ロ
ジック，メモリ等の回路装置にも同様に適用することが
できる。
をその背景となった利用分野であるバイポーラ素子やMO
S素子の単体構造に適用した場合について説明したが、
それに限定されるものではなく、IC,LSI等の装置や、ロ
ジック，メモリ等の回路装置にも同様に適用することが
できる。
第１図（Ａ）〜（Ｃ）は従来装置の不具合を説明するた
めの工程順の断面図、 第２図（Ａ）〜（Ｆ）は本発明装置を製造工程順に示す
断面図、 第３図はバイポーラ素子の断面図、 第４図はMOS素子の断面図である。 10……半導体基板、11……SiO2膜、12……第1Si3N4膜、
14……Ｕ溝、15……SiO2膜、16……第2Si3N4膜、17……
エピタキシャル成長シリコン、18……SiO2層、20……Ｐ
型サブストレート、21……Ｎ型埋込層、23……Ｕ溝型ア
イソレーション、24……Ｐ型層、25……Ｎ型層、29,30,
31……コンタクト、32……Ｐ型シリコン基板、33……Ｕ
溝型アイソレーション、35……ゲート、36……ソース、
37……ドレイン、39,40……コンタクト。
めの工程順の断面図、 第２図（Ａ）〜（Ｆ）は本発明装置を製造工程順に示す
断面図、 第３図はバイポーラ素子の断面図、 第４図はMOS素子の断面図である。 10……半導体基板、11……SiO2膜、12……第1Si3N4膜、
14……Ｕ溝、15……SiO2膜、16……第2Si3N4膜、17……
エピタキシャル成長シリコン、18……SiO2層、20……Ｐ
型サブストレート、21……Ｎ型埋込層、23……Ｕ溝型ア
イソレーション、24……Ｐ型層、25……Ｎ型層、29,30,
31……コンタクト、32……Ｐ型シリコン基板、33……Ｕ
溝型アイソレーション、35……ゲート、36……ソース、
37……ドレイン、39,40……コンタクト。
Claims (1)
- 【請求項１】（ａ）半導体基板上面に酸化膜及び第１耐
酸化性膜を順次形成する工程、 （ｂ）上記第１耐酸化性膜及び酸化膜を選択的にエッチ
ング除去し、前記基板の一部が露出した窓を形成する工
程、 （ｃ）前記第１耐酸化性膜及び酸化膜をマスクとして窓
内の露出した基板の一部を反応性イオンエッチングによ
りエッチングし、溝を形成する工程、 （ｄ）前記溝内の半導体基板表面を酸化し、酸化膜を形
成する工程、 （ｅ）前記基板上面の第１対酸化性膜表面及び前記溝内
酸化膜表面に第２耐酸化性膜を形成する工程、 （ｆ）反応性イオンエッチングにより溝側部の第２耐酸
化性膜を残すようにして基板上面の第２耐酸化性膜と前
記溝内底面の第２耐酸化性膜及び酸化膜とを除去し、溝
内底面の基板表面を露出させる工程、 （ｇ）前記溝内底面の基板表面から半導体をエピタキシ
ャル成長させ、その溝内に前記基板上面にほぼ一致する
エピタキシャル半導体層を形成する工程、 （ｈ）残されている前記第１耐酸化性膜をマスクとして
前記溝内のエピタキシャル半導体層を酸化し、その上端
が前記第１耐酸化性膜よりも上方に突出し、下端が前記
（ｃ）工程での溝内底面位置よりも上方に位置し、溝側
部の第２耐酸化性膜に終端したアイソレーション用酸化
膜を形成する工程、 （ｉ）前記基板上面の第１耐酸化性膜及びその第１耐酸
化性膜下の酸化膜をエッチング除去するとともに、基板
上面部の前記第２耐酸化性膜の一部及び前記アイソレー
ション用酸化膜の上面をエッチング除去し、前記上面を
露出する工程、 とから成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015201A JPH0669066B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015201A JPH0669066B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161631A JPS60161631A (ja) | 1985-08-23 |
| JPH0669066B2 true JPH0669066B2 (ja) | 1994-08-31 |
Family
ID=11882250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015201A Expired - Lifetime JPH0669066B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669066B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669065B2 (ja) * | 1984-04-13 | 1994-08-31 | 日本電気株式会社 | 半導体装置の素子分離方法 |
| US6624043B2 (en) * | 2001-09-24 | 2003-09-23 | Sharp Laboratories Of America, Inc. | Metal gate CMOS and method of manufacturing the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432984A (en) * | 1977-08-19 | 1979-03-10 | Hitachi Ltd | Integrated circuit device |
| JPS6057703B2 (ja) * | 1980-11-29 | 1985-12-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1984
- 1984-02-01 JP JP59015201A patent/JPH0669066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60161631A (ja) | 1985-08-23 |
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