JPS59149030A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
- Publication number
- JPS59149030A JPS59149030A JP2277083A JP2277083A JPS59149030A JP S59149030 A JPS59149030 A JP S59149030A JP 2277083 A JP2277083 A JP 2277083A JP 2277083 A JP2277083 A JP 2277083A JP S59149030 A JPS59149030 A JP S59149030A
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- JP
- Japan
- Prior art keywords
- film
- layer
- shaped groove
- polycrystalline
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造法、特にＵ形溝を用いたアイ
ソレーション（分離）技術に関する。
ソレーション（分離）技術に関する。
工０やＬＥＩ工等のアイソレーションにおいては従来よ
り半導体基体（エピタキシャル層）表面にｐｎ接合や厚
い半導体酸化膜によりアイソレーション層を形成してこ
のアイソレーション層により分離された島領域内に半導
体素子を形成するようにしている。しかしこれらアイソ
レーション層は平面的に広い面積を占めるため高い集積
度のＩＣ（集積回路装置）を得る上で問題がある。
り半導体基体（エピタキシャル層）表面にｐｎ接合や厚
い半導体酸化膜によりアイソレーション層を形成してこ
のアイソレーション層により分離された島領域内に半導
体素子を形成するようにしている。しかしこれらアイソ
レーション層は平面的に広い面積を占めるため高い集積
度のＩＣ（集積回路装置）を得る上で問題がある。
これに対して深論断面■形溝を利用したアイソレーショ
ン方式を本願発明者らが提案している。
ン方式を本願発明者らが提案している。
この■形溝を利用したアイソレーション方式を簡１１１
ＫＢ明すると、第１図に示すように、Ｂ１エピタキシャ
ル層等の半導体基体１の表面に形成した８１０！膜２１
日１３Ｎ４ 膜３をマスクとして異方性エツチング法及
びＰＩｌｌｉ（反応性イオンエツチング）等により深い
断面（Ｕ形溝４を形成し、次いで第２図に示すようｉＣ
ＵＣ溝形の８１表面に８１０、膜５．８１３Ｎ４ 膜６
を形成し、その上に低圧ＯＶＤ法虻よるポリ８１層７を
埋め込むように堆積し、このポリＢ１層表面を平坦化エ
ッチした後、第３図に示すように酸化によりポリＢ１層
表面に厚い８１０：膜８を形成するものである。
ＫＢ明すると、第１図に示すように、Ｂ１エピタキシャ
ル層等の半導体基体１の表面に形成した８１０！膜２１
日１３Ｎ４ 膜３をマスクとして異方性エツチング法及
びＰＩｌｌｉ（反応性イオンエツチング）等により深い
断面（Ｕ形溝４を形成し、次いで第２図に示すようｉＣ
ＵＣ溝形の８１表面に８１０、膜５．８１３Ｎ４ 膜６
を形成し、その上に低圧ＯＶＤ法虻よるポリ８１層７を
埋め込むように堆積し、このポリＢ１層表面を平坦化エ
ッチした後、第３図に示すように酸化によりポリＢ１層
表面に厚い８１０：膜８を形成するものである。
このようなＵ形溝を、ｉｆ’！ｌ用したアイソレーショ
ン方式においては、チップ面でアイソレーション部の占
める面積がその深さの割合に比較的小さいたぬチップに
おけるＩＣの高集積化に有利である。
ン方式においては、チップ面でアイソレーション部の占
める面積がその深さの割合に比較的小さいたぬチップに
おけるＩＣの高集積化に有利である。
しかしこの方式で分離された半導体島領域の側壁面に接
してコレクタやエミッタのための高濃度ｎ＋型型数散層
第３図の９）を形成する「ウォールド構造」を得ようと
すると埋め込１れたポリＳｉ層７の表面の８１．Ｏ，膜
８の下地ＳＬ、Ｎ４ 膜６ａに接した部分（第３図の５
ａ）が薄いためｎ＋型拡ｉｔへのコンタクトホトエッチ
でこの日１０ｇ膜が消失してｎ 型拡散層９にコンタク
トさせたＡｔ電極１０とアイソレーション部のポリＳｉ
層７とが短絡する等の問題があつｆｃｆ。
してコレクタやエミッタのための高濃度ｎ＋型型数散層
第３図の９）を形成する「ウォールド構造」を得ようと
すると埋め込１れたポリＳｉ層７の表面の８１．Ｏ，膜
８の下地ＳＬ、Ｎ４ 膜６ａに接した部分（第３図の５
ａ）が薄いためｎ＋型拡ｉｔへのコンタクトホトエッチ
でこの日１０ｇ膜が消失してｎ 型拡散層９にコンタク
トさせたＡｔ電極１０とアイソレーション部のポリＳｉ
層７とが短絡する等の問題があつｆｃｆ。
本発明は上記した問題を解決するためになされたもので
あり、その目的とするところはＵ形溝アイソレーション
プロセスで「ウォールド１１１Ｊ３ｉ１Ｊヲ可能とする
半導体装置の高集積化アイソレーション技術の提供にあ
る。
あり、その目的とするところはＵ形溝アイソレーション
プロセスで「ウォールド１１１Ｊ３ｉ１Ｊヲ可能とする
半導体装置の高集積化アイソレーション技術の提供にあ
る。
以下本発明を実施例にそって詳述する。
第４図〜第１１図は本発明の一実施例を示す■形溝アイ
ソレーションプロセスの各工程を示す。
ソレーションプロセスの各工程を示す。
（１）第４図に示すようにＢ１基体、例えば一つの８１
単結晶基板１１上にエピタキシャル成長させたｎ型８１
層１の表面に熱酸化によるＳｔＯ，膜２１．０ＯＯＡ和
度の厚さに形成し、その上にＥｌｉ、Ｗ４膜３を１５０
０〜３０００Ａの厚さに形成する。
単結晶基板１１上にエピタキシャル成長させたｎ型８１
層１の表面に熱酸化によるＳｔＯ，膜２１．０ＯＯＡ和
度の厚さに形成し、その上にＥｌｉ、Ｗ４膜３を１５０
０〜３０００Ａの厚さに形成する。
（２）ホトレジスト（図示されない）処理して第５図に
示すように日１３Ｎ４ 膜３の一部をプラズマエッチに
より除去しつづ−てＵＰ系エッチ液によシＳｔＯ，膜２
を窓開する。この後ヒドラジン等のアルカリエッチ液を
使用する異方性エッチにょ夛８１層１に結晶面（例えば
１００面）にそった側面をもつ溝穴４ａをあける。
示すように日１３Ｎ４ 膜３の一部をプラズマエッチに
より除去しつづ−てＵＰ系エッチ液によシＳｔＯ，膜２
を窓開する。この後ヒドラジン等のアルカリエッチ液を
使用する異方性エッチにょ夛８１層１に結晶面（例えば
１００面）にそった側面をもつ溝穴４ａをあける。
（３） ｓｔ、Ｎ４ 膜３をマスクにして第６図に示
すように８１のドライエッチ、例えばＲ工Ｅ反応イオン
エッチ（エッチャントに例えばＯＯ１４＋０ｐ２０％を
使用）を行ない、基体表面よりの深さ３μｍ程度の深い
Ｕ形溝４を形成Ｔる。なお■形溝４の幅は２１ノｒｒＬ
程度である、 （４）■形溝４の内面を酸化して第７図に示すように約
４０＋１（’ｌＡ厚の８１０ｐ膜５を形成する。
すように８１のドライエッチ、例えばＲ工Ｅ反応イオン
エッチ（エッチャントに例えばＯＯ１４＋０ｐ２０％を
使用）を行ない、基体表面よりの深さ３μｍ程度の深い
Ｕ形溝４を形成Ｔる。なお■形溝４の幅は２１ノｒｒＬ
程度である、 （４）■形溝４の内面を酸化して第７図に示すように約
４０＋１（’ｌＡ厚の８１０ｐ膜５を形成する。
（ｆ５） ８１３Ｎａ 膜３を−たん除去し、低圧○
ＶＤ（気相化学堆積法）法によシ第８図に示でように８
１９Ｎ、膜６を約１４０ＯＡ厚に形成する。
ＶＤ（気相化学堆積法）法によシ第８図に示でように８
１９Ｎ、膜６を約１４０ＯＡ厚に形成する。
（６）この後、低圧ＯＶＤ法によシ第９図に示すように
ポリＳｉ層７を基体表面より３μｍの厚さにかる程度に
堆積してＵ形溝を埋め込む。この後ポリ日ＩＲ７の表面
に対しＯＦ４ ｊ０２ （１５％）をエッチャントとす
るプラズマエッチを行ない、全面を平坦化するとともに
８１３Ｎ４ 膜６の一部を露出する。
ポリＳｉ層７を基体表面より３μｍの厚さにかる程度に
堆積してＵ形溝を埋め込む。この後ポリ日ＩＲ７の表面
に対しＯＦ４ ｊ０２ （１５％）をエッチャントとす
るプラズマエッチを行ない、全面を平坦化するとともに
８１３Ｎ４ 膜６の一部を露出する。
（７）熱リン酸等によシＢＬｓＮａ ＪＩ１６の露出す
る部分ヲエッチし、第１０図に示すように８１ｓＮ、ｆ
ｆｉの表面から４５９０：程度の深さの部分（６ａ）に
オーバエッチし、それによりポリ日Ｌ 層端部７ ａを
突出させる。なおこの工程で島領域表面の８１３Ｎ４膜
の一部を残しておき、後の工程（８）での酸化で必要以
上にその部分のＢ１０！膜が厚くならないようにするこ
とができる。
る部分ヲエッチし、第１０図に示すように８１ｓＮ、ｆ
ｆｉの表面から４５９０：程度の深さの部分（６ａ）に
オーバエッチし、それによりポリ日Ｌ 層端部７ ａを
突出させる。なおこの工程で島領域表面の８１３Ｎ４膜
の一部を残しておき、後の工程（８）での酸化で必要以
上にその部分のＢ１０！膜が厚くならないようにするこ
とができる。
（８）この後、酸化法により第１１図に示すようにポリ
Ｓｉ層７の表面部分に厚い５１０２膜８を形成する。こ
のとき、突出させたポリＳｉ層端部（７ａ）は上下両面
から酸化されて下地の８ｔ０２膜２とつながった状態で
即くなる。
Ｓｉ層７の表面部分に厚い５１０２膜８を形成する。こ
のとき、突出させたポリＳｉ層端部（７ａ）は上下両面
から酸化されて下地の８ｔ０２膜２とつながった状態で
即くなる。
以上の各工程によって■形溝アイソレーション部は完成
する。この後、アイソレーション部によシ囲１れたＳ１
層の島領域内に選択拡散によシ各素子領域を形成する。
する。この後、アイソレーション部によシ囲１れたＳ１
層の島領域内に選択拡散によシ各素子領域を形成する。
第１２図は表面が厚い８１０．膜８よりなるＵ形溝アイ
ソレーションで囲１れた島領域にｎｐｎ）ランジスタを
形成した場合の拡散パターン及びコンタクト部パターン
の一例を表面図で示す。第１３図は第１２図におけるＡ
−Ａ’断面に対応する半導体装置の断面図である。同
図において、１１はｐ−型ｓ１基板（サブストレート）
、１５はｎ＋＋埋込層、１２はベースｐ型拡散層、９は
ウォールド構造のコレクタとなるｎ 型拡散層、１３は
エミッタとなるｒ＋＋型拡散拡散層る。１０ａ 、 １
０ｂ 。
ソレーションで囲１れた島領域にｎｐｎ）ランジスタを
形成した場合の拡散パターン及びコンタクト部パターン
の一例を表面図で示す。第１３図は第１２図におけるＡ
−Ａ’断面に対応する半導体装置の断面図である。同
図において、１１はｐ−型ｓ１基板（サブストレート）
、１５はｎ＋＋埋込層、１２はベースｐ型拡散層、９は
ウォールド構造のコレクタとなるｎ 型拡散層、１３は
エミッタとなるｒ＋＋型拡散拡散層る。１０ａ 、 １
０ｂ 。
１０ｃは各拡散層にオーミックコンタクトするＡｔ電極
（又は配線）である。
（又は配線）である。
以上、実施例で述べた本発明によれば下肥の理由により
前記発明の目的が達成できる。これ１でのプロセスでは
Ｕ形溝内に形成したボＩＪ Ｓ １層７の端部がＦＨ，
Ｎ４ 膜６で囲１れているため表面酸化の際［０１ｆ）
＃給量が少なく、その部分で８１０２が成畏し々かった
のであるが、本発明ではＢ ｉ 、 ＮＪ膜の露出部分
のオーバエッチによりポリＳ１層の端部が露出１．第１
１図の工程で説明したようにポリＳ１層の端部上下面か
ら酸化され端部において４ 厚ｕ Ｆｌ ｉ Ｏｔ Ｍ
ｉ ８が得られる。このようにアイソレーション部で囲
１れた半導体の島領域にコレクタやエミッタをウォール
ド構造として形成しその表面の８１０１膜にコンタクト
ホトエッチした場合にもＳ１０ト膜が厚く短絡をおこ丁
ことがない。
前記発明の目的が達成できる。これ１でのプロセスでは
Ｕ形溝内に形成したボＩＪ Ｓ １層７の端部がＦＨ，
Ｎ４ 膜６で囲１れているため表面酸化の際［０１ｆ）
＃給量が少なく、その部分で８１０２が成畏し々かった
のであるが、本発明ではＢ ｉ 、 ＮＪ膜の露出部分
のオーバエッチによりポリＳ１層の端部が露出１．第１
１図の工程で説明したようにポリＳ１層の端部上下面か
ら酸化され端部において４ 厚ｕ Ｆｌ ｉ Ｏｔ Ｍ
ｉ ８が得られる。このようにアイソレーション部で囲
１れた半導体の島領域にコレクタやエミッタをウォール
ド構造として形成しその表面の８１０１膜にコンタクト
ホトエッチした場合にもＳ１０ト膜が厚く短絡をおこ丁
ことがない。
本発明によればＵ形溝アイソレーション構造自体の高集
積度性を有するとともに、ウォールド構造のエミッタや
コレクタの形成が可能とカリ、マスクの重ね合せ余裕を
とることかく、さらに一層集積密度を同士できる。
積度性を有するとともに、ウォールド構造のエミッタや
コレクタの形成が可能とカリ、マスクの重ね合せ余裕を
とることかく、さらに一層集積密度を同士できる。
本発明は高速・高集積バイポーラ・メモリＩＣ。
ロジックＩＣに適用して極めて有効である。本発明は又
、高集積ＭＯ８ＩＣに応用することができる。
、高集積ＭＯ８ＩＣに応用することができる。
第１図〜第３図はＵ形溝アイソレーションプローｉ−Ｕ
形溝アイソレーション・プロセスの工程断ｔｆｆｉ図で
ある。 第１２図は本発明を応用した半導体装置の一つの島領域
の拡散パターンを示す平面図、第１３図は第１２図にお
けるＡ −Ａ’断面に対応する半導体装置の断面図であ
る。 １・・・ＳＩ基体、２・・・Ｓｉｎ、膜、３・・・Ｓｉ
、Ｎ、膜、４・・・Ｕ形溝、５・・・Ｓｉｎ、膜、６・
・・Ｓｉ、Ｎ、膜、７・・・ボＩＪ Ｓ ｉ層、８・・
・厚いＳ１０．膜、９・・・ｎ＋型拡教層、１０・・・
Ａｌｘ極。 代理人 弁理士 高 橋 明 火 弟 １ 図 第 ２ 図 第 ３ 図 久 ７ ｔ５ｉ。 ７Ｌ／？−−’ｆ７ ／ 第 ４ 図 第 ６ 図 第１０図 第１２図 第１１図 第１３図
形溝アイソレーション・プロセスの工程断ｔｆｆｉ図で
ある。 第１２図は本発明を応用した半導体装置の一つの島領域
の拡散パターンを示す平面図、第１３図は第１２図にお
けるＡ −Ａ’断面に対応する半導体装置の断面図であ
る。 １・・・ＳＩ基体、２・・・Ｓｉｎ、膜、３・・・Ｓｉ
、Ｎ、膜、４・・・Ｕ形溝、５・・・Ｓｉｎ、膜、６・
・・Ｓｉ、Ｎ、膜、７・・・ボＩＪ Ｓ ｉ層、８・・
・厚いＳ１０．膜、９・・・ｎ＋型拡教層、１０・・・
Ａｌｘ極。 代理人 弁理士 高 橋 明 火 弟 １ 図 第 ２ 図 第 ３ 図 久 ７ ｔ５ｉ。 ７Ｌ／？−−’ｆ７ ／ 第 ４ 図 第 ６ 図 第１０図 第１２図 第１１図 第１３図
Claims (1)
- １、半導体基体の一重部を選択的エッチし、て清音あけ
、前記溝内面に半導体酸化膜及び牛導体窒（ヒ膜を形成
し、上記溝内を充填するように多結晶半導体を堆積し、
これを平坦化した後、上記多結晶半導体表面を酸化して
酸化膜により包囲さｔ”＋た溝を形成し７、この溝によ
り基体中に相互に電気的に分離された半導体の島領域を
形成するにあたって、溝内に多結晶゛半導体を堆積し平
坦化した後に表面近傍の半導体窒化膜を選択的にをり除
き、然る後に酸化を行なって溝内の多結晶半導体を完全
に包囲するように酸化膜を形成することを特徴とする半
導体装置の製造法、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277083A JPS59149030A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277083A JPS59149030A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149030A true JPS59149030A (ja) | 1984-08-25 |
Family
ID=12091902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277083A Pending JPS59149030A (ja) | 1983-02-16 | 1983-02-16 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149030A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61115336A (ja) * | 1984-11-05 | 1986-06-02 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 集積回路構造内にトレンチを製作する改良された方法 |
| US5059550A (en) * | 1988-10-25 | 1991-10-22 | Sharp Kabushiki Kaisha | Method of forming an element isolating portion in a semiconductor device |
| US6750526B2 (en) | 2001-11-22 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device with trench isolation having reduced leak current |
-
1983
- 1983-02-16 JP JP2277083A patent/JPS59149030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61115336A (ja) * | 1984-11-05 | 1986-06-02 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 集積回路構造内にトレンチを製作する改良された方法 |
| US5059550A (en) * | 1988-10-25 | 1991-10-22 | Sharp Kabushiki Kaisha | Method of forming an element isolating portion in a semiconductor device |
| US6750526B2 (en) | 2001-11-22 | 2004-06-15 | Renesas Technology Corp. | Semiconductor device with trench isolation having reduced leak current |
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