JPH10135321A - 半導体素子隔離領域の形成方法 - Google Patents
半導体素子隔離領域の形成方法Info
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- JPH10135321A JPH10135321A JP9239372A JP23937297A JPH10135321A JP H10135321 A JPH10135321 A JP H10135321A JP 9239372 A JP9239372 A JP 9239372A JP 23937297 A JP23937297 A JP 23937297A JP H10135321 A JPH10135321 A JP H10135321A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【課題】 半導体基板に正確な深さのトレンチを形成し
て半導体素子隔離領域を形成する方法を提供することに
ある。 【解決手段】 トレンチを形成する前にイオン注入工程
を実施して、その後にエッチングでトレンチを形成す
る。その際、イオンとしては原子量が比較的重いイオン
である、好ましくは、Ａｓ、Ｉｎ、Ｓｂイオンのうちの
いずれか１つのイオンを注入する。それによって、基板
の結晶構造がルーズになり、しかも重いイオンであるの
で拡散が少ないため、後工程でのエッチングの際にその
部分が正確にエッチングされる。
て半導体素子隔離領域を形成する方法を提供することに
ある。 【解決手段】 トレンチを形成する前にイオン注入工程
を実施して、その後にエッチングでトレンチを形成す
る。その際、イオンとしては原子量が比較的重いイオン
である、好ましくは、Ａｓ、Ｉｎ、Ｓｂイオンのうちの
いずれか１つのイオンを注入する。それによって、基板
の結晶構造がルーズになり、しかも重いイオンであるの
で拡散が少ないため、後工程でのエッチングの際にその
部分が正確にエッチングされる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子隔離領
域の形成方法に関するもので、特にギガＤＲＡＭ級以上
の素子に適するようにした溝埋込分離（ＳＴＩ、Shallo
w Trench Isolation）方法に関するものである。
域の形成方法に関するもので、特にギガＤＲＡＭ級以上
の素子に適するようにした溝埋込分離（ＳＴＩ、Shallo
w Trench Isolation）方法に関するものである。
【０００２】
【従来の技術】半導体素子がより高集積化されるに伴
い、素子隔離領域と素子形成領域、つまり活性領域の大
きさをより小さくすることが必要となり、そのための様
々な方法が提案されている。一般的な素子隔離領域の形
成技術としてはＬＯＣＯＳ工程を使用する。このＬＯＣ
ＯＳ工程を用いた隔離領域の形成工程は、その工程が簡
単であり、再現性が優秀であるという長所があるので、
多く使われている。しかし、ＬＯＣＯＳ工程で隔離領域
を形成する場合、周知のようにバーズビークが発生して
活性領域の面積が減少するので、６４ＭＢ級以上のＤＲ
ＡＭ素子では使用に適しないとされている。このバーズ
ビークは、ＬＯＣＯＳで形成された隔離酸化膜のエッジ
部が活性領域に延びることであり、ＬＯＣＯＳを用いた
場合の特徴である。したがって、より高集積化を計るた
めには、バーズビークの生成を防止するか、又はバーズ
ビークを除去することにより隔離領域を減少させ、活性
領域を拡大できる改良されたＬＯＣＯＳ工程が提案さ
れ、６４ＭＢ又は２５６ＭＢ級のＤＲＡＭの製造工程で
使用された。しかし、このような改良ＬＯＣＯＳを用い
た隔離領域の形成工程も、セル領域の面積が０．２μｍ
2 以下になることを要求されるギガ級以上のＤＲＡＭで
は、隔離領域の占める面積が大きいという問題だけでな
く、ＬＯＣＯＳ工程で形成されるフィールド酸化膜はシ
リコン基板との界面に形成されるのでシリコンの濃度が
フィールド酸化膜との結合によって低くなり、結果的に
漏洩電流が発生する問題が発生して隔離領域の特性が悪
くなる。そのため、ＬＯＣＯＳ以外の方法が提案され、
その一種として、ギガＤＲＡＭ級以上の隔離領域の形成
方法としてトレンチ型、すなわちＳＴＩを用いた隔離領
域の形成方法が提案された。
い、素子隔離領域と素子形成領域、つまり活性領域の大
きさをより小さくすることが必要となり、そのための様
々な方法が提案されている。一般的な素子隔離領域の形
成技術としてはＬＯＣＯＳ工程を使用する。このＬＯＣ
ＯＳ工程を用いた隔離領域の形成工程は、その工程が簡
単であり、再現性が優秀であるという長所があるので、
多く使われている。しかし、ＬＯＣＯＳ工程で隔離領域
を形成する場合、周知のようにバーズビークが発生して
活性領域の面積が減少するので、６４ＭＢ級以上のＤＲ
ＡＭ素子では使用に適しないとされている。このバーズ
ビークは、ＬＯＣＯＳで形成された隔離酸化膜のエッジ
部が活性領域に延びることであり、ＬＯＣＯＳを用いた
場合の特徴である。したがって、より高集積化を計るた
めには、バーズビークの生成を防止するか、又はバーズ
ビークを除去することにより隔離領域を減少させ、活性
領域を拡大できる改良されたＬＯＣＯＳ工程が提案さ
れ、６４ＭＢ又は２５６ＭＢ級のＤＲＡＭの製造工程で
使用された。しかし、このような改良ＬＯＣＯＳを用い
た隔離領域の形成工程も、セル領域の面積が０．２μｍ
2 以下になることを要求されるギガ級以上のＤＲＡＭで
は、隔離領域の占める面積が大きいという問題だけでな
く、ＬＯＣＯＳ工程で形成されるフィールド酸化膜はシ
リコン基板との界面に形成されるのでシリコンの濃度が
フィールド酸化膜との結合によって低くなり、結果的に
漏洩電流が発生する問題が発生して隔離領域の特性が悪
くなる。そのため、ＬＯＣＯＳ以外の方法が提案され、
その一種として、ギガＤＲＡＭ級以上の隔離領域の形成
方法としてトレンチ型、すなわちＳＴＩを用いた隔離領
域の形成方法が提案された。
【０００３】以下、図１〜３に基づいて従来のＳＴＩを
用いた半導体素子隔離領域の形成方法を説明する。ま
ず、図１（ａ）に示すように、半導体基板１上にパッド
酸化膜２を形成し、その上に窒化膜３を形成する（図１
ｂ）。次いで、窒化膜３上にフォトレジスト４を形成し
た後、露光及び現像工程で隔離領域とする箇所を定めて
フォトレジスト４をパターニングする（図２ｃ）。その
後、図２（ｄ）に示すように、パターニングされたフォ
トレジスト４をマスクに用いたエッチング工程で窒化膜
３及びパッド酸化膜２を選択的に除去して隔離領域の半
導体基板１を露出させる。
用いた半導体素子隔離領域の形成方法を説明する。ま
ず、図１（ａ）に示すように、半導体基板１上にパッド
酸化膜２を形成し、その上に窒化膜３を形成する（図１
ｂ）。次いで、窒化膜３上にフォトレジスト４を形成し
た後、露光及び現像工程で隔離領域とする箇所を定めて
フォトレジスト４をパターニングする（図２ｃ）。その
後、図２（ｄ）に示すように、パターニングされたフォ
トレジスト４をマスクに用いたエッチング工程で窒化膜
３及びパッド酸化膜２を選択的に除去して隔離領域の半
導体基板１を露出させる。
【０００４】図３（ｅ）に示すように、フォトレジスト
４をマスクとして露出された半導体基板１を一定の深さ
にエッチングしてトレンチ５を形成したのち、そのトレ
ンチ５内にＣＶＤ酸化膜を選択的に形成する。このＣＶ
Ｄ酸化膜は、素子を形成する活性領域間を隔離するため
の隔離酸化膜６である。その後、前記窒化膜３とパッド
酸化膜２を除去して隔離領域を形成する（図３ｅ）。
４をマスクとして露出された半導体基板１を一定の深さ
にエッチングしてトレンチ５を形成したのち、そのトレ
ンチ５内にＣＶＤ酸化膜を選択的に形成する。このＣＶ
Ｄ酸化膜は、素子を形成する活性領域間を隔離するため
の隔離酸化膜６である。その後、前記窒化膜３とパッド
酸化膜２を除去して隔離領域を形成する（図３ｅ）。
【０００５】
【発明が解決しようとする課題】従来のＳＴＩを用いた
素子隔離領域の形成方法においては、半導体基板にトレ
ンチを形成し、トレンチにＣＶＤ酸化膜を形成すること
により、確実な素子隔離領域を形成している。この方法
は、フォトリソグラフィ工程を使用して高集積化に適す
るようになっている。しかし、従来の上記したトレンチ
型半導体素子隔離領域の形成方法においては、ウェハの
周辺部と中心部とのエッチング量が異なり、素子が稠密
に形成されるセル部分と素子が稠密に形成されない周辺
回路部とのエッチング量を正確に調節しがたいマイクロ
ローディング効果が発生してエッチング率が変わるた
め、ウェハの周辺部と中心部で、又はセル部分及び周辺
回路部でトレンチの深さを正確に調節し難い。そのた
め、素子隔離領域としての信頼度を低下させる問題点が
発生した。本発明は、上記のような従来のＳＴＩを用い
た半導体素子隔離領域の形成方法の問題点を解決するた
めのもので、その目的は、半導体基板にトレンチを形成
するにあたって正確な深さのトレンチを形成できる半導
体素子隔離領域の形成方法を提供することである。
素子隔離領域の形成方法においては、半導体基板にトレ
ンチを形成し、トレンチにＣＶＤ酸化膜を形成すること
により、確実な素子隔離領域を形成している。この方法
は、フォトリソグラフィ工程を使用して高集積化に適す
るようになっている。しかし、従来の上記したトレンチ
型半導体素子隔離領域の形成方法においては、ウェハの
周辺部と中心部とのエッチング量が異なり、素子が稠密
に形成されるセル部分と素子が稠密に形成されない周辺
回路部とのエッチング量を正確に調節しがたいマイクロ
ローディング効果が発生してエッチング率が変わるた
め、ウェハの周辺部と中心部で、又はセル部分及び周辺
回路部でトレンチの深さを正確に調節し難い。そのた
め、素子隔離領域としての信頼度を低下させる問題点が
発生した。本発明は、上記のような従来のＳＴＩを用い
た半導体素子隔離領域の形成方法の問題点を解決するた
めのもので、その目的は、半導体基板にトレンチを形成
するにあたって正確な深さのトレンチを形成できる半導
体素子隔離領域の形成方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の半導体素子隔離
領域の形成方法は、半導体基板上に第１絶縁膜及び第２
絶縁膜を順次に形成する段階と、第２絶縁膜の隔離領域
形成部分を選択的に除去する段階と、隔離領域の半導体
基板に一定の深さに不純物イオンを注入する段階と、隔
離領域の第１絶縁膜及び半導体基板を選択的にエッチン
グしてトレンチを形成する段階と、そのトレンチ内に第
３絶縁膜を選択的に形成して隔離絶縁膜を形成する段階
とを備える。
領域の形成方法は、半導体基板上に第１絶縁膜及び第２
絶縁膜を順次に形成する段階と、第２絶縁膜の隔離領域
形成部分を選択的に除去する段階と、隔離領域の半導体
基板に一定の深さに不純物イオンを注入する段階と、隔
離領域の第１絶縁膜及び半導体基板を選択的にエッチン
グしてトレンチを形成する段階と、そのトレンチ内に第
３絶縁膜を選択的に形成して隔離絶縁膜を形成する段階
とを備える。
【０００７】
【発明の実施の形態】以下、本発明１実施形態の半導体
素子隔離領域の形成方法を図４〜６に基づいて説明す
る。まず、図４（ａ）に示すように、隔離領域Ｆ及び活
性領域Ａを定めた半導体基板１０上に第１絶縁膜として
使用するパッド酸化膜１１を形成し、その上に第２絶縁
膜として使用する窒化膜１２を形成する（同図ｂ）。次
に図４（ｃ）に示すように、前記窒化膜１２上にフォト
レジスト１３を形成した後、露光及び現像工程で隔離領
域Ｆのフォトレジスト１３を選択的に除去する。
素子隔離領域の形成方法を図４〜６に基づいて説明す
る。まず、図４（ａ）に示すように、隔離領域Ｆ及び活
性領域Ａを定めた半導体基板１０上に第１絶縁膜として
使用するパッド酸化膜１１を形成し、その上に第２絶縁
膜として使用する窒化膜１２を形成する（同図ｂ）。次
に図４（ｃ）に示すように、前記窒化膜１２上にフォト
レジスト１３を形成した後、露光及び現像工程で隔離領
域Ｆのフォトレジスト１３を選択的に除去する。
【０００８】図５（ｄ）に示すように、パターニングさ
れたフォトレジスト１３をマスクにして窒化膜１２を選
択的に除去して隔離領域Ｆのパッド酸化膜１１、すなわ
ち、第１絶縁膜を露出させる。その後、図５（ｅ）に示
すように、不純物イオン注入工程を実施して隔離領域Ｆ
と定められた半導体基板１０に一定の深さに不純物イオ
ンを注入する。このとき、不純物イオンは０．４μｍ以
上の深さに注入する。そして、不純物イオンは、原子量
が比較的重いイオンとして分類されたイオンを使用す
る。好ましくは、Ａｓ、Ｉｎ、Ｓｂイオンのうちのいず
れか１つのイオンを注入する。この不純物イオンの注入
により単結晶状の半導体基板１０の結合の構造が損傷さ
れ、緩くなる。そして、損傷の程度がある臨界値に到達
すると、その損傷の部分は実質的に結合力の弱い構造で
ある非晶質構造となる。又、イオン注入後の損傷の回復
のための熱処理をしても、イオン注入された半導体基板
とイオン注入されなかった半導体基板のエッチング選択
比は異なる。
れたフォトレジスト１３をマスクにして窒化膜１２を選
択的に除去して隔離領域Ｆのパッド酸化膜１１、すなわ
ち、第１絶縁膜を露出させる。その後、図５（ｅ）に示
すように、不純物イオン注入工程を実施して隔離領域Ｆ
と定められた半導体基板１０に一定の深さに不純物イオ
ンを注入する。このとき、不純物イオンは０．４μｍ以
上の深さに注入する。そして、不純物イオンは、原子量
が比較的重いイオンとして分類されたイオンを使用す
る。好ましくは、Ａｓ、Ｉｎ、Ｓｂイオンのうちのいず
れか１つのイオンを注入する。この不純物イオンの注入
により単結晶状の半導体基板１０の結合の構造が損傷さ
れ、緩くなる。そして、損傷の程度がある臨界値に到達
すると、その損傷の部分は実質的に結合力の弱い構造で
ある非晶質構造となる。又、イオン注入後の損傷の回復
のための熱処理をしても、イオン注入された半導体基板
とイオン注入されなかった半導体基板のエッチング選択
比は異なる。
【０００９】図６（ｆ）に示すように、フォトレジスト
１３をマスクに用いてパッド酸化膜１１をエッチングし
て、かつ半導体基板１０を一定の深さにエッチングす
る。このとき、エッチングの深さは０．４μｍ以上であ
り、不純物イオンが注入された深さだけエッチングす
る。そして、エッチング方法としては乾式エッチング法
を使用する。最後に、図６（ｇ）に示すように、前記フ
ォトレジスト１３を除去し、トレンチ１４内に第３絶縁
膜のＣＶＤ酸化膜を選択的に形成して隔離酸化膜１５と
して使用する。その後、窒化膜１２及びパッド酸化膜１
１を除去して隔離領域の形成工程を完了する。
１３をマスクに用いてパッド酸化膜１１をエッチングし
て、かつ半導体基板１０を一定の深さにエッチングす
る。このとき、エッチングの深さは０．４μｍ以上であ
り、不純物イオンが注入された深さだけエッチングす
る。そして、エッチング方法としては乾式エッチング法
を使用する。最後に、図６（ｇ）に示すように、前記フ
ォトレジスト１３を除去し、トレンチ１４内に第３絶縁
膜のＣＶＤ酸化膜を選択的に形成して隔離酸化膜１５と
して使用する。その後、窒化膜１２及びパッド酸化膜１
１を除去して隔離領域の形成工程を完了する。
【００１０】
【発明の効果】本発明の半導体素子隔離領域の形成方法
においては、半導体基板の隔離領域にトレンチを形成す
る前に比較的に原子量の大きい（重い）イオンとして分
類された不純物イオン（例えば、Ａｓ、Ｉｎ、Ｓｂ）を
注入して半導体基板の結合の構造を緩くした後、乾式エ
ッチングをしてトレンチを形成した。すなわち、イオン
拡散運動量が比較的少なくてダメージが大きい不純物イ
オンを半導体基板内に注入して単結晶構造を緩くする
か、又は非晶質構造に変化させて乾式エッチングしたの
で、その部分は他の部分に比べてエッチングし易くな
り、セル部と周辺回路部、又はウェハの周辺部と中心部
のエッチング率の差がなくなりマイクロローディング効
果を減少させることができ、ＳＴＩを用いた隔離領域の
信頼度を向上させる効果があり、ギガＤＲＡＭ級以上の
素子に使用して、素子の特性の向上を図ることができ
る。
においては、半導体基板の隔離領域にトレンチを形成す
る前に比較的に原子量の大きい（重い）イオンとして分
類された不純物イオン（例えば、Ａｓ、Ｉｎ、Ｓｂ）を
注入して半導体基板の結合の構造を緩くした後、乾式エ
ッチングをしてトレンチを形成した。すなわち、イオン
拡散運動量が比較的少なくてダメージが大きい不純物イ
オンを半導体基板内に注入して単結晶構造を緩くする
か、又は非晶質構造に変化させて乾式エッチングしたの
で、その部分は他の部分に比べてエッチングし易くな
り、セル部と周辺回路部、又はウェハの周辺部と中心部
のエッチング率の差がなくなりマイクロローディング効
果を減少させることができ、ＳＴＩを用いた隔離領域の
信頼度を向上させる効果があり、ギガＤＲＡＭ級以上の
素子に使用して、素子の特性の向上を図ることができ
る。
【図１】従来の半導体素子隔離領域の形成工程を示す断
面図である。
面図である。
【図２】従来の半導体素子隔離領域の形成工程を示す断
面図である。
面図である。
【図３】従来の半導体素子隔離領域の形成工程を示す断
面図である。
面図である。
【図４】本発明実施形態の半導体素子隔離領域の形成工
程を示す断面図である。
程を示す断面図である。
【図５】本発明実施形態の半導体素子隔離領域の形成工
程を示す断面図である。
程を示す断面図である。
【図６】本発明実施形態の半導体素子隔離領域の形成工
程を示す断面図である。
程を示す断面図である。
１０ 半導体基板 １１ パッド酸化膜 １２ 窒化膜 １３ フォトレジスト １４ トレンチ １５ 隔離酸化膜
Claims (5)
- 【請求項１】 半導体基板上に第１絶縁膜及び第２絶縁
膜を順次に形成する段階と、 隔離領域の第２絶縁膜を選択的に除去する段階と、 前記隔離領域の半導体基板に一定の深さに不純物イオン
を注入する段階と、 前記隔離領域の第１絶縁膜及び半導体基板を選択的にエ
ッチングしてトレンチを形成する段階と、 前記トレンチ内に第３絶縁膜を形成して隔離絶縁膜を形
成する段階と、を備えることを特徴とする半導体素子隔
離領域の形成方法。 - 【請求項２】 前記不純物イオンの注入される深さは、
０．４μｍ以上であることを特徴とする請求項１に記載
の半導体素子隔離領域の形成方法。 - 【請求項３】 前記半導体基板を選択的にエッチングす
る深さは、不純物イオンの注入された深さまでであるこ
とを特徴とする請求項２に記載の半導体素子隔離領域の
形成方法。 - 【請求項４】 前記不純物イオンは重い原子のイオンを
使用することを特徴とする請求項１記載の半導体素子隔
離領域の形成方法。 - 【請求項５】 前記不純物イオンはＡｓ、Ｉｎ、Ｓｂイ
オンのうちのいずれか１つを使用することを特徴とする
請求項４に記載の半導体素子隔離領域の形成方法。
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