KR100685885B1 - 반도체 소자의 격리영역 형성방법 - Google Patents

반도체 소자의 격리영역 형성방법 Download PDF

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Abstract

본 발명은 고전압 소자 형성영역에서는 전계에 영향을 적게 받는 소자를 구현할 수 있고, 저전압 소자 형성영역(즉, 로직 영역)에서는 디자인 룰을 줄일 수 있는 필드 절연막들을 형성하기에 알맞은 반도체 소자의 격리영역 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자의 격리영역 형성방법은 고전압 소자 형성 영역(이하, 제 1 영역)과 저전압 소자 형성 영역(이하, 제 2 영역)이 정의된 반도체 기판에 격리영역을 형성함에 있어서, 상기 반도체 기판상에 제 1, 제 2 패드 절연막을 증착하는 제 1 단계; 상기 제 1, 제 2 영역의 제 1, 제 2 격리영역에 서로 다른 경사를 갖도록 상기 제 2 패드 절연막을 식각하는 제 2 단계; 상기 제 1 영역의 제 1 격리영역과, 상기 제 2 영역의 제 2 격리영역에 버즈 빅(bird's beak)의 사이즈가 다른 제 1, 제 2 필드 절연막을 형성하는 제 3 단계를 포함함을 특징으로 한다.
버즈 빅, 필드 절연막, 경사, 격리영역, 로코스

Description

반도체 소자의 격리영역 형성방법{METHOD FOR FABRICATING ISOLATION REGION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 격리영역 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 격리영역 형성방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체 기판 21 : 제 1 패드 절연막
22 : 제 2 패드 절연막 23 : 제 1 격리영역
24 : 제 1 감광막 패턴 25 : 제 2 격리영역
26 : 제 2 감광막 패턴 27a, 27b : 제 1, 제 2 필드 절연막
본 발명은 반도체 소자에 대한 것으로, 특히 고전압 소자 형성영역에서는 전계에 영향을 적게 받는 소자를 구현할 수 있고, 저전압 소자 형성영역(즉, 로직 영역)에서는 디자인 룰을 줄일 수 있는 필드 절연막들을 구비한 반도체 소자의 격리 영역 형성방법에 관한 것이다.
아날로그 고전압 공정(high voltage process)이나 고전력 공정(high power process)에서 전계(electric field)를 분산시키는 방법들은 상당히 중요하다.
그 중에서도 필드 산화막을 사용하여 소자와 소자를 격리시킬 경우 더욱더 전계 치우침 현상이 나타나서 그 계면을 통해서 누설전류나 브레이크 다운과 같은 문제가 발생할 수 있다. 특히, 아날로그 고전압 공정(high voltage process)은 로코스(LOCOS) 공정을 사용하여서 로직 소자를 격리시키고, 고전압 소자에서 드레인 확장 영역의 전계가 크게 걸릴 경우 보호하는 역할을 한다.
이하, 첨부 도면을 참조하여 종래의 로코스(LOCOS) 공정을 이용한 반도체 소자의 격리영역 형성방법에 대하여 설명하면 다음과 같다.
종래 기술을 설명하기에 앞서서, 반도체 기판은 고전압 소자 형성 영역(이하, 제 1 영역으로 설명함.)과 저전압 소자 형성 영역(이하, 제 2 영역으로 설명함.)으로 나뉘어 정의되어 있고, 제 1, 제 2 영역에는 활성영역과 격리영역이 정의되어 있다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(10)상에 패드 산화막(11)과 패드 질화막(12)을 증착한다.
이후에, 상기 패드 질화막(12)상에 감광막을 도포한 후 선택적으로 식각해서 감광막 패턴(13)을 형성한다. 이때 제 1, 제 2 영역에 동일한 크기의 제 1, 제 2 격리영역(14a, 14b)이 오픈 된다.
다음에, 도 1b에 도시한 바와 같이, 감광막 패턴(13)을 마스크로 패드 질화 막(12)을 식각한다.
이어서, 도 1c에 도시한 바와 같이, 산화 공정을 실시하여 오픈된 제 1, 제 2 격리영역(14a, 14b)에 제 1, 제 2 필드 산화막(15a, 15b)을 형성한다. 이때 제 1, 제 2 필드 산화막(15a, 15b)의 가장자리에는 버즈 빅(bird's beak)이 형성된다. 다음에 감광막 패턴(13)을 제거한다.
이후에 제 1, 제 2 영역에 각각 고전압 소자용 트랜지스터와 저전압 소자용 트랜지스터를 형성한다.
상기와 같이 로코스 공정을 진행하면, 고전압 소자 형성영역(제 1 영역)과 저전압 소자 형성영역(제 2 영역)에 동일 크기의 버즈 빅(bird's beak)을 갖는 제 1, 제 2 필드 산화막(15a, 15b)이 형성된다.
상기 제 1, 제 2 필드 산화막(15a, 15b)은 고전압 소자에 초점을 맞추어 진행하므로 제 1, 제 2 필드 산화막(15a, 15b) 가장자리의 버즈 빅은 둘다 완만하고 크게 형성된다.
그러나, 상기 종래의 반도체 소자의 격리영역 형성방법은 다음과 같은 문제가 있다.
고전압 소자 형성영역과 저전압 소자 형성영역에 제 1, 제 2 필드 산화막을 형성할 경우, 저전압 소자 형성영역에서의 제 2 필드 산화막 가장자리의 버즈 빅도 고전압 소자 형성영역에서와 같이 완만하고 크게 형성되므로, 제 2 필드 산화막을 저전압 소자 형성영역에 적용하기에는 디자인 룰(design rule)이 커지게 되는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 고전압 소자 형성영역에서는 전계에 영향을 적게 받는 소자를 구현할 수 있고, 저전압 소자 형성영역(즉, 로직 영역)에서는 디자인 룰을 줄일 수 있는 필드 절연막들을 형성하기에 알맞은 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 격리영역 형성방법은 고전압 소자 형성 영역(이하, 제 1 영역)과 저전압 소자 형성 영역(이하, 제 2 영역)이 정의된 반도체 기판에 격리영역을 형성함에 있어서, 상기 반도체 기판상에 제 1, 제 2 패드 절연막을 증착하는 제 1 단계; 상기 제 1, 제 2 영역의 제 1, 제 2 격리영역에 서로 다른 경사를 갖도록 상기 제 2 패드 절연막을 식각하는 제 2 단계; 상기 제 1 영역의 제 1 격리영역과, 상기 제 2 영역의 제 2 격리영역에 버즈 빅(bird's beak)의 사이즈가 다른 제 1, 제 2 필드 절연막을 형성하는 제 3 단계를 포함함을 특징으로 한다.
상기 제 1 패드 절연막은 산화막으로 형성하고, 상기 제 2 패드 절연막은 질화막으로 형성함을 특징으로 한다.
상기 제 2 단계는, 상기 제 2 패드 절연막상에 제 1 감광막 패턴을 형성하는 단계, 상기 제 1 감광막 패턴을 마스크로 상기 제 1 격리영역의 상기 제 2 패드 절연막을 경사 식각하는 단계, 상기 제 2 패드 절연막상에 제 2 감광막 패턴을 형성하는 단계, 상기 제 2 감광막 패턴을 마스크로 상기 제 2 격리영역의 상기 제 2 패 드 절연막을 수직 식각하는 단계를 포함함을 특징으로 한다.
상기 경사 식각은 폴리머(polymer)가 많이 발생하는 방법(recipe)을 이용하여 진행함을 특징으로 한다.
상기 제 1 영역의 제 1 격리영역에 형성된 상기 제 1 필드 절연막의 버즈 빅(bird's beak)은 완만한 경사를 갖도록 형성되고, 제 2 영역의 제 2 격리영역에 형성된 상기 제 2 필드 절연막은 상기 제 1 필드 절연막의 버즈 빅(bird's beak) 보다 그 크기가 작게 최소화되어 있음을 특징으로 한다.
코스트 다운(Cost down) 및 제품의 크기 축소에 따라 SoC의 필요성이 점점 더 커지고 있다. 특히 로직(Logic)에 아날로그(analog) 공정 및 소자를 결합하는 구조는 일반적인 추세이다. 그런데 이 경우 로직(logic)에서 발생하는 노이즈(noise)를 차단하기가 힘들고 고전력(high power) 공정을 집적하기는 더욱 어려운 실정이다. 그래서 아날로그 고전압(analog high voltage) 공정 기술에 로직(logic)을 집적시키는 개념의 SoC 개념이 확산되고 있다. 즉 고전압(High voltage)이나 고전력 공정(High power process)에 로직 요소(logic component)들을 효과적으로 접합하는 방법들은 코스트 다운(cost down) 뿐만 아니라 소자의 특성을 최적화하여 아날로그(analog) SoC를 확산하는 밑거름이 될 것이다. 이때 저전압 로직 공정(low voltage logic process)을 같이 진행할 경우, 저전압 로직 공정에서는 디자인 룰(design rule)을 줄이기 위해서 버즈 빅(bird's beak)이 작은 로코스(LOCOS) 공정을 선호하고, 고전압 아날로그(high voltage analog) 공정에서는 전계(electric field)를 적절하게 분산시키기 위해 부드러운(smooth) 즉, 완만한 버즈 믹(bird's beak)을 갖는 로코스(LOCOS)가 선호된다. 그리고 0.25㎛ 이하 급에서는 네로우 위드스 이팩트(narrow width effect) 및 스몰 지오메트리 이팩트(small geometry effect)를 고려하여 셀로우 트랜지 격리 공정(STI process)을 사용하여야만 로직(logic) 소자를 최적화 할 수 있는데, 이는 STI 공정을 사용하는 아날로그 고전압 공정(analog HV process)인 경우에 공정 기술 개발의 큰 걸림돌이 된다. 때문에, 로코스(LOCOS)를 사용하는 고전압이나 고전력 공정(high voltage or high power process)은 정션(junction)에 걸리는 전계를 완화해 주기 위해서 로코스(LOCOS)의 가장자리가 부드러운(smooth) 로코스(LOCOS) 공정을 사용하여 로코스(LOCOS)의 에지(edge)에 걸리는 전계 효과를 감소시켜 전류 누설(leakage) 뿐만 아니라 신뢰성(reliability) 혹은 SOA (safe operating area) 관점에서 안정적인 소자를 만들어야 한다. 아날로그(Analog) SoC인 경우 고전압(High voltage) 소자와 로직(logic) 소자를 함께 집적(integration)하면서 아날로그(analog) 고전압(HV:High Voltage) 소자와 로직(logic) 소자를 최적화하기 위해서는 우선적으로 이 로코스(LOCOS) 공정의 최적화가 일어나야 하고, 이를 위해서 듀얼 버즈 빅(dual bird's beak) 로코스(LOCOS) 공정이 제안되는 경우가 있다. 이 경우 로직(logic) 소자 관점에서는 디자인 룰(design rule)을 줄여서 코스트 다운(cost down)을 하고 고전압(high voltage) 소자 관점에서는 부드럽게 즉, 완만한 버즈 빅(bird's beak) 로코스(LOCOS)를 만들어 안정적인 고전압(high voltage) 소자를 제작하여야 한다.
본 발명은 이와 같은 두 가지 이상의 버즈 빅(bird's beak)을 갖는 로코스(LOSOS) 구조를 제작하는데 있어서, 이중 경사(dual slope) 구조를 이용한 듀얼 버 즈 빅(dual bird's beak) 로코스(LOCOS) 공정 방법을 제안하고자 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자의 격리영역 형성방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 격리영역 형성방법을 나타낸 공정 단면도이다.
본 발명을 설명하기에 앞서서, 반도체 기판은 고전압 소자 형성 영역(이하, 제 1 영역으로 설명함.)과 저전압 소자 형성 영역(이하, 제 2 영역으로 설명함.)으로 나뉘어 정의되어 있고, 제 1, 제 2 영역에는 활성영역과 격리영역이 정의되어 있다.
본 발명에 따른 반도체 소자의 격리영역 형성방법은, 도 2a에 도시한 바와 같이, 반도체 기판(20)상에 제 1, 제 2 패드 절연막(21, 22)을 증착한다.
이때 제 1 패드 절연막(21)은 산화막으로 형성하고, 제 2 패드 절연막(22)은 질화막으로 형성한다.
이후에, 도 2b에 도시한 바와 같이, 상기 제 2 패드 절연막(22)상에 제 1 감광막을 도포한 후 선택적으로 식각해서 제 1 영역에 제 1 격리영역(23)이 오픈되도록 제 1 감광막 패턴(24)을 형성한다.
다음에, 도 2c에 도시한 바와 같이, 제 1 감광막 패턴(24)을 마스크로 제 2 패드 절연막(22)을 경사 식각한 후, 제 1 감광막 패턴(24)을 제거한다. 이때 제 2 패드 절연막(22)은 폴리머(polymer)가 많이 발생하는 방법(recipe)을 이용하여 경사 식각 되도록 한다.
이어서, 도 2d에 도시한 바와 같이, 상기 제 2 패드 절연막(22)상에 제 2 감광막을 도포한 후 선택적으로 식각해서 제 2 영역에 제 2 격리영역(25)이 오픈되도록 제 2 감광막 패턴(26)을 형성한다.
다음에, 도 2e에 도시한 바와 같이, 제 2 감광막 패턴(26)을 마스크로 제 2 패드 절연막(22)을 수직 식각한 후, 제 2 감광막 패턴(26)을 제거한다.
상기에서와 같이 패드 절연막(22)은 제 1, 제 2 영역의 제 1, 제 2 격리영역(23, 25)에 서로 다른 경사를 갖도록 식각된다.
이후에, 도 2f에 도시한 바와 같이, 산화 공정을 실시하여 오픈된 제 1, 제 2 격리영역(23, 25)에 제 1, 제 2 필드 절연막(27a, 27b)을 형성한다. 이때 제 1, 제 2 필드 절연막(27a, 27b)의 가장자리에는 버즈 빅(bird's beak)이 형성된다.
다음에, 상기 제 2 패드 절연막(22)을 습식식각으로 제거한다.
이어서, 제 1, 제 2 영역의 활성영역에 각각 고전압 소자용 트랜지스터와 저전압 소자용 트랜지스터를 형성한다.
상기에서 제 1 영역에서는 제 1 격리영역(23)의 제 2 패드 절연막(22)이 경사지도록 식각되고, 제 2 영역에서는 제 2 격리영역(25)의 제 2 패드 절연막(22)이 수직 식각되므로, 차후에 제 1 영역의 제 1 필드 절연막(27a)의 버즈 빅(bird's beak)은 완만한 경사를 갖도록 형성되고, 제 2 필드 절연막(27b)의 버즈 빅(bird's beak)은 제 1 필드 절연막(27a)의 버즈 빅(bird's beak) 보다 그 크기가 작게 최소화되어 있다.
상기와 같은 공정에 의해서, 본 발명은 2개의 서로 다른 로코스(LOCOS) 에지 특성을 갖는 즉, 길이가 다른 2개의 버즈 빅(bird's beak)을 갖는 격리영역을 형성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 반도체 소자의 격리영역 형성방법은 다음과 같은 효과가 있다.
고전압 소자 형성영역에서는 버즈 빅이 완만한 경사를 갖도록 형성하여 전계에 영향을 적게 받는 소자를 구현할 수 있고, 저전압 소자 형성영역(즉, 로직 영역)에서는 버즈 빅의 크기를 최소화하여 디자인 룰을 줄일 수 있다.

Claims (5)

  1. 고전압 소자 형성 영역(이하, 제 1 영역)과 저전압 소자 형성 영역(이하, 제 2 영역)이 정의된 반도체 기판에 격리영역을 형성함에 있어서,
    상기 반도체 기판상에 제 1, 제 2 패드 절연막을 증착하는 제 1 단계;
    상기 제 1, 제 2 영역의 제 1, 제 2 격리영역에 서로 다른 경사를 갖도록 상기 제 2 패드 절연막을 식각하는 제 2 단계;
    상기 제 1 영역의 제 1 격리영역과, 상기 제 2 영역의 제 2 격리영역에 버즈 빅(bird's beak)의 사이즈가 다른 제 1, 제 2 필드 절연막을 형성하는 제 3 단계를 포함함을 특징으로 하는 반도체소자의 격리영역 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 패드 절연막은 산화막으로 형성하고, 상기 제 2 패드 절연막은 질화막으로 형성함을 특징으로 하는 반도체소자의 격리영역 형성방법.
  3. 제 1 항에 있어서,
    상기 제 2 단계는, 상기 제 2 패드 절연막상에 제 1 감광막 패턴을 형성하는 단계,
    상기 제 1 감광막 패턴을 마스크로 상기 제 1 격리영역의 상기 제 2 패드 절연막을 경사 식각하는 단계,
    상기 제 2 패드 절연막상에 제 2 감광막 패턴을 형성하는 단계,
    상기 제 2 감광막 패턴을 마스크로 상기 제 2 격리영역의 상기 제 2 패드 절연막을 수직 식각하는 단계를 포함함을 특징으로 하는 반도체소자의 격리영역 형성방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 영역의 제 1 격리영역에 형성된 상기 제 1 필드 절연막의 버즈 빅(bird's beak)은 상기 제 2 영역의 제 2 격리영역에 형성된 상기 제 2 필드 절연막 의 버즈 빅(bird's beak) 보다 경사가 완만하고,
    상기 제 2 영역의 제 2 격리영역에 형성된 상기 제 2 필드 절연막의 버즈 빅(bird's beak)은 상기 제 1 필드 절연막의 버즈 빅(bird's beak) 보다 그 크기가 작게 최소화되어 있음을 특징으로 하는 반도체소자의 격리영역 형성방법.
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