CN106571389A - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，本发明通过在设置在基底内的第一栅极结构，并通过设置在第一层间介质层和所述隔离结构内的第一插塞实现所述第一栅极结构与外部电路的连接，并在沟道层表面设置第二栅极结构，也就是说，本发明所提供的晶体管包括位于沟道层上下两侧的两个栅极结构，两个栅极结构共用源区或漏区，因此能够使沟道层形成有栅极结构的两面均分布有沟道。所以所述晶体管源区和漏区之间的导通电流能够分布沟道层的两面，从而增大所述晶体管漏极电流，进而减小所述晶体管的导通电阻，改善所述晶体管所形成芯片的性能。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种晶体管及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。
对于射频领域广泛应用的射频芯片而言，芯片内晶体管的导通电阻(Ron)与截断电容(Coff)的乘积是表示芯片射频性能的重要指标——乘积值越小，芯片射频性能越好。
对于栅极尺寸一定的晶体管而言，导通电阻的大小与漏极电流的大小成反比。但是随着晶体管尺寸的减小，晶体管漏极电流的增大越来越难。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，以提高晶体管漏极电流。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
形成基底，所述基底内形成有第一栅极结构、覆盖所述第一栅极结构的沟道层，所述沟道层内形成有隔离结构；
在所述沟道层表面形成第二栅极结构；
在所述第二栅极结构两侧的沟道层内形成源区或漏区；
形成覆盖所述基底和第二栅极结构的第一层间介质层；
刻蚀所述第一层间介质层和所述隔离结构，以形成能露出所述第一栅极结构的第一接触孔；
刻蚀所述第一层间介质层以形成露出第二栅极结构的第二接触孔和露出漏区的第三接触孔；
向所述第一接触孔、第二接触孔和第三接触孔中填充导电材料以分别形成第一插塞、第二插塞和第三插塞。
可选的，形成基底的步骤包括：衬底，所述第一衬底内形成有沟道层，所述沟道层内形成有隔离结构以及位于隔离结构之间的阱区；形成位于所述第一衬底表面的第一栅极结构；形成覆盖所述第一衬底和所述第一栅极结构的第二层间介质层；提供第二衬底，并使所述第二衬底和所述第一衬底上的第二层间介质层键合，所述第一衬底未与所述第二衬底键合的面为背面；通过减薄工艺对所述第一衬底的背面进行减薄，以露出所述沟道层。
可选的，所述第一衬底为绝缘层上硅结构，包括底层硅、位于所述底层硅表面的氧化层以及位于氧化层表面的顶层硅，所述沟道层位于所述顶层硅内；形成所述第一栅极结构的步骤包括：形成位于所述顶层硅表面的第一栅极结构；形成所述第二层间介质层的步骤包括：形成覆盖所述顶层硅表面和所述第一栅极结构的第二层间介质层；所述第一衬底的背面为所述底层硅未与所述氧化层相连的一面；所述通过减薄工艺对所述第一衬底的背面进行减薄的步骤包括：依次去除所述底层硅和所述氧化层，以露出沟道层表面。
可选的，所述形成第一衬底的步骤包括：提供绝缘层上硅结构；在顶层硅内形成隔离结构，并对所述隔离结构之间的顶层硅进行离子注入。
可选的，依次去除所述底层硅和所述氧化层的步骤包括：通过化学机械研磨的方式去除部分厚度的所述底层硅；以所述氧化层为停止层，通过湿法刻蚀去除剩余的所述底层硅；通过干法刻蚀的方式去除部分所述氧化层；通过湿法刻蚀去除剩余的所述氧化物层，以露出所述沟道层表面。
可选的，所述第一衬底为半导体衬底；所述形成第一衬底的步骤包括：提供半导体衬底，所述半导体衬底包括用于形成所述沟道层的第一面以及与所述第一面相对的第二面；所述半导体衬底中包括平行于所述第一面的减薄停止层，所述沟道层位于所述减薄停止层与所述第一面之间；形成所述第一栅极结构的步骤包括：形成位于所述半导体衬底第一面上的第一栅极结构；形成所述第二层间介质层的步骤包括：形成覆盖所述半导体衬底第一面和所述第一栅极结构的第二层间介质层；所述第一衬底的背面为所述半导体衬底的第二面；通过减薄工艺对所述第一衬底的背面进行减薄的步骤包括：以所述减薄停止层为停止层，对所述半导体衬底的第二面进行减薄处理，并露出所述半导体衬底内的沟道层表面。
可选的，所述形成第一衬底的步骤包括：提供半导体衬底；在所述半导体衬底第一面中形成隔离结构，并对所述隔离结构之间的沟道层进行离子注入。
可选的，对所述半导体衬底的第二面进行减薄处理的步骤包括：对所述半导体衬底第二面进行化学机械研磨，以去除部分厚度的半导体衬底；通过湿法刻蚀去除剩余的所述半导体衬底，所述湿法刻蚀停止于所述减薄停止层；去除所述减薄停止层，以露出所述半导体衬底内的沟道层表面。
可选的，所述在所述第二栅极结构两侧的沟道层内形成源区或漏区的步骤依次包括：采用轻掺杂漏注入工艺在所述第二栅极结构两侧的沟道层内形成轻掺杂区；形成位于第二栅极两侧的侧墙；采用源漏注入工艺在所述第二栅极结构以及所述侧墙两侧的沟道层内形成源区或漏区。
可选的，形成源区或漏区的步骤之后，形成所述第一层间介质层的步骤之前，所述形成方法还包括：形成覆盖所述第二栅极结构和所述源区或者漏区的连接层；形成第二接触孔和第三接触孔的步骤包括：所述第二接触孔和所述第三接触孔底部分别露出所述第二栅极结构和所述源区或者漏区的连接层；形成第二插塞和第三插塞的步骤包括：所述第二插塞和第三插塞分别通过所述连接层与所述第二栅极和所述漏区相连。
可选的，所述形成基底的步骤包括：所述沟道层的厚度在以内。
可选的，形成所述源区或者漏区的步骤包括：所述源区或者漏区扩散至所述沟道层靠近所述第一栅极结构的一面。
可选的，形成所述第一接触孔的步骤之后，形成第一插塞的步骤之前，所述形成方法还包括：沿所述第一接触孔进行离子注入，在所述第一接触孔底部形成接触孔掺杂区。
可选的，所述第一栅极结构包括被所述沟道层和所述第二栅极结构覆盖的栅控部以及未被所述沟道层和所述第二栅极结构覆盖的连接部；形成第一接触孔的步骤包括：所述第一接触孔底部露出所述第一栅极结构的表面；形成所述第一插塞的步骤包括：所述第一插塞与所述第一栅极结构相连。
相应的，本发明还提供一种晶体管，包括：
基底，所述基底内形成有第一栅极结构以及覆盖所述第一栅极结构的沟道层，所述沟道层内形成有隔离结构；
位于所述沟道层表面的第二栅极结构；
位于所述第二栅极结构两侧的沟道层内的源区或漏区；
覆盖所述基底和所述第二栅极结构的第一层间介质层；
位于所述第一层间介质层和所述隔离结构内，与所述第一栅极结构相连的第一插塞；
位于所述第一层间介质层内，与所述第二栅极结构接触的第二插塞和与所述漏区接触的第三插塞。
可选的，所述第一栅极结构包括被所述沟道层和所述第二栅极结构覆盖的栅控部以及未被所述沟道层和所述第二栅极结构覆盖的连接部；所述第一插塞与所述第一栅极结构的连接部相连。
可选的，所述沟道层的厚度在以内。
可选的，所述源区或者漏区还分布于所述第一栅极结构两侧的沟道层内。
可选的，所述晶体管还包括：位于所述第二栅极结构两侧的侧墙；位于所述侧墙下方沟道层内的轻掺杂区；所述源区或者漏区位于轻掺杂区两侧的沟道层内。
可选的，所述晶体管还包括：覆盖所述第二栅极结构和所述源区或者漏区的连接层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过在设置在基底内的第一栅极结构，并通过设置在第一层间介质层和所述隔离结构内的第一插塞实现所述第一栅极结构与外部电路的连接，并在沟道层表面设置第二栅极结构，也就是说，本发明所提供的晶体管包括位于沟道层上下两侧的两个栅极结构，两个栅极结构共用源区或漏区，因此能够使沟道层形成有栅极结构的两面均分布有沟道。所以所述晶体管源区和漏区之间的导通电流能够分布沟道层的两面，从而增大所述晶体管漏极电流，进而减小所述晶体管的导通电阻，改善所述晶体管所形成芯片的性能。
本发明的可选方案中，形成基底的步骤中，可以采用绝缘层上硅结构作为第一衬底，能够保证在顶层硅中形成的沟道层厚度的均匀性；而且在形成第一栅极结构之后，对所述第一衬底的背面进行减薄处理的过程中，能够以绝缘层上硅结构中的氧化层为停止层，降低了对所述第一衬底的背面进行减薄处理的工艺难度；此外采用绝缘层上硅结构作为第一衬底的做法也能够提高对所述沟道层厚度的控制能力，从而降低了形成符合要求厚度的沟道层的工艺难度。因此采用绝缘层上硅结构能够降低了形成所述晶体管的工艺成本。
附图说明
图1是现有技术中一种半导体结构的结构示意图；
图2至图15是本发明所提供晶体管形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中的晶体管存在漏极电流难以增大的问题。现结合现有技术中晶体管结构分析晶体管漏极电流难以增大的原因：
参考图1，示出了现有技术中一种半导体结构的剖视结构示意图。
所述半导体结构包括基底10；位于基底10表面的晶体管20。所述晶体管20包括位于基底10表面的有源层21，所述有源层21内形成源区或漏区21a以及位于源区或漏区21a之间的沟道区21b；位于沟道区21b上方的栅极结构23；以及与所述栅极结构23和所述源区或漏区21a相连的插塞24。
如图1所述，所述晶体管20位于基底10的一面上，且仅有一个栅极结构23。因此，当所述晶体管20导通时，所述沟道区21b内的沟道主要分布在沟道区21b靠近栅极结构23一面的附近，也就是说，源区和漏区之间的导通电流仅仅分布在沟道区21b靠近栅极结构23一面的附近，而沟道区21b远离栅极结构23一面附近的导通电流很小。
因此在栅极尺寸一定的情况下，随着晶体管尺寸的减小，晶体管漏极电流的增大越来越难。
为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：
形成基底，所述基底内形成有第一栅极结构、覆盖所述第一栅极结构的沟道层，所述沟道层内形成有隔离结构；在所述沟道层表面形成第二栅极结构；在所述第二栅极结构两侧的沟道层内形成源区或漏区；形成覆盖所述基底和第二栅极结构的第一层间介质层；刻蚀所述第一层间介质层和所述隔离结构，以形成能露出所述第一栅极结构的第一接触孔；刻蚀所述第一层间介质层以形成露出第二栅极结构的第二接触孔和露出漏区的第三接触孔；向所述第一接触孔、第二接触孔和第三接触孔中填充导电材料以分别形成第一插塞、第二插塞和第三插塞。
本发明通过在设置在基底内的第一栅极结构，并通过设置在第一层间介质层和所述隔离结构内的第一插塞实现所述第一栅极结构与外部电路的连接，并在沟道层表面设置第二栅极结构，也就是说，本发明所提供的晶体管包括位于沟道层上下两侧的两个栅极结构，两个栅极结构共用源区或漏区，因此能够使沟道层形成有栅极结构的两面均分布有沟道。所以所述晶体管源区和漏区之间的导通电流能够分布沟道层的两面，从而增大所述晶体管漏极电流，进而减小所述晶体管的导通电阻，改善所述晶体管所形成芯片的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图15，示出了本发明所提供晶体管形成方法一实施例各个步骤的结构示意图。
参考图2至图5，首先形成基底100，所述基底100内形成有第一栅极结构110、覆盖所述第一栅极结构110的沟道层120，所述沟道层120内形成有隔离结构130。
具体的，形成基底100的步骤包括：
参考图2，首先形成第一衬底100a，所述第一衬底100a内形成有沟道层120，所述沟道层120内形成有隔离结构130。
本实施例中，所述第一衬底100a为绝缘层上硅结构(Silicon On Insulator,SOI)，包括底层硅101a、位于所述底层硅表面的氧化层102a以及位于氧化层102a表面的顶层硅103a，所述沟道层120形成于所述顶层硅103a内。
SOI结构通过在绝缘体上形成半导体层，可以实现集成电路中元器件的介质隔离，能够彻底消除半导体器件的寄生闩锁效应，而且具有寄生电容小、集成度高、速度快、工艺简单等优势，因此被广泛应用于射频领域。
此外采用SOI结构作为第一衬底100a，能够保证在顶层硅103a中沟道层厚度的均匀性，能够提高对沟道层厚度的控制能力，从而降低了形成符合要求厚度的沟道层的工艺难度。
具体的，形成第一衬底100a的步骤包括：首先提供SOI结构；之后，在顶层硅103a内形成隔离结构130，并对隔离结构130之间的顶层硅进行离子注入。
隔离结构130之间受到离子注入的沟道层形成阱区120a。后续在所述阱区120a内形成所述晶体管的源区或者漏区，因此所述阱区120a内具有掺杂离子。根据所形成晶体管的类型，所述阱区120a内的掺杂离子为P型离子或者N型离子。
具体的，形成所述隔离结构130的步骤包括：在顶层硅103a表面形成第一图形化层，所述第一图形化层露出隔离结构130的顶层硅103a表面；以所述第一图形化层为掩膜，刻蚀所述顶层硅103a，形成隔离沟槽；在所述隔离沟槽内填充介质材料，以形成隔离结构130。
之后，对隔离结构130之间的顶层硅103a进行离子注入的步骤包括：在顶层硅103a表面形成第二图形化层，所述第二图形化层露出所述阱区120a的顶层硅103a表面；以所述第二图形化层为掩膜，对所述顶层硅103a进行离子注入。
本实施例中，所述第一图形化层和第二图形化层为图形化的光刻胶层，所述图形化的光刻胶层可以采用涂布工艺和曝光显影工艺形成。
在形成第一衬底100a之后，形成第一栅极结构110。具体的，所述第一栅极结构110位于所述阱区120a表面。
具体的，所述第一栅极结构110包括位于所述阱区120a表面的第一栅氧层以及位于第一栅氧层表面的第一栅极。本实施例中，所述阱区120a形成于顶层硅103a内，因此形成所述第一栅极结构110的步骤包括：形成位于顶层硅103a表面的第一栅极结构110。
本实施例中，所述第一栅氧层的材料为氧化硅，第一栅极的材料为多晶硅。形成所述第一栅极结构110的步骤包括：在所述第一衬底100a表面依次形成第一栅氧膜和第一栅极膜；对所述第一栅极膜进行平坦化；在平坦化工艺之后，在所述第一栅极膜表面形成第一掩膜层，所述第一掩膜层覆盖需要形成第一栅极结构的部分栅极膜表面；以所述第一掩膜层为掩膜，刻蚀所述第一栅极膜和第一栅氧膜，直至露出所述第一衬底100a表面，形成第一栅极结构110。
需要说明的是，由于本实施例中，所述第一栅极结构110后续直接作为所形成晶体管的栅极使用，因此在形成第一栅极结构110的步骤之后，所述形成方法还包括：在第一栅极结构110表面形成氧化层(图中未标示)，以保护所述第一栅极结构110免受后续半导体工艺的影响。
在本发明的其他实施例中，所述第一衬底还可以为半导体衬底。
具体的，所述半导体衬底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。
由于后续需对所述第一衬底的背面进行减薄处理，以露出所述沟道层的表面，所述当所述第一衬底为半导体衬底时，形成所述第一衬底的步骤包括：提供半导体衬底，所述半导体衬底包括用于形成所述沟道层的第一面以及与所述第一面相对的第二面；所述半导体衬底中包括平行于所述第一面的减薄停止层。
具体的，所述减薄停止层可以采用氧化物材料。具体的，可以采用外延生长的方法形成所述减薄停止层。
所述沟道层位于所述减薄停止层与所述第一面之间。具体的，形成所述第一衬底的步骤包括：提供半导体衬底；在所述半导体衬底第一面中形成隔离结构，并对所述隔离结构之间的沟道层进行离子注入。类似的，隔离结构之间受到离子注入的沟道层形成阱区，后续用于形成所述晶体管的源区或者漏区。
由于所述沟道层位于所述减薄停止层与所述第一面之间，因此形成所述第一栅极结构的步骤包括：形成位于所述半导体衬底第一面上的第一栅极结构。
参考图3，形成第一栅极结构110之后，形成覆盖所述第一衬底100a和所述第一栅极结构110的第二层间介质层140。
需要说明的是，本实施例中，在形成第一栅极结构110的步骤之后，在形成第二层间介质层140的步骤之前，所述形成方法还包括：形成覆盖所述第一衬底100a和所述第一栅极结构110的缓冲层(图中未标示)，以减小所述第一衬底100a和所述第一栅极结构110与后续形成的第二层间介质层140之间的晶格失配，增强所述第二层间介质层140与所述第一衬底100a和所述第一栅极结构110之间的连接。具体的，所述缓冲层的材料为氮化硅。
本实施例中，所述第一栅极结构110形成于SOI结构的第一衬底100a的顶层硅103a表面，因此形成所述第二层间介质层140的步骤包括：形成覆盖所述顶层硅103a表面和所述第一栅极结构110的第二层间介质层140。
本实施例中，所述第二层间介质层140的材料为氧化硅。可以通过化学气相沉积等工艺在所述顶层硅103a表面和所述第一栅极结构110的表面形成第二层间介质层140。
本发明其他实施例中，所述第一衬底为半导体衬底，所述第一栅极结构形成于所述半导体衬底的第一面上。因此形成所述第二层间介质层的步骤包括：形成覆盖所述半导体衬底第一面和所述第一栅极结构的第二层间介质层。
需要说明的是，所述第二层间介质层140的表面需与第二衬底键合，因此在形成所述第二层间介质层140的步骤之后，所述形成方法还包括：对所述层间介质层140的表面进行平坦化处理，以获得平坦的键合平面。具体的，可以通过化学机械研磨的方法对所述第二层间介质层140的表面进行平坦化。
参考图4，提供第二衬底100b，并使所述第二衬底100b和所述第一衬底100a上的第二层间介质层140键合，所述第一衬底100a未与所述第二衬底100b键合的面为背面104a。
此外，为了实现所述第二衬底100b与所述第二层间介质层140之间的键合，在提供所述第二衬底100b的步骤之后，所述形成方法还包括：对所述第二衬底100b参与键合的表面进行非晶化预处理。
具体的，所述第二衬底100b包括键合面，对所述第二衬底100b参与键合的表面进行非晶化预处理的步骤包括：采用离子(例如Ar离子)轰击所述第二衬底100b的键合面，以使所述第二衬底100b的键合面上形成富陷阱区，以提高电阻，限制电荷的移动。
需要说明的是，本实施例中，对所述第二衬底100b参与键合的表面进行非晶化预处理的步骤之前，所述形成方法还包括：在所述第二衬底100b表面形成键合层101b，所述第二衬底100b通过所述键合层101b与所述第二层间介质层140键合。
因此所述第二衬底100b的键合面为所述键合层101b未连接所述第二衬底100b的表面。所以对所述第二衬底100b参与键合的表面进行非晶化预处理的步骤包括：对所述键合层101b未连接所述第二衬底100b的表面进行非晶化预处理。
需要说明的是，本实施例中，所述第一衬底100a为SOI结构。因此，所述第一衬底100a的背面为所述SOI结构底层硅未与所述氧化层相连的一面。在本发明的其他实施例中，当所述第一衬底100a为半导体衬底时，所述第一衬底的背面为与形成有第一栅极结构的半导体衬底第一面相对的第二面。
结合参考图5，通过减薄工艺对所述第一衬底100a的背面104a进行减薄，以露出所述沟道层120未形成第一栅极结构110的一面，形成基底100。
由于后续所述沟道层120未形成第一栅极结构110的一面形成第二栅极结构，需要对所述第一衬底100a的背面104a进行减薄，以露出所述沟道层120未形成第一栅极结构110的一面形成基底100。
本实施例中，所述第一衬底100a为SOI结构。因此，通过减薄工艺对所述第一衬底100a的背面104a进行减薄的步骤包括：依次去除SOI结构的第一衬底100a的底层硅101a和所述氧化物层102a，露出位于顶层硅103a内沟道层120的表面，以形成基底100。
具体的，依次去除SOI结构的第一衬底100a的底层硅101a和所述氧化物层102a的步骤包括：首先采用化学机械研磨的方式去除部分厚度的所述底层硅101a，以提高减薄工艺的效率；接着以所述氧化层102a为停止层，通过湿法刻蚀(例如HF湿法刻蚀)去除剩余的所述底层硅101a；之后通过干法刻蚀的方式去除部分厚度的所述氧化层102a；最后通过湿法刻蚀去除剩余的所述氧化物层102a，以露出形成于顶层硅103a内的沟道层120的表面，形成基底100。
利用SOI结构形成所述第一衬底100a，能够在进行减薄处理的过程中，可以利用SOI结构中的氧化层102a为减薄的停止层，降低了对所述第一衬底100a的背面进行减薄处理的工艺难度，降低工艺成本。
此外，需要说明的是，在通过湿法刻蚀去除剩余的所述氧化物层102a的步骤中，需要注意控制湿法刻蚀的过刻蚀量(Over Etch)，以使所述湿法刻蚀能够露出形成与顶层硅103a内的沟道层120的表面而不损伤所述沟道层120内的阱区120a。
在本发明的其他实施例中，当所述第一衬底为半导体衬底时，通过减薄工艺对所述第一衬底的背面进行减薄的步骤包括：以所述减薄停止层为停止层，对所述半导体衬底的第二面进行减薄处理，并露出所述半导体衬底内的沟道层表面，以形成基底。
具体的，首先，对所述半导体衬底第二面进行化学机械研磨，以去除部分厚度的半导体衬底；接着，通过湿法刻蚀去除剩余的所述半导体衬底，所述湿法刻蚀停止于所述减薄停止层；之后，再去除所述减薄停止层，以露出所述半导体衬底内的沟道层表面。
类似的，在去除所述减薄停止层的过程中，也需要注意控制工艺的过刻蚀量，以免半导体衬底内的阱区受损。
参考图6，在所述沟道层120表面形成第二栅极结构140。
具体的，所述第二栅极结构140位于所述阱区120a表面，包括位于沟道层120表面的第二栅氧层以及位于第二栅氧层表面的第二栅极。
本实施例中，所述第二栅氧层的材料为氧化硅，第二栅极的材料为多晶硅。形成所述第二栅极结构140的步骤包括：在所述基底100表面依次形成第二栅氧膜和第二栅极膜；对所述第二栅极膜进行平坦化；在平坦化工艺后，在所述第二栅极膜表面形成第二掩膜层，所述第二掩膜层覆盖需要形成第二栅极结构的部分栅极膜部分表面；以所述第二掩膜层为掩膜，刻蚀所述第二栅极膜和第二栅氧膜，直至露出所述基底表面，形成第二栅极结构140。
需要说明的是，由于本实施例中，所述第二栅极结构140后续直接作为所形成晶体管的栅极使用，因此在形成第二栅极结构140的步骤之后，所述形成方法还包括：在第二栅极结构140表面形成氧化物层(图中未标示)，以保护所述第二栅极结构140免受后续半导体工艺影响。
接着参考图7，在所述第二栅极结构140两侧的沟道层120内形成源区或漏区150。
具体的，形成源区或者漏区的步骤依次包括：
首先采用轻掺杂漏注入工艺(Lightly Doped Drain,LDD)在所述第二栅极结构140结构两侧的沟道层120内形成轻掺杂区151；之后在所述第二栅极结构140的两侧形成侧墙152；采用源漏注入工艺在所述第二栅极结构140以及所述侧墙152两侧的沟道层120内形成源区或者漏区150。
本实施例中，首先采用轻掺杂漏注入工艺(Lightly Doped Drain,LDD)在所述第二栅极结构140结构两侧的阱区内形成轻掺杂区151；之后在所述第二栅极结构140的两侧形成侧墙152；采用源漏注入工艺在所述第二栅极结构140以及所述侧墙152两侧的阱区内形成源区或者漏区150。因此，所述第二栅极结构140下方的阱区内形成沟道区，所述轻掺杂区151位于所述沟道区两端，而所述源区或者漏区150位于所述轻掺杂区151的两端。
轻掺杂漏注入工艺用于定义所形成晶体管的源区和漏区150的位置，能够使所述第二栅极结构140两侧的沟道层120中形成浅结，有助于减少所形成晶体管源区和漏区之间的沟道漏电流。
形成轻掺杂区151之后，在所述第二栅极结构140两侧形成的侧墙152用于围绕所述第二栅极结构140，防止后续进行的源漏注入工艺过于接近沟道以致可能发生源漏穿通。
具体的，所述侧墙152的材料可以为氧化硅。形成所述侧墙152的步骤包括：首先形成覆盖所述基底100以及所述第二栅极结构140的侧墙层；之后利用干法刻蚀工艺反刻所述侧墙层，在所述第二栅极结构140侧壁形成侧墙152。
需要说明的是，为了使所述第一栅极结构110以及所述第二栅极结构140能够共用所述源区或者漏区150，形成所述源区或者漏区150的步骤包括：所述源区或者漏区150扩散至所述沟道层120靠近所述第一栅极结构110的一面。
还需要说明的是，如果所述沟道层120的厚度过大，会使所述源区或者漏区150扩散至所述沟道层120靠近所述第一栅极结构110的一面难度较大，增加源漏注入工艺的难度，因此本实施例中，所述沟道层120的厚度在以内，以降低工艺难度，降低所述晶体管制造成本。
由于所述源区或者漏区150扩散至所述沟道层120靠近所述第一栅极结构110的一面，因此所述第一栅极结构110也能够控制所述源区或者漏区150之间的导通和截断。换句话说，所述第一栅极结构110和所述第二栅极结构140共用所述源区或者漏区150，因此所形成晶体管的沟道不仅分布在靠近第二栅极结构140的沟道层120内，还分布在靠近第一栅极结构110的沟道层120内。所以晶体管的源区和漏区之间的导通电流能够分布在沟道层120的两面，因此能够增大所述晶体管的漏极电流，进而减小所述晶体管的导通电阻，改善所述晶体管所形成芯片的性能。
参考图8，在形成源区或者漏区150之后，形成覆盖所述基底100和所述第二栅极结构140的第一层间介质层160。
需要说明的是，后续需形成与所述第二栅极结构140和所述源区或者漏区150相接处的插塞以实现所述晶体管与外部电路的连接，为减小所形成的插塞与所述第二栅极结构140和所述源区或者漏区150的接触电阻，本实施例中，在形成源区或者漏区150的步骤之后，在形成第二层间介质层160的步骤之前，所述形成方法还包括：形成覆盖所述第二栅极结构140和所述源区或者漏区150的连接层170。
所述连接层170的材料为金属硅化物(Silicide)，本实施例中，所述连接层170的材料为硅化镍。具体的，形成所述连接层170的步骤包括：形成图形化的阻挡层(Salicide Block，SAB，图中未标示)，所述图形化的阻挡层覆盖所述基底100以及侧墙152的表面，并露出所述第二栅极结构140和所述源区或者漏区150的表面；以所述图形化的阻挡层为掩膜，沉积连接层170，之后再去除所述阻挡层，以使连接层170仅覆盖所述第二栅极结构140和所述源区或者漏区150的表面。
之后，形成覆盖所述基底100、侧墙152以及所述连接层170表面的第一层间介质层160。
需要说明的是，在形成连接层170的步骤之后，在形成第一层间介质层160的步骤之前，所述形成方法还包括：形成覆盖所述基底100、侧墙170以及连接层170表面的缓冲层(图中未标示)，以减小所述第一层间介质层160与所述基底100、连接层170以及侧墙152之间的连接。具体的，所述缓冲层的材料为氮化硅。
还需要说明的是，为提高所形成晶体管的性能，在形成第一层间介质层160的步骤之后，所述形成方法还包括：对所述第一层间介质层160的表面进行平坦化处理，以获得较为平整的器件平面，为后续工艺提供便利。
结合参考图9和图10，其中图9示出了图8中沿A方向的俯视图，图10示出了图9中沿B-B’线的剖视图。刻蚀所述第一层间介质层160和所述隔离层130，以形成能露出所述第一栅极结构110的第一接触孔181。需要说明的是，图9中省略了第一层间介质层160。
本实施例中，所述第一栅结构110(如图8所述)包括被所述沟道层120和所述第二栅极结构140覆盖的栅控部111以及未被所述沟道层120和所述第二栅极结构140覆盖的连接部112。
因此，刻蚀所述第一层间介质层160和所述隔离层130以形成露出所述第一栅极结构110的第一接触孔181的步骤包括：所述第一接触孔181的底部露出所述第一栅极结构110的表面。
所述第一接触孔181用于实现第一栅极结构110与外部电路的连接。在第一层间介质层160和所述隔离层130内形成第一接触孔181，能够使所述第一接触孔181的开口方向与后续形成的露出第二栅极结构140以及漏区的接触孔的开口方向一致，从而使后续在接触孔中形成的插塞能够朝向所形成的晶体管的一个方向，能够简化所述晶体管与外部电路实现相连的结构。
具体的，形成所述第一接触孔181的步骤包括：在所述第一层间介质层160表面形成图形化的第三掩膜层，所述图形化的第三掩膜层露出需要形成第一接触孔180的部分第一层间介质层160表面；以所述图形化的第三掩膜层为掩膜，刻蚀所述第一层间介质层160和所述隔离层130，直至露出所述第一栅极结构110表面，形成第一接触孔181。
需要说明的是，在形成所述第一接触孔181的步骤之后，所述形成方法还包括：沿所述第一接触孔181进行离子注入，在所述第一接触孔181底部形成接触孔掺杂区，以减小后续在第一接触孔181内形成的第一插塞与所述第一栅极结构110的接触电阻，提高所形成晶体管的性能。
参考图11，结合参考图12，其中图12示出了图11中沿C方向的俯视图，在形成所述第一接触孔181之后，刻蚀所述第一层间介质层160以形成露出所述第二栅极结构140的第二接触孔182和露出漏区150d的第三接触孔183。
需要说明的是，本实施例中，所述第二栅极结构140和所述源区或者漏区150的表面均覆盖有连接层170，因此所述第二接触孔182和所述第三接触孔183的底部分别露出所述第二栅极结构140表面和所述漏区150d表面的连接层170。
具体的，形成所述第二接触孔182和所述第三接触孔183的步骤包括：在所述第一层间介质层160表面形成图形化的第三掩膜层，所述图形化的第三掩膜层露出需要形成所述第二接触孔182和所述第三接触孔183的第一层间介质层160表面；以所述图形化的第三掩膜层为掩膜，刻蚀所述第一层间介质层160，直至露出所述第二栅极结构140表面和所述漏区150d表面的连接层170。
参考图13，结合参考图14和图15，其中图14是图13中沿D方向的俯视图，图15是图14中沿E-E’线的剖视图。向所述第一接触孔181、第二接触孔182和第三接触孔183中填充导电材料以形成第一插塞191、第二插塞192和第三插塞193。
所述第一插塞191、第二插塞192和第三插塞193的材料选自钨、铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种，本发明对此不作任何限定。
具体的，形成第一插塞191、第二插塞192和第三插塞193的步骤包括：所述第一插塞191与所述第一栅极110表面相连；所述第二插塞192和第三插塞193分别通过连接层170与所述第二栅极140和所述漏区150d相连。
本发明通过在设置在基底内的第一栅极结构，并通过设置在第一层间介质层和所述隔离结构内的第一插塞实现所述第一栅极结构与外部电路的连接，并在沟道层表面设置第二栅极结构，也就是说，本发明所提供的晶体管包括位于沟道层上下两侧的两个栅极结构，两个栅极结构共用源区或漏区，因此能够使沟道层形成有栅极结构的两面均分布有沟道。所以所述晶体管源区和漏区之间的导通电流能够分布沟道层的两面，从而增大所述晶体管漏极电流，进而减小所述晶体管的导通电阻，改善所述晶体管所形成芯片的性能。
相应的，本发明还提供一种晶体管，包括：
基底，所述基底内形成有第一栅极结构以及覆盖所述第一栅极结构的沟道层，所述沟道层内形成有隔离结构；位于所述沟道层表面的第二栅极结构；位于所述第二栅极结构两侧的沟道层内的源区或漏区；覆盖所述基底和所述第二栅极结构的第一层间介质层；位于所述第一层间介质层和所述隔离结构内，与所述第一栅极结构相连的第一插塞；位于所述第一层间介质层内，与所述第二栅极结构接触的第二插塞和与所述漏区接触的第三插塞。
参考图13，结合参考图14和图15，其中图14是图13中沿D方向的俯视图，图15是图14中沿E-E’线的剖视图，示出了本发明所提供晶体管一实施例的结构示意图。
所述晶体管包括：
基底100，所述基底100内形成有第一栅极结构110、覆盖所述第一栅极结构110的沟道层120，所述沟道层120内形成有隔离结构130。
本实施例中，所述第一栅极结构110包括第一栅极和位于第一栅极表面的第一栅氧层。所述第一栅极的材料为多晶硅，所述第一栅氧层的材料为氧化硅。
需要说明的是，由于本实施例中所述第一栅极结构110直接作为所述晶体管的栅极使用，因此所述第一栅极结构110的表面还覆盖有氧化层(图中未标识)以保护所述第一栅极结构110免受半导体工艺的影响。
所述晶体管还包括：位于所述沟道层120表面的第二栅极结构140和位于所述第二栅极结构140两侧沟道层120内的源区或者漏区150。
需要说明的是，为了是所述第一栅极结构110以及所述第二栅极结构140能够共用所述源区或者漏区150，形成所述源区或者漏区150的步骤包括：所述源区或者漏区150扩散至所述沟道层120靠近所述第一栅极结构110的一面。
还需要说明的是，如果所述沟道层120的厚度过大，会使所述源区或者漏区150扩散至所述沟道层120靠近所述第一栅极结构110的一面难度较大，增加源漏注入工艺的难度，因此本实施例中，所述沟道层120的厚度在以内，以降低工艺难度，降低所述晶体管制造成本。
所述第二栅极结构140与所述第一栅极结构110同时控制所述晶体管源区和漏区150之间的导通和截断。因此所述晶体管源区和漏区150之间的导通电流能够分布在沟道层120靠近第一栅极110和第二栅极140的两面上，从而增大所述晶体管漏极电流，进而减小所述晶体管的导通电阻，改善所述晶体管所形成芯片的性能。
所述晶体管还包括位于第二栅极结构140两侧的侧墙152，以及位于所述侧墙152下方的轻掺杂区151，所述源区或者漏区150位于所述轻掺杂区151两侧。设置于第二栅极结构140两侧的侧墙152用于保护所述第二栅极结构140下方的沟道，防止形成源区或者漏区150的注入工艺过于接近沟道而导致沟道受损；设置于所述沟道层120内的轻掺杂区151有助于减小所述形成晶体管源区和漏区之间的沟道漏电流。
所述晶体管还包括覆盖所述基底100和所述第二栅极结构140的第一层间介质层160。
所述层间介质层160用于实现所述晶体管与其他金属层的隔离。具体的，所述层间介质层160的材料为氧化物。
所述晶体管还包括：位于所述第一层间介质层160和所述隔离层130内，与所述第一栅极结构110相连的第一插塞191以及位于所述第一层间介质层160内与所述第二栅极结构140相连的第二插塞192和与所述漏区150d相连的第三插塞193。
具体的，所述第一插塞191、第二插塞192和第三插塞193的材料选自钨、铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种，本发明对此不作任何限定。
需要说明的是，结合参考图14和图15，为了使所述第一插塞191与所述第二插塞192以及第三插塞193的延伸方向一致，从而使所形成的晶体管能够在同一面与外部电路相连，本实施例中，所述第一栅极结构110包括被所述沟道层120和所述第二栅极结构140覆盖的栅控部111以及未被所述沟道层120和所述第二栅极结构140覆盖的连接部112，所述第一插塞191与所述第一栅极结构110的连接部112接触相连。
还需要说明的是，为了减小第二插塞192与所述第二栅极结构140之间以及所述第三插塞193与所述源区或者漏区150之间的接触电阻，本实施例中，所述晶体管还包括覆盖所述第二栅极结构140和所述源区或者漏区150的连接层170。具体的，所述连接层170的材料为金属硅化物，例如硅化镍。
综上，本发明通过在设置在基底内的第一栅极结构，并通过设置在第一层间介质层和所述隔离结构内的第一插塞实现所述第一栅极结构与外部电路的连接，并在沟道层表面设置第二栅极结构，也就是说，本发明所提供的晶体管包括位于沟道层上下两侧的两个栅极结构，两个栅极结构共用源区或漏区，因此能够使沟道层形成有栅极结构的两面均分布有沟道。所以所述晶体管源区和漏区之间的导通电流能够分布沟道层的两面，从而增大所述晶体管漏极电流，进而减小所述晶体管的导通电阻，改善所述晶体管所形成芯片的性能。本发明的可选方案中，形成基底的步骤中，可以采用绝缘层上硅结构作为第一衬底，能够保证在顶层硅中形成的沟道层厚度的均匀性；而且在形成第一栅极结构之后，对所述第一衬底的背面进行减薄处理的过程中，能够以绝缘层上硅结构中的氧化层为停止层，降低了对所述第一衬底的背面进行减薄处理的工艺难度；此外采用绝缘层上硅结构作为第一衬底的做法也能够提高对所述沟道层厚度的控制能力，从而降低了形成厚度符合要求的沟道层的工艺难度。因此采用绝缘层上硅结构能够降低形成所述晶体管的工艺成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：
形成基底，所述基底内形成有第一栅极结构、覆盖所述第一栅极结构的沟道层，所述沟道层内形成有隔离结构；
在所述沟道层表面形成第二栅极结构；
在所述第二栅极结构两侧的沟道层内形成源区或漏区；
形成覆盖所述基底和第二栅极结构的第一层间介质层；
刻蚀所述第一层间介质层和所述隔离结构，以形成能露出所述第一栅极结构的第一接触孔；
刻蚀所述第一层间介质层以形成露出第二栅极结构的第二接触孔和露出漏区的第三接触孔；
向所述第一接触孔、第二接触孔和第三接触孔中填充导电材料以分别形成第一插塞、第二插塞和第三插塞。
2.如权利要求1所述的形成方法，其特征在于，形成基底的步骤包括：
形成第一衬底，所述第一衬底内形成有沟道层，所述沟道层内形成有隔离结构以及位于隔离结构之间的阱区；
形成位于所述第一衬底表面的第一栅极结构；
形成覆盖所述第一衬底和所述第一栅极结构的第二层间介质层；
提供第二衬底，并使所述第二衬底和所述第一衬底上的第二层间介质层键合，所述第一衬底未与所述第二衬底键合的面为背面；
通过减薄工艺对所述第一衬底的背面进行减薄，以露出所述沟道层。
3.如权利要求2所述的形成方法，其特征在于，所述第一衬底为绝缘层上硅结构，包括底层硅、位于所述底层硅表面的氧化层以及位于氧化层表面的顶层硅，所述沟道层位于所述顶层硅内；
形成所述第一栅极结构的步骤包括：形成位于所述顶层硅表面的第一栅极结构；
形成所述第二层间介质层的步骤包括：形成覆盖所述顶层硅表面和所述第一栅极结构的第二层间介质层；
所述第一衬底的背面为所述底层硅未与所述氧化层相连的一面；
所述通过减薄工艺对所述第一衬底的背面进行减薄的步骤包括：依次去除所述底层硅和所述氧化层，以露出沟道层表面。
4.如权利要求3所述的形成方法，其特征在于，所述形成第一衬底的步骤包括：提供绝缘层上硅结构；在顶层硅内形成隔离结构，并对所述隔离结构之间的顶层硅进行离子注入。
5.如权利要求3所述的形成方法，其特征在于，依次去除所述底层硅和所述氧化层的步骤包括：
通过化学机械研磨的方式去除部分厚度的所述底层硅；
以所述氧化层为停止层，通过湿法刻蚀去除剩余的所述底层硅；
通过干法刻蚀的方式去除部分所述氧化层；
通过湿法刻蚀去除剩余的所述氧化物层，以露出所述沟道层表面。
6.如权利要求2所述的形成方法，其特征在于，所述第一衬底为半导体衬底；
所述形成第一衬底的步骤包括：提供半导体衬底，所述半导体衬底包括用于形成所述沟道层的第一面以及与所述第一面相对的第二面；所述半导体衬底中包括平行于所述第一面的减薄停止层，所述沟道层位于所述减薄停止层与所述第一面之间；
形成所述第一栅极结构的步骤包括：形成位于所述半导体衬底第一面上的第一栅极结构；
形成所述第二层间介质层的步骤包括：形成覆盖所述半导体衬底第一面和所述第一栅极结构的第二层间介质层；
所述第一衬底的背面为所述半导体衬底的第二面；
通过减薄工艺对所述第一衬底的背面进行减薄的步骤包括：以所述减薄停止层为停止层，对所述半导体衬底的第二面进行减薄处理，并露出所述半导体衬底内的沟道层表面。
7.如权利要求6所述的形成方法，其特征在于，所述形成第一衬底的步骤包括：提供半导体衬底；在所述半导体衬底第一面中形成隔离结构，并对所述隔离结构之间的沟道层进行离子注入。
8.如权利要求6所述的形成方法，其特征在于，对所述半导体衬底的第二面进行减薄处理的步骤包括：
对所述半导体衬底第二面进行化学机械研磨，以去除部分厚度的半导体衬底；
通过湿法刻蚀去除剩余的所述半导体衬底，所述湿法刻蚀停止于所述减薄停止层；
去除所述减薄停止层，以露出所述半导体衬底内的沟道层表面。
9.如权利要求1、4或7所述的形成方法，其特征在于，所述在所述第二栅极结构两侧的沟道层内形成源区或漏区的步骤依次包括：
采用轻掺杂漏注入工艺在所述第二栅极结构两侧的沟道层内形成轻掺杂区；
形成位于第二栅极两侧的侧墙；
采用源漏注入工艺在所述第二栅极结构以及所述侧墙两侧的沟道层内形成源区或漏区。
10.如权利要求1所述的形成方法，其特征在于，形成源区或漏区的步骤之后，形成所述第一层间介质层的步骤之前，所述形成方法还包括：形成覆盖所述第二栅极结构和所述源区或者漏区的连接层；
形成第二接触孔和第三接触孔的步骤包括：所述第二接触孔和所述第三接触孔底部分别露出所述第二栅极结构和所述源区或者漏区的连接层；
形成第二插塞和第三插塞的步骤包括：所述第二插塞和第三插塞分别通过所述连接层与所述第二栅极和所述漏区相连。
11.如权利要求1所述的形成方法，其特征在于，所述形成基底的步骤包括：所述沟道层的厚度在以内。
12.如权利要求1所述的形成方法，其特征在于，形成所述源区或者漏区的步骤包括：所述源区或者漏区扩散至所述沟道层靠近所述第一栅极结构的一面。
13.如权利要求1所述的形成方法，其特征在于，形成所述第一接触孔的步骤之后，形成第一插塞的步骤之前，所述形成方法还包括：沿所述第一接触孔进行离子注入，在所述第一接触孔底部形成接触孔掺杂区。
14.如权利要求1所述的形成方法，其特征在于，所述第一栅极结构包括被所述沟道层和所述第二栅极结构覆盖的栅控部以及未被所述沟道层和所述第二栅极结构覆盖的连接部；
形成第一接触孔的步骤包括：所述第一接触孔底部露出所述第一栅极结构的表面；
形成所述第一插塞的步骤包括：所述第一插塞与所述第一栅极结构相连。
15.一种晶体管，其特征在于，包括：
基底，所述基底内形成有第一栅极结构以及覆盖所述第一栅极结构的沟道层，所述沟道层内形成有隔离结构；
位于所述沟道层表面的第二栅极结构；
位于所述第二栅极结构两侧的沟道层内的源区或漏区；
覆盖所述基底和所述第二栅极结构的第一层间介质层；
位于所述第一层间介质层和所述隔离结构内，与所述第一栅极结构相连的第一插塞；
位于所述第一层间介质层内，与所述第二栅极结构接触的第二插塞和与所述漏区接触的第三插塞。
16.如权利要求15所述的晶体管，其特征在于，所述第一栅极结构包括被所述沟道层和所述第二栅极结构覆盖的栅控部以及未被所述沟道层和所述第二栅极结构覆盖的连接部；
所述第一插塞与所述第一栅极结构的连接部相连。
17.如权利要求15所述的晶体管，其特征在于，所述沟道层的厚度在以内。
18.如权利要求15所述的晶体管，其特征在于，所述源区或者漏区还分布于所述第一栅极结构两侧的沟道层内。
19.如权利要求15所述的晶体管，其特征在于，所述晶体管还包括：
位于所述第二栅极结构两侧的侧墙；
位于所述侧墙下方沟道层内的轻掺杂区；
所述源区或者漏区位于轻掺杂区两侧的沟道层内。
20.如权利要求15所述的晶体管，其特征在于，所述晶体管还包括：覆盖所述第二栅极结构和所述源区或者漏区的连接层。
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