TWI426568B - 半導體功率元件與其製作方法 - Google Patents

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Description

半導體功率元件與其製作方法
本發明係關於一種半導體功率元件與其製作方法，尤指一種減少光罩製程的半導體功率元件與其製作方法。
溝渠式金氧半場效電晶體(trench metal-oxide-semiconductor field effect transistor,Trench MOSFET)是一種常見的半導體功率元件。在一般溝渠式金氧半場效電晶體的結構中，電晶體之閘極係設置於基底的溝槽中，而源極與汲極係分別設置於閘極的上下兩側。此垂直式結構提供了高耐壓能力、低導通電阻(on resistance,Ron)、大電流等優點。因此，溝渠式金氧半場效電晶體被廣泛的應用於電源管理方面，例如作為切換式電源供應器、電腦中心或周邊電源管理IC、背光板電源供應器以及馬達控制等。
於習知技術中，製作溝渠式金氧半場效電晶體一般需要多達八到九道的光罩製程，例如溝槽光罩(trench mask)製程、基體光罩(body mask)製程、源極光罩(source mask)製程、第一多晶光罩(poly 1 mask)、第二多晶光罩(poly 2 mask)、氧化光罩(oxide mask)、接觸光罩(contact mask)製程、金屬光罩(metal mask)製程等等。同時，為了降低閘極與汲極之間的電容值並且改善電晶體的崩潰電壓(breakdown voltage)，可增加額外的製程以於閘極電極下方設置一遮蔽電極。另一方面，為了避免位於主動區之溝渠式金氧半場效電晶體與其他元件間的通道效應(channeling effect)，需要於原有製程中增加多道光罩製程，以定義並形成用來區隔不同元件的一終端結構。
由於每一道光罩製程，均需包括諸如清潔、光阻塗佈、曝光、顯影、蝕刻、光阻剝離或檢查等眾多步驟。據此，溝渠式金氧半場效電晶體的多道光罩製程，將增加製程的複雜度與製作時間。再者，生產成本更將因光罩的數量、複雜的製程與所需的製作時間而提升，並且使良率與產能無法有效的提升。因此，需要一新的製程，來簡化習知製程的步驟，並降低光罩製程的使用次數。
本發明的目的之一在於提供一種半導體功率元件與其製作方法，以解決習知技術所面臨的問題。
本發明之一較佳實施例提供一種半導體功率元件之製作方法，包括下列步驟。首先，提供具有一磊晶層之一基底。接著，於磊晶層中形成至少一第一溝渠與至少一第二溝渠。隨後，沉積一第一導電層並填滿第一溝渠與第二溝渠。之後，蝕刻第一導電層，以於第一溝渠中形成一遮蔽電極且於第二溝渠中形成一終端電極，並暴露 出第一溝渠之一上側壁與第二溝渠之一上側壁。接著，形成一閘極介電層於第一溝渠之上側壁與第二溝渠之上側壁上且覆蓋於遮蔽電極上與終端電極上。隨後，於閘極介電層上沉積一第二導電層，以填滿第一溝渠且部分填充於第二溝渠。之後，蝕刻第二導電層，以去除位於第二溝渠之第二導電層並於第一溝渠中形成一閘極。
本發明之一較佳實施例提供一種半導體功率元件。上述半導體功率元件包括具有一磊晶層之一基底、一閘極結構、與一終端結構。基底之磊晶層具有至少一第一溝渠與一第二溝渠，其中閘極結構係設置於第一溝渠中，而終端結構係設置於第二溝渠中。閘極結構包括一遮蔽電極、一閘極、與一閘極介電層。遮蔽電極係設置於閘極之下方，閘極介電層係設置於該第一溝渠之一上側壁上且於該閘極與該磊晶層之間。終端結構包括一終端電極與一介電層，其中終端電極係與遮蔽電極彼此相連接，而介電層係設置於終端電極與第二溝渠之側壁之間。此外，一基體區係設置於磊晶層中，其中第二溝渠僅被基體區環繞。
本發明之製作方法僅需三到四道光罩製程，即可製作具有遮蔽電極之溝渠式金氧半場效電晶體。據此，本發明之半導體功率元件與其製作方法，可有效的與本發明新設計的終端結構結合，藉以減少光罩製程，進而達到簡化製程、提高產能、與減少生產成本的效果。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的請求項當中所提及的「包括」係為一開放式的用語，故應解釋成「包括但不限定於」。再者，為了簡化說明並便於比較各實施例之相異處，在下文之各實施例，對於相同元件使用相同元件標注。另外，需注意的是圖式僅以說明為目的，並未依照原尺寸作圖。
請參閱第1圖，第1圖繪示了本發明第一較佳實施例半導體功率元件之佈局圖。為了簡化說明，第1圖主要僅繪示第一溝渠111、第二溝渠112與接觸插塞21之設置位置，而未繪示所有元件。如第1圖所示，於基底10上分別定義一第一區域101、一第二區域102、與複數個接觸插塞21，以利後續說明源極金屬層、閘極金屬層、接觸插塞21之設置位置。此外，最外圍之溝渠係為第二溝渠112，其餘溝渠為第一溝渠111，其中第一溝渠111係作為元件溝渠(Cell Trench)以容納閘極結構，而第二溝渠112係作為終端溝渠(Termination Trench)以容納終端結構。其中，第二溝渠112係與第一溝渠111彼此連接。值得注意的是，第二溝渠112寬度係大於第一溝渠111。如第1圖所示，本較佳實施例中第二溝渠112之寬度大體上可以為第一溝渠111之寬度的3倍至8倍，但不以此為限。例如於本較佳實施例中，相鄰於第二溝渠112之第一溝渠111係具有大於其他第一溝渠111之寬度。
請參閱第2圖至第8圖，第2圖至第8圖繪示了本發明第一較佳實施例製作半導體功率元件之方法示意圖，其中第2圖為沿第1圖之剖線A-A’所繪示之剖面示意圖。如第2圖所示，首先提供一基底10，且基底10上具有一磊晶層11。其中，磊晶層11與基底10之材質可以為一半導體材料，且磊晶層11與基底10皆具有一第一導電類型，例如N型或P型。本較佳實施例係以N型為例，但本發明不限於此。此外，基底10之摻雜濃度可以大於磊晶層11之摻雜濃度，其中基底10可作為一汲極層。接著，利用一第一光罩配合微影製程，於磊晶層11上形成一遮罩圖案(圖未示)，並蝕刻未被遮罩圖案覆蓋之磊晶層11，隨後移除遮罩圖案，以於磊晶層11中形成至少一第一溝渠111與至少一第二溝渠112。如前文所述，第二溝渠112之寬度係大於第一溝渠111之寬度。因此在同一道蝕刻製程中，寬度較大的第二溝渠112處將具有較高的蝕刻速率，所以在蝕刻製程後，第二溝渠112之深度亦會大於第一溝渠111。
為簡化說明，下文中第3圖至第6圖係以沿第1圖之剖線A-A’之剖面示意圖來說明本發明之製作方法。如第3圖所示，於第一溝渠111與第二溝渠112的表面形成一第一介電層12。其中，第一介電層12之形成可以利用熱氧化製程、化學氣相沈積製程或其他合適的製程。再者，第一介電層12之厚度約為1000~5000埃，且其材質可以為二氧化矽或其它介電材質。接下來，沉積一第一導電層13並填滿第一溝渠111與第二溝渠112。其中，第一導電層13可直接沉積一導電層，例如為一摻雜之多晶矽層或一導體，但不限於此。舉例來說，形成第一導電層13之方式也可以先沉積一純質多晶矽(Intrinsic Polysilicon)層，再利用一佈植製程進行摻雜，並可選擇性地於佈植製程後進行一熱驅入製程。
如第4圖所示，接著蝕刻部分第一導電層13，以於第一溝渠111中形成一遮蔽電極131且於第二溝渠112中形成一終端電極132，並暴露出第一溝渠111之上側壁與第二溝渠112之上側壁。更明確的說，本發明可以不需額外的光罩，全面性地對第一導電層13進行蝕刻製程，以移除位於第一溝渠111與第二溝渠112外部的第一導電層13且移除部份位於第一溝渠111與第二溝渠112內部的第一導電層13。在第一導電層13之蝕刻製程中，可調整蝕刻時間或其它製程參數來達到一預定的蝕刻深度，進而分別暴露出第一溝渠111與第二溝渠112之上半部。之後，移除位於第一溝渠111與第二溝渠112之上側壁的第一介電層12，並隨後形成一閘極介電層14於第一溝渠111之上側壁與第二溝渠112之上側壁上且覆蓋於遮蔽電極131上與終端電極132上。其中，閘極介電層14可以是一低溫氧化物與高溫氧化物之組合，或是利用高密度電漿(High-density plasma,HDP)製程形成，亦或是利用高壓氧化(High-pressure oxidation,HIPOX)製程形成，以形成高品質之介電層，但不以此為限。在本較佳實施中，閘極介電層14可以全面性地形成，故閘極介電層14另外覆蓋於第一溝渠111與第二溝渠112外部的磊晶層11上。
如第5圖所示，隨後於閘極介電層14上沉積一第二導電層15，以填滿第一溝渠111且部分填充於第二溝渠112。更明確的說，本發明利用第一溝渠111與第二溝渠112之寬度的不同，故可不需使用額外的光罩，便能達到填滿第一溝渠111且部分填充於第二溝渠112之效果。
如第6圖所示，接著蝕刻第二導電層15，以去除位於第二溝渠112之第二導電層15並於各第一溝渠111中形成一閘極151。更明確的說，本發明可以對第二導電層進行一全面性的等向性蝕刻製程，不需使用額外的光罩即可於同一道蝕刻製程中移除位於第二溝渠112之第二導電層15並於第一溝渠111中餘留部分第二導電層15，其中位於第一溝渠111中的第二導電層15係作為一閘極151。在本較佳實施例中，第二導電層15可以是一多晶矽層，因此本發明可於蝕刻該第二導電層之後選擇性進行一氧化製程，以完全氧化殘餘於第二溝渠112之第二導電層15。
請參閱第7圖與第8圖，第7圖仍係以沿第1圖之剖線A-A’之剖面示意圖來說明本發明之製作方法，而第8圖則係以沿第1圖之剖線B-B’之剖面示意圖來輔助說明。如第7圖與第8圖所示，於磊晶層11中形成至少一基體區(Body Region)113圍繞第一溝渠111，其中基體區113具有與第一導電類型不同之一第二導電類型。例如在本較佳實施例中，磊晶層11與基底10之第一導電類型同為N型，因此基體區113之第二導電類型為P型。隨後，於基體區113中相對於基底10之一側形成至少一源極區114(Source Region)圍繞第一溝渠111，其中源極區114具有第一導電類型。例如在本較佳實施例中，源極區114為N型。其中，基體區113與源極區114之形成方式可以分別利用一佈植製程，並且可選擇性地於佈植製程後進行一熱驅入製程，以達到預定的接面深度，但不以此為限。此外，本較佳實施例係未使用額外的光罩，全面性地形成於磊晶層11中。然而於另一較佳實施例中，本發明可以另外使用一第二光罩配合微影製程，以定義源極區114之設置位置。例如，於另一實施態樣中(圖未示)，圍繞第二溝渠112之基體區113可以不形成源極區114，換言之，圍繞第二溝渠112之磊晶層11僅有基體區113而無源極區114。再者，圍繞第一溝渠111之磊晶層11於主動區外的區域也可以不需要源極區114。藉由上述定義源極區114之方式，可以達到較佳的未箝制電感性切換(Unclamped Inductive. Switching,UIS)表現。
之後，如第7圖與第8圖所示，全面性地於磊晶層11上形成一層間介電(Inter-Layer Dielectric,ILD)層16，以覆蓋源極區114、閘極介電層14、與閘極151。其中，層間介電層16可以利用一高密度電漿製程或一化學氣相沉積(Chemical Vapor Deposition,CVD)沉積形成，且其材質可以為氧化物、硼磷矽玻璃(BPSG)、氧化物與硼磷矽玻璃(BPSG)之組合、或其它合適材質。此外，可以加熱層間介電層16使其流動，以形成較平坦的表面。隨後，使用一第三光罩搭配微影蝕刻製程，於層間介電層16與閘極介電層14中形成複數個接觸孔20，以分別於不同位置暴露出源極區114、終端電極132、與閘極151。之後，形成一金屬層(圖未示)，再利用一第四光罩搭配微影蝕刻製程，於層間介電層16上形成一圖案化金屬層。圖案化金屬層之材質可以是鈦(Ti)、氮化鈦(TiN)、鎢(W)、鋁矽合金(Al-Si)、鋁矽銅合金(Al-Si-Cu)等，但不以此為限。其中，圖案化金屬層包括一源極金屬層17(繪示於第7圖)與一閘極金屬層18(繪示於第8圖)。關於源極金屬層17與閘極金屬層18之配置方式請再參閱第1圖，源極金屬層17係設置於基底10之第一區域101上，而閘極金屬層18係設置於基底10之第二區域102上。據此，如第7圖所示，源極金屬層17可以填入暴露出源極區114之接觸孔20與填入暴露出終端電極132之接觸孔20，分別於各接觸孔20中形成一接觸插塞21，以與源極區114以及終端電極132電耦接。同樣的，如第8圖所示，閘極金屬層18可以填入暴露出閘極151之接觸孔20，於接觸孔20中形成接觸插塞21，以與閘極151電耦接。
至此已完成第一較佳實施例之半導體功率元件。如第7圖與第8圖所示，半導體功率元件包括具有磊晶層11之基底10、閘極結構30、與終端結構31。其中，閘極結構30包括遮蔽電極131、閘極151、與閘極介電層14。遮蔽電極131係設置於閘極151之下方，閘極介電層14係設置於該第一溝渠111之上側壁上且於該閘極151與該磊晶層11之間，並且設置於閘極151與遮蔽電極131之間。終端結構31則包括終端電極132以及設置於終端電極132與第二溝渠112之側壁之間的介電層。在本較佳實施例中，上述之介電層可以包括設置於第二溝渠112之第一介電層12、閘極介電層14、與層間介電層16。此外，遮蔽電極131係與終端電極132彼此電耦接，藉此源極金屬層17可透過暴露出遮蔽電極131之接觸孔20，同時提供遮蔽電極131與終端電極132一外加源極電壓。據此，遮蔽電極131可以降低閘極151與作為汲極層之基底10之間的電容值，且可以有效改善半導體功率元件的崩潰電壓。閘極151則由閘極金屬層18提供控制電壓。
本發明半導體功率元件之終端結構可以具有不同於第一較佳實施例之結構設計，下文將以第二較佳實施例與第三較佳實施例進一步說明，其餘部分則相同於第一較佳實施例之製作方式，在此不再贅述。請參閱第9圖，第9圖繪示了本發明第二較佳實施例半導體功率元件之終端結構31之剖面示意圖，其中終端結構31係沿第1圖之部分剖線A-A’所繪示。。如第9圖所示，用以設置終端結構31之第二溝渠112係延伸進入基底10中。更明確的說，在具有磊晶層11之基底10上形成第二溝渠112之製程中，調整製程參數以使第二溝渠112之蝕刻深度貫穿磊晶層11而深入基底10中。舉例來說，可以利用提高蝕刻時間、提高蝕刻濃度、或加寬第二溝渠112之寬度等方式來增加第二溝渠112之蝕刻深度。據此，第二較佳實施例中半導體功率元件之終端結構31可以提供較佳的耐電壓能力，有效的防止半導體功率元件與其他元件間的互相影響。另外，如第9圖所示，第二溝渠112僅被基體區113環繞，而沒有額外的源極區，以達到較佳的未箝制電感性切換表現。
請參閱第10圖，第10圖繪示了本發明第三較佳實施例半導體功率元件之終端結構31之剖面示意圖，其中終端結構31係沿第1圖之部分剖線A-A’所繪示。如第10圖所示，於形成第一介電層12之前，製作方法另包括於第二溝渠112之下方形成一摻雜區115，且摻雜區115係鄰接第二溝渠112。更明確的說，摻雜區115之形成可以利用一佈植製程，且摻雜區115具有與第一導電類型不同之第二導電類型。例如，本較佳實施例與第一較佳實施例相同，磊晶層11與基底10之第一導電類型為N型，因此摻雜區115為P型。此外，摻雜區115可以是一輕摻雜區。據此，第二較佳實施例中半導體功率元件之終端結構31可以利用調整摻雜區115之濃度來控制終端結構31之耐電壓能力，進而提升終端結構31之阻絕效果。值得注意的是，本發明之終端結構31並不侷限於上述之三個較佳實施例。舉例來說，終端結構可以同時具有第二較佳實施例之延伸進入基底之技術特徵以及第三較佳實施例之摻雜區之技術特徵。
綜上所述，本發明之半導體功率元件與其製作方法，僅需三到四道光罩製程即可完成先前技術需要八到九道光罩製程之溝槽式金氧半場效電晶體，有效的簡化製程、提高產能、與減少生產成本。此外，本發明於閘極下方設有遮蔽電極，可以降低閘極與汲極層之間的電容值，且可以有效改善半導體功率元件的崩潰電壓。另外，由終端電極以及設置於終端電極與第二溝渠之側壁之間的介電層所組成的終端結構，可用以防止半導體功率元件與其他元件間的互相影響。再者，本發明用以設置終端結構之第二溝渠可以延伸進入基底中，以提供較佳的耐電壓能力，亦或是於第二溝渠之底部形成一摻雜區，可以利用調整摻雜區之濃度來控制終端結構之耐電壓能力，進而提升終端結構之阻絕效果。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
101．．．第一區域
102．．．第二區域
11．．．磊晶層
111．．．第一溝渠
112．．．第二溝渠
113．．．基體區
114．．．源極區
115．．．摻雜區
12．．．第一介電層
13．．．第一導電層
131．．．遮蔽電極
132．．．終端電極
14．．．閘極介電層
15．．．第二導電層
151．．．閘極
16．．．層間介電層
17．．．源極金屬層
18．．．閘極金屬層
20．．．接觸孔
21．．．接觸插塞
30．．．閘極結構
31．．．終端結構
第1圖繪示了本發明第一較佳實施例半導體功率元件之佈局圖。
第2圖至第8圖繪示了本發明第一較佳實施例製作半導體功率元件之方法示意圖。
第9圖繪示了本發明第二較佳實施例半導體功率元件之終端結構之剖面示意圖。
第10圖繪示了本發明第三較佳實施例半導體功率元件之終端結構之剖面示意圖。
10．．．基底
11．．．磊晶層
111．．．第一溝渠
112．．．第二溝渠
113．．．基體區
114．．．源極區
12．．．第一介電層
131．．．遮蔽電極
132．．．終端電極
14．．．閘極介電層
151．．．閘極
16．．．層間介電層
17．．．源極金屬層
20．．．接觸孔
21．．．接觸插塞
30．．．閘極結構
31．．．終端結構

Claims (20)

  1. 一種半導體功率元件之製作方法，包括：提供具有一磊晶層之一基底；於該磊晶層中形成至少一第一溝渠與至少一第二溝渠；沉積一第一導電層並填滿該第一溝渠與該第二溝渠；蝕刻該第一導電層，以於該第一溝渠中形成一遮蔽電極(shield electrode)且於該第二溝渠中形成一終端電極(termination electrode)，並暴露出該第一溝渠之一上側壁與該第二溝渠之一上側壁；形成一閘極介電層於該第一溝渠之該上側壁與該第二溝渠之該上側壁上且覆蓋於該遮蔽電極上與該終端電極上；於該閘極介電層上沉積一第二導電層，以填滿該第一溝渠且部分填充於該第二溝渠；以及蝕刻該第二導電層，以去除位於該第二溝渠之該第二導電層並於該第一溝渠中形成一閘極。
  2. 如申請專利範圍第1項所述之製作方法，其中該第二溝渠之一寬度係大於該第一溝渠之一寬度。
  3. 如申請專利範圍第1項所述之製作方法，其中該第二溝渠係延伸進入該基底中。
  4. 如申請專利範圍第1項所述之製作方法，其中於形成該第一導電層之前，該製作方法另包括於該第一溝渠與該第二溝渠的表面形成一第一介電層。
  5. 如申請專利範圍第4項所述之製作方法，其中於形成該第一介電層之前，該製作方法另包括於該第二溝渠之下方形成一摻雜區。
  6. 如申請專利範圍第1項所述之製作方法，其中蝕刻該第二導電層係利用一等向性蝕刻製程。
  7. 如申請專利範圍第1項所述之製作方法，其中該第二導電層係為一多晶矽層，且該製作方法另包括於蝕刻該第二導電層之後進行一氧化製程。
  8. 如申請專利範圍第1項所述之製作方法，另包括於該磊晶層中形成一基體區(Body Region)圍繞該第一溝渠，並且於該基體區中形成一源極區(Source Region)圍繞該第一溝渠。
  9. 如申請專利範圍第8項所述之製作方法，另包括形成一層間介電(Inter-Layer Dielectric,ILD)層，以覆蓋該源極區、該閘極、與該閘極介電層。
  10. 如申請專利範圍第9項所述之製作方法，另包括於該層間介電 層與該閘極介電層中形成複數個接觸孔，以分別暴露出該源極區、該終端電極、與該閘極。
  11. 如申請專利範圍第10項所述之製作方法，另包括於該層間介電層上沉積一源極金屬層，且填入暴露出該源極區之該接觸孔與暴露出該終端電極之該接觸孔，以電耦接該源極區與該終端電極。
  12. 如申請專利範圍第10項所述之製作方法，另包括於該層間介電層上沉積一閘極金屬層，且填入暴露出該閘極之該接觸孔，以電耦接該閘極。
  13. 一種半導體功率元件，包括：具有一磊晶層之一基底，其中該磊晶層具有至少一第一溝渠與一第二溝渠；一閘極結構，設置於該第一溝渠中，該閘極結構包括：一遮蔽電極與一閘極，且該遮蔽電極設置於該閘極之下方；以及一閘極介電層，設置於該第一溝渠之一上側壁上且於該閘極與該磊晶層之間；一終端結構，設置於該第二溝渠中，該終端結構包括：一終端電極，其中該終端電極係與該遮蔽電極彼此相連接；以及一介電層，設置於該終端電極與該第二溝渠之側壁之間；以 及一基體區，設置於該磊晶層中，其中該第二溝渠僅被該基體區環繞。
  14. 如申請專利範圍第13項所述之半導體功率元件，其中該第二溝渠係延伸進入該基底中。
  15. 如申請專利範圍第13項所述之半導體功率元件，另包括一摻雜區設置於該第二溝渠之下方。
  16. 如申請專利範圍第15項所述之半導體功率元件，其中該摻雜區之一導電類型係與該磊晶層之一導電類型不同。
  17. 如申請專利範圍第13項所述之半導體功率元件，其中該磊晶層包括圍繞該第一溝渠之該基體區與一源極區，並且該半導體功率元件另包括一層間介電層覆蓋該源極區、該閘極、與該閘極介電層。
  18. 如申請專利範圍第17項所述之半導體功率元件，其中該層間介電層與該閘極介電層具有複數個接觸孔，以分別暴露出該源極區、該終端電極、與該閘極。
  19. 如申請專利範圍第18項所述之半導體功率元件，另包括一源極 金屬層設置於該層間介電層上，且該源極金屬層經由暴露出該源極區之該接觸孔與暴露出該終端電極之該接觸孔，電耦接該源極區與該終端電極。
  20. 如申請專利範圍第18項所述之半導體功率元件，另包括一閘極金屬層設置於該層間介電層上，且該閘極金屬層經由暴露出該閘極之該接觸孔，電耦接該閘極。
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