JP6589845B2 - 半導体装置 - Google Patents

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Description

本発明は、メインセル領域とセンスセル領域とに、同じ構造の二層構造のトレンチゲートの縦型半導体スイッチング素子を有し、メインセルに流れる電流をセンスセルにて検出する半導体装置に関するものである。
従来、特許文献１に、メインセル領域とセンスセル領域とに、同じ構造の二層構造のトレンチゲートの縦型半導体スイッチング素子を有し、メインセルに流れる電流をセンスセルにて検出する半導体装置が開示されている。
この半導体装置では、トレンチゲートを二層構造とし、トレンチの底部側にソース電位とされるシールド電極を配置すると共に、トレンチ内におけるシールド電極の上側にゲート電極層を配置した構造とされている。そして、一方向を長手方向とするライン状でトレンチを形成し、トレンチを長手方向において分割することにより、メインセルとセンスセルとで各トレンチ内のゲート電極層およびシールド電極を分断している。また、シールド電極とのコンタクトを採るために、トレンチの先端部においてはシールド電極が半導体基板の表面まで形成されており、ゲート電極層よりもシールド電極の方がトレンチの先端部まで延設されるようにしている。すなわち、メインセルとセンスセルとの間に、センスセルのシールド電極のコンタクト部が形成されるようにしている。
米国特許第８９２８０６６号明細書
上記特許文献１の半導体装置では、メインセルとセンスセルとの間において、センスセルのシールド電極を張り出させ、その張り出した部分においてシールド電極のコンタクト部を形成するようにしている。このため、メインセルとセンスセルとの間の距離が長くなり、センスセルによる電流検出の精度を低下させるという課題がある。
具体的には、センスセルによる電流検出が高精度に行われるようにするためには、メインセルとセンスセルとの距離を短くすることが重要である。メインセルとセンスセルとの間の距離が離れると、その間に拡散するように、半導体基板の平面方向、つまり横方向へも電流が広がって流れる。このため、面積が広いメインセルでは、横方向への電流の流れの影響をあまり受けず、半導体基板の厚み方向、つまり縦方向に均一に電流が流れるが、面積の狭いセンスセルでは、横方向への電流の流れの影響を受け、縦方向に均一に電流が流れなくなる。このため、センスセルによる電流検出の精度が低下する。
また、縦型ＭＯＳＦＥＴを駆動する際に、ゲート電極層に対して所望の電圧を印加するが、ゲート電圧を印加した場合のメインセルとセンスセルの電流比が一定にならずに変化し得る。この際に、ゲート電圧が所望の電圧通りであった場合のセンスセルによる電流検出の精度を基準精度として、ゲート電圧が所望の電圧からずれた場合の基準精度からの変化量を求めると、その変化量がメインセルとセンスセルとの距離が離れるほど大きくなる。さらに、基準精度からの変化量は、半導体装置の使用温度によっても変化し、同じ使用温度であっても、メインセルとセンスセルとの距離が離れるほど基準精度からの変化量が大きくなる。
このような課題を解決する方法として、センスセルを設けずに、メインセルに対して直列的にシャント抵抗を備え、シャント抵抗の両端電圧をモニタすることで、メインセルに流れる電流を検出する手法がある。しかしながら、シャント抵抗が電流損失を招くし、シャント抵抗を高精度なものにすることが必要になるなど、システムが高コストになる。
本発明は上記点に鑑みて、センスセルによってメインセルに流れる電流を検出する半導体装置においてメインセルとセンスセルとの距離を短くできる構造を提供することを目的とする。
上記目的を達成するため、請求項１に記載の半導体装置は、半導体スイッチング素子を備えたメインセル領域（Ｒｍ）とセンスセル領域（Ｒｓ）とを有し、センスセル領域に形成された半導体スイッチング素子によって、メインセル領域に形成された半導体スイッチング素子に流れる電流を検出する。
このような半導体装置において、半導体スイッチング素子は、第１導電型のドリフト層（２）と、ドリフト層上に形成された第２導電型のチャネル層（３）と、チャネル層内における該チャネル層の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、第１不純物領域からチャネル層を貫通してドリフト層に達する一方向を長手方向とするトレンチ（５）内に、ゲート絶縁膜（６）を介して、シールド電極（７）およびゲート電極層（８）が積層されて二層構造とされたトレンチゲート構造と、ドリフト層を挟んでチャネル層と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１または第２導電型の第２不純物領域（１）と、第１不純物領域およびチャネル層と電気的に接続されると共に、シールド電極と電気的に接続される上部電極（１０）と、ゲート電極層と電気的に接続されるゲートライナー（８ａ）と、第２不純物領域と電気的に接続された下部電極（１２）と、を有して構成されている。そして、トレンチは、メインセル領域とセンスセル領域とに至るように連続的に繋げられており、繋がった該トレンチ内において、シールド電極およびゲート電極層もメインセル領域とセンスセル領域とに至るように連続的に繋がっており、シールド電極は、トレンチの長手方向の一端側において、メインセル領域のうちセンスセル領域から離れる側まで延設されることで、上部電極と電気的に接続されており、ゲート電極層は、トレンチの長手方向の他端側において、メインセル領域のうちセンスセル領域から離れる側まで延設されることで、ゲートライナーと電気的に接続されている。
このような半導体装置によれば、 メインセル領域とセンスセル領域との間において、シールド電極のコンタクトを採る必要がなくなり、その分、メインセル領域とセンスセル領域とを近付けることが可能となる。したがって、メインセル領域とセンスセル領域との間において電流が広がって流れることを抑制することができ、センスセル領域においてもメインセル領域と同様に、電流が縦方向に均一に流れるようにすることができる。これにより、センスセルの高精度化を図ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置の上面レイアウト図である。 図１のII−II断面図である。 図１のIII−III断面図である。 図１のIV-IV断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。本実施形態では、メインセル領域およびセンスセル領域に同様の構造のｎチャネルタイプの縦型ＭＯＳＦＥＴが備えられた半導体装置について説明する。以下、図１〜図４に基づいて本実施形態にかかる半導体装置の構造について説明する。
図１に示すように、本実施形態にかかる半導体装置は、メインセル領域Ｒｍとセンスセル領域Ｒｓとを有して構成されている。メインセル領域Ｒｍは一部が切り欠かれた四角枠体形状で構成されており、センスセル領域Ｒｓは、メインセル領域Ｒｍ内に配置され、メインセル領域Ｒｍに囲まれるように形成されている。
メインセル領域Ｒｍおよびセンスセル領域Ｒｓには、同様の構造のｎチャネルタイプの縦型ＭＯＳＦＥＴが形成されている。
図２に示すように、半導体装置は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ+型の半導体基板１を用いて形成されている。ｎ+型の半導体基板１の表面上には、ｎ+型の半導体基板１よりも不純物濃度が低濃度とされたｎ-型ドリフト層２が形成されており、ｎ-型ドリフト層２の所望位置に、比較的不純物濃度が低く設定されたチャネルｐ型層３が形成されている。
チャネルｐ型層３は、ｎ-型ドリフト層２に対してｐ型不純物をイオン注入することなどによって形成されている。チャネルｐ型層３は、メインセル領域Ｒｍに形成されたメインチャネル層３ａとセンスセル領域Ｒｓに形成されたセンスチャネル層３ｂとに分かれており、図４に示すように、後述するトレンチゲート構造の長手方向において、これらの間が所定距離離されている。なお、図２に示すように、メインチャネル層３ａとセンスチャネル層３ｂとの間にはトレンチゲート構造が備えられることから、トレンチゲート構造の長手方向に対する直交方向においても互いに分離された構造となっている。
チャネルｐ型層３の表層部には、ｎ-型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ+型不純物領域４が備えられている。そして、基板表面側からｎ+型不純物領域４およびチャネルｐ型層３を貫通してｎ-型ドリフト層２まで達するトレンチ５が形成されている。このトレンチ５の内壁面を覆うようにゲート絶縁膜６が形成されていると共に、ゲート絶縁膜６を介して、トレンチ５内にドープトＰｏｌｙ−Ｓｉによって構成されたシールド電極７およびゲート電極層８が積層されて二層構造となっている。シールド電極７は、ソース電位に固定されることで、ゲート−ドレイン間の容量を小さくし、ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極層８は、ＭＯＳＦＥＴのスイッチング動作を行うもので、ゲート電圧印加時にトレンチ５の側面のチャネルｐ型層３にチャネルを形成する。
シールド電極７とゲート電極層８との間には絶縁膜９が形成されており、絶縁膜９によってシールド電極７とゲート電極層８とが絶縁されている。これらトレンチ５、ゲート絶縁膜６、シールド電極７、ゲート電極層８および絶縁膜９によってトレンチゲート構造が構成されている。このトレンチゲート構造は、例えば図２の紙面垂直方向を長手方向として、図１および図３の紙面左右方向、図２で言えば紙面左右方向に複数本が並べられることでストライプ状のレイアウトとされている。
ただし、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間には、トレンチゲート構造が形成されておらず、これらの間において隣り合うトレンチゲート構造の間隔が、メインセル領域Ｒｍ内もしくはセンスセル領域Ｒｓ内のトレンチゲート構造同士の間隔よりも広くなっている。
また、トレンチ５は、図３に示すように、メインセル領域Ｒｍとセンスセル領域Ｒｓとで連続的に繋がった状態となっている。そして、そのトレンチ５内に埋め込まれたシールド電極７およびゲート電極層８も、メインセル領域Ｒｍとセンスセル領域Ｒｓとの両方に至るように連続的に繋がった状態となっている。
さらに、トレンチ５の長手方向の一方の端部、具体的には図３では紙面右側の端部において、シールド電極７は、ゲート電極層８よりもメインセル領域Ｒｍの外側、つまりメインセル領域Ｒｍのうちセンス領域から離れる側まで延設されており、その部分をシールドライナー７ａとしてチャネルｐ型層３の表面から露出させられている。
同様に、トレンチ５の長手方向の他方の端部、具体的には図３では紙面左側の端部において、ゲート電極層８は、シールド電極７よりもメインセル領域Ｒｍの外側、つまりメインセル領域Ｒｍのうちセンス領域から離れる側まで延設されており、その部分をゲートライナー８ａとしてチャネルｐ型層３の表面から露出させられている。
また、本実施形態では、図３および図４に示すように、ゲート電極層８の一部がｎ+型不純物領域４よりも上方に突き出した突起部８ｂとされている。突起部８ｂは、ゲートライナー８ａと同様の構成とされており、メインセル領域Ｒｍとセンスセル領域Ｒｓの間において形成されている。この突起部８ｂは、チャネルｐ型層３をイオン注入によって形成する場合のマスクとして用いられ、メインチャネル層３ａとセンスチャネル層３ｂとの間と対応する位置に形成されている。つまり、センスセル領域Ｒｓを挟んだ両側に突起部８ｂが形成されている。なお、突起部８ｂとその下方に位置するチャネルｐ型層３との間には、ゲート絶縁膜６や後述する層間絶縁膜１３が配置されていて、突起部８ｂやゲート電極層８とチャネルｐ型層３とが絶縁されている。
また、ゲート電極層８を覆うように酸化膜などで構成された層間絶縁膜１３が形成され、この層間絶縁膜１３の上にソース電極に相当する上部電極１０やゲート電極１１が形成されている。上部電極１０は、層間絶縁膜１３が形成されていない部分、例えばコンタクトホールを通じてｎ+型不純物領域４およびチャネルｐ型層３に電気的に接続されている。ゲート電極１１も、層間絶縁膜１３が形成されていない部分、例えばコンタクトホールを通じて、ゲートライナー８ａを介してゲート電極層８に電気的に接続されている。
上部電極１０は、メインセル領域Ｒｍに形成されたメイン電極１０ａとセンスセル領域Ｒｓに形成されたセンス電極１０ｂとに分かれており、これらの間が所定距離離されている。メイン電極１０ａは、メインセル領域Ｒｍのほぼ全域にわたって形成され、一部が切り欠かれた四角枠体形状で構成されている。センス電極１０ｂは、四角形状とされており、メイン電極１０ａに囲まれるように配置されている。センス電極１０ｂのうちの一辺は引出配線１０ｃに接続され、メイン電極１０ａに形成された切り欠きを通って、メインセル領域Ｒｍの外側まで引き出されている。
さらに、ｎ+型の半導体基板１のうちｎ-型ドリフト層２とは反対側の面にドレイン電極に相当する下部電極１２が形成されている。このような構成により、縦型ＭＯＳＦＥＴの基本構造が構成されている。そして、図２に示すように、縦型ＭＯＳＦＥＴが複数セル集まって形成されることで、メインセル領域Ｒｍやセンスセル領域Ｒｓが構成されている。
以上のようにして、縦型ＭＯＳＦＥＴを有する半導体装置が構成されている。次に、本実施形態にかかる半導体装置の製造方法について説明する。ただし、本実施形態にかかる半導体装置のうち従来とは異なっている製造方法について説明し、従来と同様の部分については簡略化して説明を行う。
まず、半導体基板１を用意し、半導体基板１の表面上にｎ-型ドリフト層２をエピタキシャル成長させる。次に、トレンチ５の形成予定領域が開口する図示しないマスクを配置し、そのマスクを用いたエッチングによりトレンチ５を形成する。続いて、熱酸化などによってトレンチ５の内壁面を含めてｎ-型ドリフト層２の表面にゲート絶縁膜６を形成したのち、ポリシリコンを積んでからエッチバックしてトレンチ５の底部やトレンチ５の一方の端部にのみ残すことでシールド電極７を形成する。
さらに、絶縁膜９を成膜したのち、再びポリシリコンを積んでから、ポリシリコン上に突起部８ｂの形成予定領域を覆うマスクを配置し、エッチバックすることでトレンチ５内にゲート電極層８を形成すると共に突起部８ｂを形成する。これにより、トレンチゲート構造が形成されると共に突起部８ｂが形成される。
この後、ｐ型不純物をイオン注入することにより、チャネルｐ型層３を形成する。このとき、ゲート電極層８の一部によって突起部８ｂを形成していることから、突起部８ｂがマスクとなってｐ型不純物のイオン注入が遮られ、突起部８ｂが形成された部分にはチャネルｐ型層３が形成されない。これにより、メインセル領域Ｒｍにメインチャネル層３ａを形成すると共にセンスセル領域Ｒｓにセンスチャネル層３ｂを形成することができ、かつ、これらの間を離すことができる。
そして、ｎ+型不純物領域４の形成予定領域が開口するマスクを配置したのち、ｎ型不純物をイオン注入することでｎ+型不純物領域４を形成する。この後は、層間絶縁膜１３の形成工程、コンタクトホールの形成工程、上部電極１０およびゲートライナー８ａの形成工程、下部電極１２の形成工程を経て、本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
このように構成された半導体装置によれば、次のような効果を得ることができる。
まず、上記したように、メインセル領域Ｒｍとセンスセル領域Ｒｓとの両方に至るように連続的にトレンチ５を繋ぐようにし、シールド電極７およびゲート電極層８がメインセル領域Ｒｍとセンスセル領域Ｒｓとの両方に至るように連続的に形成されるようにしている。
このため、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間において、シールド電極７のコンタクトを採る必要がなくなり、その分、メインセル領域Ｒｍとセンスセル領域Ｒｓとを近付けることが可能となる。したがって、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間において電流が広がって流れることを抑制することができ、センスセル領域Ｒｓにおいてもメインセル領域Ｒｍと同様に、電流が縦方向に均一に流れるようにすることができる。これにより、センスセルの高精度化を図ることが可能となる。
また、本実施形態の半導体装置では、ゲート電極層８の一部を突起部８ｂとすることで、メインセル領域Ｒｍとセンスセル領域Ｒｓにおいてチャネルｐ型層３が分割され、メインチャネル層３ａとセンスチャネル層３ｂとなるようにしている。仮に、突起部８ｂを備えない場合には、チャネルｐ型層３を形成する際のｐ型不純物のイオン注入時に、メインチャネル層３ａとセンスチャネル層３ｂとの間を覆う図示しないマスクを形成してからイオン注入を行う必要がある。しかしながら、本実施形態のようにゲート電極層８の一部によって突起部８ｂを形成しておくことで、この突起部８ｂをマスクとして利用することが可能となり、改めてマスク形成を行わなくても良くなる。したがって、半導体装置の製造工程の簡略化を図ることも可能となる。
また、突起部８ｂについては、メインセル領域Ｒｍの外側に配置されるゲートライナー８ａと共通のマスクによって形成可能であることから、突起部８ｂを形成するためのみにマスクを用意する必要がなく、製造工程の共通化を図ることができる。したがって、製造コストの削減を図ることが可能となる。
さらに、センスセル領域Ｒｓをメインセル領域Ｒｍで囲むようにしているため、センスセル領域Ｒｓの周囲にメインセル領域Ｒｍが無い場合と比較して、よりセンスセル領域Ｒｓの動作を均一化することが可能となり、よりセンスセルの高精度化を図ることが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
（１）例えば、上記実施形態では、ゲート電極層８の一部に突起部８ｂを設け、イオン注入時にメインチャネル層３ａとセンスチャネル層３ｂとを区画するためのマスクとしての役割を果たさせるようにした。これに対して、ゲート電極層８の一部に突起部８ｂを設けるのではなく、ゲート電極層８の形成工程とは別工程としてマスク形成を行い、そのマスクを用いてイオン注入時にメインチャネル層３ａとセンスチャネル層３ｂとを区画するようにしても良い。
なお、このような製造方法とする場合、メインチャネル層３ａやセンスチャネル層３ｂ、さらにはｎ+型不純物領域４を形成する工程をゲート電極層８の形成工程と別工程として行えることから、これらをトレンチ５の形成前に形成することもできる。
（２）また、上記実施形態では、半導体基板１によって高濃度の不純物領域を形成し、その上にｎ-型ドリフト層２をエピタキシャル成長させる例を示した。これは、ドリフト層を挟んでチャネルｐ型層３と反対側に高濃度の不純物領域を構成する場合の一例を示したに過ぎず、ドリフト層を半導体基板によって構成し、その裏面側にイオン注入等を行うことで高濃度の不純物領域を形成するようにしても良い。
（３）また、上記実施形態では、センスセル領域Ｒｓを囲むようにメインセル領域Ｒｍを四角枠体形状としたが、メインセル領域Ｒｍを四角枠体形状ではない枠体形状としても良いし、メインセル領域Ｒｍによってセンスセル領域Ｒｓを囲まない構成であっても良い。
さらに、メインセル領域Ｒｍに備えられるセルとセンスセル領域Ｒｓに形成されるセルの間の間隔が同じ領域内に備えられる各セルの間の間隔よりも広くされている。具体的には、メインセル領域Ｒｍとセンスセル領域Ｒｓそれぞれに形成されるトレンチゲート構造が、メインセル領域Ｒｍに形成されたもの同士の間隔およびセンスセル領域Ｒｓに形成されたもの同士の間隔よりも広くされている。この間隔についても、広くなるほど、センスセル領域Ｒｓからメインセル領域Ｒｍ側に向かって横方向に電流が流れ、センスセル領域Ｒｓで縦方向に流れる電流が均一でなくなるため、できるだけ狭い方が良い。これに対して、上記構造のＭＯＳＦＥＴでは、トレンチゲート構造の長手方向に直交する配列方向において、メインセル領域Ｒｍに備えられるセルとセンスセル領域Ｒｓに形成されるセルの間の間隔を狭くすることも可能である。したがって、センスセル領域Ｒｓからメインセル領域Ｒｍ側に向かって横方向に流れる電流を尚更に抑制することが可能となり、さらにセンスセル領域Ｒｓで縦方向に流れる電流が均一となって、よりセンスセルを高精度化することが可能となる。
（４）また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを半導体スイッチング素子の一例として説明した。しかしながら、これは一例を示したに過ぎず、他の構造の半導体スイッチング素子、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴとしても良い。また、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴの場合、半導体基板１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
２ ｎ-型ドリフト層
３ａ メインチャネル層
３ｂ センスチャネル層
５ トレンチ
６ ゲート絶縁膜
７ シールド電極
８ ゲート電極層
８ｂ 突起部
１０ａ メイン電極
１０ｂ センス電極

Claims (3)

  1. 半導体スイッチング素子を備えたメインセル領域（Ｒｍ）とセンスセル領域（Ｒｓ）とを有し、前記センスセル領域に形成された前記半導体スイッチング素子によって、前記メインセル領域に形成された前記半導体スイッチング素子に流れる電流を検出する半導体装置であって、
    前記半導体スイッチング素子は、
    第１導電型のドリフト層（２）と、
    前記ドリフト層上に形成された第２導電型のチャネル層（３）と、
    前記チャネル層内における該チャネル層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（４）と、
    前記第１不純物領域から前記チャネル層を貫通して前記ドリフト層に達する一方向を長手方向とするトレンチ（５）内に、ゲート絶縁膜（６）を介して、シールド電極（７）およびゲート電極層（８）が積層されて二層構造とされたトレンチゲート構造と、
    前記ドリフト層を挟んで前記チャネル層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１または第２導電型の第２不純物領域（１）と、
    前記第１不純物領域および前記チャネル層と電気的に接続されると共に、前記シールド電極と電気的に接続される上部電極（１０）と、
    前記ゲート電極層と電気的に接続されるゲートライナー（８ａ）と、
    前記第２不純物領域と電気的に接続された下部電極（１２）と、を有して構成され、
    前記トレンチは、前記メインセル領域と前記センスセル領域とに至るように連続的に繋げられており、繋がった該トレンチ内において、前記シールド電極および前記ゲート電極層も前記メインセル領域と前記センスセル領域とに至るように連続的に繋がっており、
    前記シールド電極は、前記トレンチの長手方向の一端側において、前記メインセル領域のうち前記センスセル領域から離れる側まで延設されることで、前記上部電極と電気的に接続されており、
    前記ゲート電極層は、前記トレンチの長手方向の他端側において、前記メインセル領域のうち前記センスセル領域から離れる側まで延設されることで、前記ゲートライナーと電気的に接続されている半導体装置。
  2. 前記チャネル層は、前記メインセル領域に形成されたメインチャネル層（３ａ）と前記センスセル領域に形成されたセンスチャネル層（３ｂ）とを有し、前記メインチャネル層と前記センスチャネル層とが分離された構成とされており、
    前記メインチャネル層と前記センスチャネル層との間と対応する位置において、前記ゲート電極層の一部が前記第１不純物領域よりも上方に突き出した突起部（８ｂ）が形成されている請求項１に記載の半導体装置。
  3. 前記上部電極は、前記メインセル領域に形成された前記半導体スイッチング素子のメイン電極（１０ａ）と前記センスセル領域に形成された前記半導体スイッチング素子のセンス電極（１０ｂ）とを有した構成とされ、
    前記メインセル領域は一部が切り欠かれた枠体形状で構成されていると共に、前記センスセル領域は前記メインセル領域内に配置され、前記センス電極（１０ｂ）が前記メインセル領域の一部が切り欠かれた部分から該メインセル領域の外側まで引き出される引出配線（１０ｃ）に接続されている請求項１または２に記載の半導体装置。
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