JP2023022586A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 フィールド絶縁膜の絶縁破壊を抑制しつつ、ゲート引出部が途切れてしまうことを抑制できる構造の半導体装置を提供する。【解決手段】ゲート電極１０９から引き出され、アクティブ領域Ｒａから外周領域Ｒｂに至ることで、フィールド絶縁膜１１０における端部１１０ａに乗り上げて形成されたゲート引出部１０９ａを有している。そして、ゲート引出部１０９ａが乗り上げて形成されるフィールド絶縁膜１１０の端部１１０ａは、アクティブ領域Ｒａから外周領域Ｒｂに向かうほどフィールド絶縁膜１１０の厚みが徐々に厚くなるように傾斜させられている。【選択図】図３

Description

本発明は、ゲート電極を有するスイッチング素子を備えた半導体装置およびその製造方法に関するものである。
従来、特許文献１において、スイッチング時に発生する高電圧に起因してゲート絶縁膜が破壊されることを抑制する技術が開示されている。
ＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときには、ｐ型ベース領域とｎ型ドリフト層との間の容量に相当する電流がソース－ドレイン間に流れる。この電流は、ドレイン電圧の時間変化が大きいほど、つまりｄＶ／ｄｔが大きいほど大きくなる。この電流は、ソース電極側では、ｐ型ベース領域やｐ＋型コンタクト領域が形成された領域を流れることになるが、ｐ型ベース領域やｐ＋型コンタクト領域の抵抗値が高いと、電流の大きさに比例してｐ型ベース領域やｐ＋型コンタクト領域の電位が持ち上がる。つまり、ゲート電圧が０Ｖの状態に対して、ｐ型ベース領域やｐ＋型コンタクト領域の電位がそれよりも高い電位になる。この電位の持ち上がりによって、ゲート絶縁膜に高電圧が掛かり、ゲート絶縁膜が破壊され得る。このため、特許文献１では、ソースコンタクトホールの位置を工夫し、フィールド絶縁膜を貫通するソースコンタクトホールを設けた構造とすることで、ゲート絶縁膜に印加される電界強度を小さくし、ゲート絶縁膜の破壊を抑制している。
特開２０１７－５２７８号公報
半導体装置の構造やスイッチング条件によっては、上記の電位の持ち上がりによってゲート絶縁膜だけでなく、半導体表面に形成されたフィールド絶縁膜も破壊するほど、フィールド絶縁膜の上下間に電位差が発生することがある。つまり、ゲート電極のうちフィールド絶縁膜上に配置される部分、具体的にはゲート電極のうちのゲートライナーの一部を構成するゲート引出部と半導体表面との間に電位差が発生し得る。フィールド絶縁膜の破壊を抑制するにはフィールド絶縁膜の厚膜化が有効であるが、半導体装置のレイアウト上、ゲート電極の端部からフィールド絶縁膜上に乗り上げるようにしてゲート引出部が配置される。このため、フィールド絶縁膜が厚いとゲート引出部を含むゲート電極の形成時に段差部でゲート引出部が薄くなり、段切れ、つまり途切れてしまう可能性がある。
本発明は上記点に鑑みて、フィールド絶縁膜の絶縁破壊を抑制しつつ、ゲート引出部が途切れてしまうことを抑制できる構造の半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明は、スイッチング素子が形成されたアクティブ領域（Ｒａ）と、該アクティブ領域の外周を囲む外周領域（Ｒｂ）およびパッド（１２ａ～１２ｄ）が配置されるパッド配置領域（Ｒｃ）を有する半導体装置であって、アクティブ領域に、一方向を長手方向としたゲート電極（１０９）を有するスイッチング素子が形成された半導体基板（１０１～１０６）と、外周領域およびパッド配置領域において、半導体基板の上に形成されていると共に、ゲート電極の長手方向と交差する方向に伸びる端部（１１０ａ）を有するフィールド絶縁膜（１１０）と、ゲート電極から引き出され、アクティブ領域から外周領域に至ることで、フィールド絶縁膜における端部に乗り上げて形成されたゲート引出部（１０９ａ）と、パッド配置領域に配置されるパッドに含まれ、ゲート引出部を通じてゲート電極に接続されたゲートパッド（１２ｄ）と、を有している。そして、ゲート引出部が乗り上げられたフィールド絶縁膜の端部は、アクティブ領域から外周領域に向かうほど該フィールド絶縁膜の厚みが徐々に厚くなるように傾斜させられている。
このように、ゲート引出部の下に位置しているフィールド絶縁膜の端部について、そのフィールド絶縁膜の端部が傾斜させられた状態になっている。このため、フィールド絶縁膜の端部の段差部においてゲート引出部が薄くなることが抑制される。これにより、ゲート引出部がフィールド絶縁膜の端部の段差によって段切れすることを抑制できる。このため、フィールド絶縁膜を絶縁破壊されない膜厚としつつも、ゲート引出部が途切れてしまうことを抑制できる構造の半導体装置にできる。
請求項６に記載の発明は、アクティブ領域（Ｒａ）に、一方向を長手方向としたゲート電極（１０９）を有するスイッチング素子が形成された半導体基板（１０１～１０６）と、外周領域（Ｒｂ）およびパッド配置領域（Ｒｃ）において、半導体基板の上に形成されていると共に、ゲート電極の長手方向と交差する方向に伸びる端部（１１０ａ）を有するフィールド絶縁膜（１１０）と、ゲート電極から引き出され、アクティブ領域から外周領域に至ることで、フィールド絶縁膜における端部に乗り上げて形成されたゲート引出部（１０９ａ）と、パッド配置領域に配置されるパッドに含まれ、ゲート引出部を通じてゲート電極に接続されたゲートパッド（１２ｄ）と、を有している。そして、外周領域に位置し、フィールド絶縁膜のうちゲート引出部が乗り上げられる端部を構成する部分が薄膜部（１１０ｂ）とされ、パッド配置領域に位置し、フィールド絶縁膜のうちゲート引出部が乗り上げられていない端部を構成する部分が厚膜部（１１０ｃ）とされており、薄膜部が厚膜部よりも薄くされている。
このような構造とすれば、ゲート引出部の下に存在するフィールド絶縁膜の端部による段差部を低くできるため、その段差部を乗り上げるようにゲート引出部が配置されても、ゲート引出部が段切れしないようにできる。また、スイッチング時にアクティブ領域から離れていてゲート配線層と半導体表面との間に高い電位差が発生する部分については、フィールド絶縁膜を絶縁破壊に耐えられる厚さにできる。これにより、フィールド絶縁膜を絶縁破壊されない膜厚としつつも、ゲート引出部が途切れてしまうことを抑制できる構造の半導体装置にできる。
請求項８に記載の発明は、スイッチング素子が形成されたアクティブ領域（Ｒａ）と、該アクティブ領域の外周を囲む外周領域（Ｒｂ）およびパッド（１２ａ～１２ｄ）が配置されるパッド配置領域（Ｒｃ）を有する半導体装置の製造方法であって、スイッチング素子が形成される半導体基板（１０１～１０６）を用意したのち、アクティブ領域に、一方向を長手方向としたゲートトレンチ（１０７）を形成することと、ゲートトレンチ内に加えて外周領域およびパッド配置領域を含む半導体基板の上に、デバイスの表面積が多いほど膜厚が薄くなる成膜プロセスにてフィールド絶縁膜（１１０）を成膜したのち、パターニングすることで、外周領域およびパッド配置領域において、ゲートトレンチの長手方向と交差する方向に伸びる端部（１１０ａ）を有する形状でフィールド絶縁膜（１１０）を形成することと、ゲートトレンチ内にゲート絶縁膜（１０８）を形成することと、ゲートトレンチ内を含むゲート絶縁膜の上にポリシリコン膜を形成したのち、パターニングすることで、ゲートトレンチ内および該ゲートトレンチの外側に引き出されたゲート引出部（１０９ａ）を有するゲート電極（１０９）を形成することと、を含んでいる。そして、フィールド絶縁膜を形成することでは、外周領域に位置するフィールド絶縁膜のうちゲート引出部が乗り上げられる端部を構成する部分を薄膜部（１１０ｂ）とし、パッド配置領域に位置するフィールド絶縁膜のうちゲート引出部が乗り上げられていない端部を構成する部分を厚膜部（１１０ｃ）として、薄膜部を厚膜部よりも薄く形成する。
このように、デバイスの表面積が多いほど膜厚が薄くなる成膜プロセスを用いれば、ゲートトレンチの形成されたアクティブ領域やその近傍において、フィールド絶縁膜を薄くできる。このため、外周領域のうちアクティブ領域に隣接する領域では、パッド配置領域と比較して薄くなって薄膜部が形成される。そして、パッド配置領域や外周領域でもアクティブ領域から離れている部分では、フィールド絶縁膜が厚くなって厚膜部が形成される。このため、ゲート引出部の下に存在するフィールド絶縁膜の端部による段差部を低くできるため、その段差部を乗り上げるようにゲート引出部が配置されても、ゲート引出部が段切れしないようにできる。また、スイッチング時にアクティブ領域から離れていてゲート配線層と半導体表面との間に高い電位差が発生する部分については、フィールド絶縁膜を絶縁破壊に耐えられる厚さにできる。これにより、フィールド絶縁膜を絶縁破壊されない膜厚としつつも、ゲート引出部が途切れてしまうことを抑制できる構造の半導体装置を製造できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置を構成する半導体チップの上面レイアウト図である。 図１中のII－II断面図である。 図１中のIII－III断面図である。 図１中のIV－IV断面図である。 図４に示す断面において、スイッチング時に流れる電流と最もフィールド絶縁膜に高電圧が掛かる部分を示した図である。 フィールド絶縁膜の端部における厚さ遷移領域の幅Ｌとゲート電極の厚みＴｇとの関係を示した断面図である。 半導体装置の製造方法のうちのフィールド絶縁膜の成膜工程を示した断面図である。 図７Ａに続くフィールド絶縁膜のパターニング工程を示した断面図である。 第２実施形態にかかる半導体装置における図３に相当する断面図である。 フィールド絶縁膜の端部を段差形状にするプロセスでの外周領域のうちアクティブ領域に隣接する部分とパッド配置領域に隣接する部分の断面図である。 図９Ａのプロセスの後に行われるゲート電極の形成プロセスでの外周領域のうちアクティブ領域に隣接する部分とパッド配置領域に隣接する部分の断面図である。 第３実施形態にかかる半導体装置における外周領域のうちアクティブ領域に隣接する部分とパッド配置領域に隣接する部分の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。まず、図１～図４を参照して、本実施形態にかかる半導体装置の構成について説明する。
図１に示すように、本実施形態の半導体装置は、半導体チップ１０とされており、スイッチング素子としてトレンチゲート構造のＭＯＳＦＥＴが形成されている。半導体装置は、アクティブ領域Ｒａやその外側に位置する外周領域Ｒｂおよびパッド１２ａ～１２ｄが配置されるパッド配置領域Ｒｃを有し、アクティブ領域Ｒａに半導体素子としてスイッチング素子が形成されている。
図１に示すように、半導体チップ１０は上面形状が四角形の板状で構成されている。半導体チップ１０のうちの中央部を含む内部領域、具体的には図１中に四角形状に囲んだ領域がアクティブ領域Ｒａとされている。また、半導体チップ１０のうちのアクティブ領域Ｒａの外側となる外縁部が外周領域Ｒｂとされている。さらに、アクティブ領域Ｒａの外側、かつ、外周領域Ｒｂの内側であって、アクティブ領域Ｒａが構成する四角形状の一辺に沿う領域がパッド配置領域Ｒｃとされている。
半導体チップ１０のうちのパッド配置領域Ｒｃ内に、感温素子が形成された感温素子領域１１が備えられ、感温素子による温度検出に基づいて発熱素子による温度上昇が把握できるようになっている。
また、アクティブ領域Ｒａを囲むように外周領域Ｒｂに設けられた太い実線で示した部分は、縦型ＭＯＳＦＥＴにおける後述するゲート電極１０９のゲート引出部１０９ａやゲート配線層１１３により構成されるゲートライナー１３である。本実施形態の場合、ゲートライナー１３は、アクティブ領域Ｒａの外周に位置する外周領域Ｒｂに配置されている。
なお、パッド配置領域Ｒｃには、複数のパッド１２ａ～１２ｄが備えられている。本実施形態の場合、パッド配置領域Ｒｃには、紙面左側からカソードパッド１２ａ、アノードパッド１２ｂ、センスパッド１２ｃ、ゲートパッド１２ｄが備えられている。これらは、感温素子領域１１に備えられる感温素子の各部やアクティブ領域Ｒａに備えられる縦型ＭＯＳＦＥＴの各部と電気的に接続される。これら各パッド１２ａ～１２ｄが図示しないボンディングワイヤに接続されることで、外部との電気的接続が行えるようになっている。
また、半導体チップ１０における各部の断面構成を図２～図４に示す。
半導体チップ１０には、ＳｉＣもしくはＳｉ等で構成されたｎ＋型基板１０１が用いられており、ｎ＋型基板１０１の主表面上に縦型ＭＯＳＦＥＴや感温素子を構成する各部が形成されている。
具体的には、図２に示すように、ｎ＋型基板１０１の主表面上には、ｎ＋型基板１０１よりも低不純物濃度のｎ－型低濃度層１０２がエピタキシャル成長させられている。ｎ－型低濃度層１０２の表層部におけるｎ＋型基板１０１から離れた位置に、所定間隔でｐ型ディープ層１０３が形成されている。さらに、ｎ－型低濃度層１０２およびｐ型ディープ層１０３の上には、ｐ型ベース領域１０４が形成され、ｐ型ベース領域１０４の上には、ｎ＋型ソース領域１０５およびｐ＋型コンタクト領域１０６が形成されている。ｎ＋型ソース領域１０５は、ｎ－型低濃度層１０２のうちｐ型ディープ層１０３が形成されていない領域と対応する部分の上に形成されており、ｐ＋型コンタクト領域１０６は、ｐ型ディープ層１０３と対応する部分の上に形成されている。
これらｎ＋型基板１０１、ｎ－型低濃度層１０２、ｐ型ディープ層１０３、ｐ型ベース領域１０４、ｎ＋型ソース領域１０５およびｐ＋型コンタクト領域１０６を半導体で構成された半導体基板として、半導体基板の表層部にゲートトレンチ１０７が形成されている。具体的には、ｎ＋型ソース領域１０５およびｐ型ベース領域１０４を貫通してｎ－型低濃度層１０２に達するゲートトレンチ１０７が形成されている。このゲートトレンチ１０７の側面と接するように上述したｐ型ベース領域１０４およびｎ＋型ソース領域１０５が配置されている。ゲートトレンチ１０７は、図２の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図２には１本しか示していないが、ゲートトレンチ１０７は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層１０３の間に挟まれるように配置されていてストライプ状とされている。
また、ｐ型ベース領域１０４のうちゲートトレンチ１０７の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域１０５とｎ－型低濃度層１０２との間を繋ぐチャネル領域とされる。そして、このチャネル領域を含むゲートトレンチ１０７の内壁面にゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１０９が形成されており、これらゲート絶縁膜１０８およびゲート電極１０９がゲートトレンチ１０７内に埋め込まれている。このため、ゲート電極１０９もゲートトレンチ１０７の長手方向と同じ一方向を長手方向として延設されている。そして、このような構造により、トレンチゲート構造が構成されている。
トレンチゲート構造は、図３の断面図に示されるように、図１の紙面左右方向に延設されている。そして、図３に示すように、アクティブ領域Ｒａよりも外側までトレンチゲート構造が張り出すように形成されている。また、ゲートトレンチ１０７の側面にｎ＋型ソース領域１０５が形成されることになるが、ｎ＋型ソース領域１０５はアクティブ領域Ｒａに形成され、それよりも外側には形成されていない。このため、アクティブ領域Ｒａ内においてのみチャネル領域が形成されるようになっている。
さらに、四角形状とされたアクティブ領域Ｒａのうち少なくともトレンチゲート構造の先端に位置する辺では、図３に示すように、ゲートトレンチ１０７の両先端から離れた位置におけるｐ型ベース領域１０４の表面に、フィールド絶縁膜１１０が形成されている。フィールド絶縁膜１１０は、トレンチゲート構造の長手方向と交差する方向に伸びる端部１１０ａを有している。本実施形態では、フィールド絶縁膜１１０は、アクティブ領域Ｒａにおいて開口されており、この開口端のうち図１の紙面左右に位置する部分が各トレンチゲート構造の先端と対向させられている。また、図３中には現れていないが、図１における四角形状とされたアクティブ領域Ｒａの上下の辺に沿うように、フィールド絶縁膜１１０の開口端が位置している。
フィールド絶縁膜１１０は、高電圧が掛かっても破壊されないように厚くされている。ゲートトレンチ１０７内に形成されたゲート絶縁膜１０８は、ゲートトレンチ１０７の外側にも形成され、フィールド絶縁膜１１０の表面上にも形成されている。また、少なくともフィールド絶縁膜１１０のうちアクティブ領域Ｒａ側、つまりトレンチゲート構造側の端部１１０ａが斜めに傾斜させられた傾斜面とされている。そして、当該端部１１０ａにおいて、フィールド絶縁膜１１０の厚みがアクティブ領域Ｒａから外周領域Ｒｂに向かうほど徐々に厚くなる構造とされている。また、ゲート電極１０９がゲートトレンチ１０７の内側だけでなく、ゲートトレンチ１０７の長手方向の両端からゲートトレンチ１０７の外側に引き出されており、フィールド絶縁膜１１０の上に至る位置まで引き出されている。ゲート電極１０９のうちゲートトレンチ１０７の外側に引き出された部分がゲートライナー１３の一部となるゲート引出部１０９ａを構成している。
このゲート引出部１０９ａは、厚く形成されたフィールド絶縁膜１１０を乗り上げるように配置される。つまり、ゲート引出部１０９ａの下にフィールド絶縁膜１１０の端部１１０ａが位置することになる。このため、仮に、フィールド絶縁膜１１０の端部１１０ａが傾斜していなければ、フィールド絶縁膜１１０の端部１１０ａの段差部においてゲート引出部１０９ａが薄くなって、段切れが発生し得る。しかしながら、本実施形態では、フィールド絶縁膜１１０の端部１１０ａを傾斜させているため、ゲート引出部１０９ａがフィールド絶縁膜１１０の端部１１０ａの段差によって段切れすることを抑制できる。特に、ゲート引出部１０９ａを含むゲート電極１０９の厚みがフィールド絶縁膜１１０の厚みよりも薄くなる場合に段切れが発生し易くなるが、このような場合にも本実施形態の構成とすることで段切れが発生することを抑制できる。
なお、ゲート絶縁膜１０８については、適宜パターニング可能であるため、必ずしもフィールド絶縁膜１１０の表面上に形成されている必要はなく、フィールド絶縁膜１１０の端部までゲート絶縁膜１０８が形成された構造とされていてもよい。また、ゲート絶縁膜１０８がｐ型ベース領域１０４の上に形成され、ゲート絶縁膜１０８の上にフィールド絶縁膜１１０が形成された構造であってもよい。
一方、図４に示すように、パッド配置領域Ｒｃを通る断面においては、トレンチゲート構造が形成されたアクティブ領域Ｒａとフィールド絶縁膜１１０とが離れていて、フィールド絶縁膜１１０へのゲート引出部１０９ａの乗り上げが無い。つまり、パッド配置領域Ｒｃに配置されるフィールド絶縁膜１１０のうちアクティブ領域Ｒａに沿って伸びる端部については、ゲート引出部１０９ａが乗り上げられていない。このため、この部分ではフィールド絶縁膜１１０の端部が必ずしも傾斜していなくても良い。
また、図２～図４に示すように、ｎ＋型ソース領域１０５、ｐ＋型コンタクト領域１０６、ゲート引出部１０９ａを含むゲート電極１０９の表面には、層間絶縁膜１１１が形成されている。そして、層間絶縁膜１１１の上に導体パターンとして、表面電極に相当するソース電極１１２や図３および図４に示すようなゲート配線層１１３が形成されている。ここでいうゲート配線層１１３が上記したゲートライナー１３の一部を構成する部分であり、ゲート配線層１１３とゲート引出部１０９ａとによってゲートライナー１３が構成されている。また、層間絶縁膜１１１にはコンタクトホール１１１ａ、１１１ｂが形成されている。これにより、図２に示すように、ソース電極１１２がコンタクトホール１１１ａを通じてｎ＋型ソース領域１０５やｐ＋型コンタクト領域１０６と電気的に接触されている。また、図３に示すように、ゲート配線層１１３がコンタクトホール１１１ｂを通じてゲート引出部１０９ａ、つまりゲート電極１０９と電気的に接続されている。
また、ｎ＋型基板１０１の裏面側、つまりソース電極１１２が形成された側と反対側の一面にはｎ＋型基板１０１と電気的に接続された裏面電極に相当するドレイン電極１１４が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでアクティブ領域Ｒａが構成されている。そして、図３に示すように半導体チップ１０の表面がパッシベーション膜１１５で覆われ、パッシベーション膜１１５のうちのソース電極１１２と対応する部分が除去されて開口させられている。また、図４中には一部しか現れていないが、パッシベーション膜１１５のうちパッド配置領域Ｒｃに備えられる各パッド１２ａ～１２ｄと対応する部分も除去されて開口させられている。このようにして、縦型ＭＯＳＦＥＴを備えた半導体チップ１０が構成されている。
また、感温素子領域１１においては、感温素子として例えば感温ダイオードが形成されている。感温ダイオードは、例えばポリシリコンに対してｐ型不純物やｎ型不純物をイオン注入して形成したｐ型層とｎ型層によるＰＮダイオードを複数段備えることにより構成されている。この感温ダイオードのカソードをカソードパッド１２ａに接続し、アノードをアノードパッド１２ｂに接続している。
なお、パッド配置領域Ｒｃに備えられた他のパッド１２ｃ、１２ｄについては、縦型ＭＯＳＦＥＴの各部に電気的に接続される。センスパッド１２ｃは、素子に流れる電流の一部を取り出すことでメインセルに流れる電流を測定できるようにしている。ゲートパッド１２ｄについては、ゲートライナー１３を介してゲート電極１０９と電気的に接続される。これにより、ゲートパッド１２ｄを通じてゲート電極１０９に対してゲート電圧の印加が行われるようになっている。
以上のようにして、本実施形態の半導体装置である半導体チップ１０が構成されている。
このように構成された半導体装置では、ゲート引出部１０９ａの下に位置しているフィールド絶縁膜１１０の端部１１０ａを斜めに傾斜させている。このため、フィールド絶縁膜１１０の端部１１０ａの段差部においてゲート引出部１０９ａが薄くなることが抑制される。これにより、ゲート引出部１０９ａがフィールド絶縁膜１１０の端部１１０ａの段差によって段切れすることを抑制できる。よって、フィールド絶縁膜１１０を絶縁破壊されない膜厚としつつも、ゲート引出部１０９ａが途切れてしまうことを抑制できる構造の半導体装置にできる。
具体的には、図４に示した断面において、スイッチング時に流れる電流は図５に示すような流れとなる。つまり、フィールド絶縁膜１１０の下方に電流が流れることになる。このときの電流をＩとし、電流Ｉが流れる部分での半導体の抵抗値をＲとすると、接地電位とされるゲート配線層１１３と半導体表面との間に、電流Ｉと抵抗値Ｒを掛け算した値の図中矢印Ｖｂで示した高い電位差が発生する。この高い電位差によって絶縁破壊されないようにするには、フィールド絶縁膜１１０を厚くすることが必要になる。そして、本実施形態のような構造とすれば、ゲート引出部１０９ａが段切れしないようにできるため、フィールド絶縁膜１１０を厚くして絶縁破壊を抑制することが可能となる。
ここで、ゲート引出部１０９ａの下に位置するフィールド絶縁膜１１０の端部について、傾斜させられていれば、フィールド絶縁膜１１０の端部の段差部においてゲート引出部１０９ａが薄くなることが抑制可能である。しかしながら、フィールド絶縁膜１１０の端部の表面と下方に位置する半導体の表面との成す角度が垂直に近づくほど、ゲート引出部１０９ａがフィールド絶縁膜１１０の端部の段差によって段切れし易くなる。このため、図６に示す断面、つまり半導体チップ１０を上面視したときにフィールド絶縁膜１１０の端部１１０ａが伸びる方向に対して垂直な方向の断面において、Ｔｇ＜Ｌを満たすようにすると好ましい。Ｔｇは、ゲート引出部１０９ａの厚みである。Ｌは、フィールド絶縁膜１１０の端部１１０ａの膜厚が変化する領域である厚さ遷移領域の幅、つまり半導体チップ１０を上面視したときのフィールド絶縁膜１１０の端部の伸びる方向に対する垂直方向での厚さ遷移領域の長さである。このように、ＴｇよりもＬの方を大きくすることで、ゲート引出部１０９ａのうち厚さ遷移領域の上に形成される部分とそれ以外の上に形成される部分との厚みをほぼ変わらないようにでき、より確実にゲート引出部１０９ａの段切れを抑制することが可能となる。
続いて、上記のように構成された本実施形態の半導体装置の製造方法について説明する。ただし、半導体装置の製造方法のうち、トレンチゲート構造を含むスイッチング素子の形成工程などなどについては公知となっている手法を用いれば良いし、どのような手法で行っても良い。このため、フィールド絶縁膜１１０の形成工程について主に説明し、他の工程については簡単に説明する。
まず、ｎ＋型基板１０１の主表面上にｎ－型低濃度層１０２を形成したのち、イオン注入等によってｐ型ディープ層１０３を形成し、さらにｐ型ベース領域１０４およびｎ＋型ソース領域１０５を形成する。また、ｎ＋型ソース領域１０５に対してｐ型不純物をイオン注入してｐ＋型コンタクト領域１０６を形成する。そして、ｎ＋型ソース領域１０５およびｐ型ベース領域１０４を貫通してｎ－型低濃度層１０２に達するゲートトレンチ１０７を形成する。
そして、図７Ａに示すように、ゲートトレンチ１０７内を含めて、ｐ型ベース領域１０４やｎ＋型ソース領域１０５およびｐ＋型コンタクト領域１０６などの半導体の表面に酸化膜などで構成されるフィールド絶縁膜１１０をデポジションする。その後、図７Ｂに示すように、フォトリソグラフィにてフォトレジストマスク２００でフィールド絶縁膜１１０として残す領域を覆い、この状態でフィールド絶縁膜１１０をウェットエッチングしてパターニングする。このとき、ウェットエッチングの横方向エッチングによって、フィールド絶縁膜１１０の端部１１０ａが斜めに傾斜した形状になる。この後は、図示しないが、ゲート絶縁膜１０８の形成工程、ポリシリコン膜の形成およびパターニングによるゲート引出部１０９ａを含むゲート電極１０９の形成工程、層間絶縁膜１１１の形成およびコンタクトホール１１１ａ、１１１ｂの形成工程を行う。さらに、配線電極材料の成膜およびパターニングによるソース電極１１２およびゲート配線層１１３の形成工程、パッシベーション膜１１５の形成およびパターニング工程、ｎ＋型基板１０１の裏面側へのドレイン電極１１４の形成工程を行う。これにより、本実施形態の半導体装置を製造することができる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してフィールド絶縁膜１１０の端部１１０ａの形状を異ならせたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
上記第１実施形態では、図７Ｂに示すようにウェットエッチングすることでフィールド絶縁膜１１０の端部１１０ａが斜めに傾斜した形状となるようにした。この場合、フィールド絶縁膜１１０の端部１１０ａは、全体が傾斜面として構成される。
これに対して、本実施形態では、図８に示すように、フィールド絶縁膜１１０の端部１１０ａを厚みが階段状に徐々に厚くなる形状、つまり端部１１０ａが階段状に傾斜した形状となるようにしている。このような形状は、図９Ａに示すように、フィールド絶縁膜１１０をドライエッチングでパターニングしたのち、さらに、フィールド絶縁膜１１０の端部１１０ａの近傍をもう一度ドライエッチングすることで得られる。具体的には、フォトリソグラフィによってフィールド絶縁膜１１０の端部１１０ａの近傍のみが開口するレジストマスク２１０を配置し、レジストマスク２１０で覆った状態でフィールド絶縁膜１１０の端部近傍をドライエッチングする。これにより、図９Ｂに示すように、後工程としてゲート引出部１０９ａを含むゲート電極１０９を形成したときに、ゲート引出部１０９ａもフィールド絶縁膜１１０の端部１１０ａの形状に沿って階段状に傾斜した形状にでき、段切れが抑制される。このような構造としても、第１実施形態と同様の効果を得ることができる。なお、このように、フィールド絶縁膜１１０の端部１１０ａが階段状に傾斜する場合には、Ｔｇ＜Ｌの関係については、階段状の各段の先端位置を結ぶ直線を傾斜面と想定して、その傾斜面を厚さ遷移領域として考えれば良い。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対してフィールド絶縁膜１１０の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１０に示すように、本実施形態では、ゲート引出部１０９ａの下に端部が位置する部分であるか否かに応じてフィールド絶縁膜１１０の膜厚を異ならせている。具体的には、外周領域Ｒｂのうちアクティブ領域Ｒａに隣接する部分に位置するフィールド絶縁膜１１０、つまりフィールド絶縁膜１１０のうちのゲート引出部１０９ａが乗り上げられる端部１１０ａを構成する部分については厚みを薄くした薄膜部１１０ｂとしている。薄膜部１１０ｂの厚みについては、ゲート電極１０９より薄くされると好ましい。また、パッド配置領域Ｒｃや外周領域Ｒｂのうちパッド配置領域Ｒｃに隣接する部分に位置するフィールド絶縁膜１１０、つまりフィールド絶縁膜１１０のうちゲート引出部１０９ａが乗り上げられない端部を構成する部分については厚膜部１１０ｃとしている。厚膜部１１０ｃは、薄膜部１１０ｂよりも厚みが厚くなっている。このような構造とすれば、ゲート引出部１０９ａの下に存在するフィールド絶縁膜１１０の端部による段差部を低くできるため、その段差部を乗り上げるようにゲート引出部１０９ａが配置されても、ゲート引出部１０９ａが段切れしないようにできる。また、スイッチング時にアクティブ領域Ｒａから離れていてゲート配線層１１３と半導体表面との間に高い電位差が発生する部分については、フィールド絶縁膜１１０を絶縁破壊に耐えられる厚さにできる。これにより、第１実施形態と同様の効果を得ることができる。
このような構造の半導体装置の製造方法は、基本的には第１実施形態と同様であるが、各部を形成した半導体基板を用意してゲートトレンチ１０７を形成したのち、フィールド絶縁膜１１０を形成する際に、薄膜部１１０ｂと厚膜部１１０ｃが構成されるようにする。例えば、フィールド絶縁膜１１０を成膜する際に、デバイスの表面積に依存してフィールド絶縁膜１１０の膜厚が変わる成膜プロセス、例えばプラズマＣＶＤ（chemical vapor deposition）を用いると好ましい。
具体的には、スイッチング素子として縦型ＭＯＳＦＥＴを形成する場合、アクティブ領域Ｒａでは、ゲートトレンチ１０７を形成していることからデバイスの表面積がパッド配置領域Ｒｃよりも大きくなる。同様に、外周領域Ｒｂのうちアクティブ領域Ｒａと隣接する領域、つまりトレンチゲート構造の両端に位置していてゲート引出部１０９ａがフィールド絶縁膜１１０の端部１１０ａに乗り上げる領域は、ゲートトレンチ１０７から近いため、単位面積当たりのデバイスの表面積が大きくなる。また、外周領域Ｒｂでもアクティブ領域Ｒａから離れている部分、つまり図１でいうパッド配置領域Ｒｃよりも下方に位置している部分では、表面の凹凸が少ないためデバイスの表面積が小さくなる。
したがって、プラズマＣＶＤ等によってフィールド絶縁膜１１０を成膜すれば、アクティブ領域Ｒａおよび外周領域Ｒｂのうちアクティブ領域Ｒａに隣接する領域では、パッド配置領域Ｒｃと比較して薄くなって薄膜部１１０ｂが形成される。そして、パッド配置領域Ｒｃや外周領域Ｒｂでもアクティブ領域Ｒａから離れている部分では、フィールド絶縁膜１１０が厚くなって厚膜部１１０ｃが形成される。この後、図示しないフォトマスクを用いてドライエッチングなどでフィールド絶縁膜１１０をパターニングすれば、図１０に示したような構造を形成できる。
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態では、アクティブ領域Ｒａ内に備えられるスイッチング素子として縦型ＭＯＳＦＥＴを例に挙げているが、他のゲート電極を有するスイッチング素子、例えば縦型ＩＧＢＴなどであっても良いし、複数種類の素子が組み合わせて備えられたものであっても良い。また、トレンチゲート構造のスイッチング素子に限らず、プレーナ型のスイッチング素子であっても、一方向に延設されたゲート電極１０９から引き出されたゲート引出部１０９ａがフィールド絶縁膜１１０の端部に乗り上げる構造について、本発明を適用できる。
また、上記各実施形態では、アクティブ領域Ｒａ、外周領域Ｒｂおよびパッド配置領域Ｒｃのレイアウトの一例を示したが、ここに示したレイアウトに限るものではない。例えば、トレンチゲート構造が図１中における半導体チップ１０の左右方向の一方から他方に至るように形成されている必要はなく、左右方向において分割された構造とされていても良い。その場合、左右方向において分割された各トレンチゲート構造の間にもゲートライナー１３が通過するようにレイアウトすることができる。そして、このような構成とする場合には、分割された各トレンチゲート構造の間にもフィールド絶縁膜１１０が形成され、そのフィールド絶縁膜１１０の端部を乗り上げるようにゲート引出部１０９ａを配置した構造とすることができる。したがって、この部分を構成するフィールド絶縁膜１１０についても、上記第１、第２実施形態のように端部を傾斜させたり、第３実施形態のように薄膜部１１０ｂとしたりすることで、上記各実施形態の効果を得ることができる。
また、パッド配置領域Ｒｃにパッド１２ａ～１２ｄが配置された構成としたが、パッド数については任意であり、備える機能に応じたパッド数であれば良い。上記各実施形態では、アクティブ領域Ｒａとパッド配置領域Ｒｃとが外周領域Ｒｂに囲まれつつ、これらが異なる位置に配置されていて重ならない構造としたが、これらの領域が重なるようにレイアウトされていても良い。ただし、第３実施形態については、デバイスの表面積に依って厚みが異なる製造プロセスに基づいてフィールド絶縁膜１１０を形成する場合、パッド配置領域Ｒｃに備えられるフィールド絶縁膜１１０をアクティブ領域Ｒａから離れた位置に形成する。
さらに、上記実施形態では、半導体材料としてＳｉＣやＳｉを例に挙げたが、他の半導体材料であっても良い。ただし、特にＳｉＣを用いる場合には、使用電圧が高く、フィールド絶縁膜１１０に高電圧が印加されることから、本発明を適用すると好ましい。
Ｒａ…アクティブ領域、Ｒｂ…外周領域、Ｒｃ…パッド配置領域
１０…半導体チップ、１２ａ～１２ｄ…パッド、１３…ゲートライナー
１０９…ゲート電極、１０９ａ…ゲート引出部、１１０…フィールド絶縁膜
１１０ａ…端部、１１２…ソース電極、１１４…ドレイン電極

Claims (9)

  1. スイッチング素子が形成されたアクティブ領域（Ｒａ）と、該アクティブ領域の外周を囲む外周領域（Ｒｂ）およびパッド（１２ａ～１２ｄ）が配置されるパッド配置領域（Ｒｃ）を有する半導体装置であって、
    前記アクティブ領域に、一方向を長手方向としたゲート電極（１０９）を有する前記スイッチング素子が形成された半導体基板（１０１～１０６）と、
    前記外周領域および前記パッド配置領域において、前記半導体基板の上に形成されていると共に、前記ゲート電極の長手方向と交差する方向に伸びる端部（１１０ａ）を有するフィールド絶縁膜（１１０）と、
    前記ゲート電極から引き出され、前記アクティブ領域から前記外周領域に至ることで、前記フィールド絶縁膜における前記端部に乗り上げて形成されたゲート引出部（１０９ａ）と、
    前記パッド配置領域に配置される前記パッドに含まれ、前記ゲート引出部を通じて前記ゲート電極に接続されたゲートパッド（１２ｄ）と、を有し、
    前記ゲート引出部が乗り上げて形成される前記フィールド絶縁膜の端部は、前記アクティブ領域から前記外周領域に向かうほど該フィールド絶縁膜の厚みが徐々に厚くなるように傾斜させられている、半導体装置。
  2. 前記ゲート引出部が乗り上げて形成される前記フィールド絶縁膜の端部は、斜めに傾斜させられた傾斜面とされている、請求項１に記載の半導体装置。
  3. 前記ゲート引出部が乗り上げて形成される前記フィールド絶縁膜の端部は、階段状に傾斜させられている、請求項１に記載の半導体装置。
  4. 前記ゲート電極の厚みが前記フィールド絶縁膜の厚みよりも薄くなっている、請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記フィールド絶縁膜の端部において該フィールド絶縁膜の厚みが変化する領域を厚さ遷移領域とし、該厚さ遷移領域の幅をＬ、前記ゲート電極の厚みをＴｇとして、Ｔｇ＜Ｌとされている、請求項１ないし４のいずれか１つに記載の半導体装置。
  6. スイッチング素子が形成されたアクティブ領域（Ｒａ）と、該アクティブ領域の外周を囲む外周領域（Ｒｂ）およびパッド（１２ａ～１２ｄ）が配置されるパッド配置領域（Ｒｃ）を有する半導体装置であって、
    前記アクティブ領域に、一方向を長手方向としたゲート電極（１０９）を有する前記スイッチング素子が形成された半導体基板（１０１～１０６）と、
    前記外周領域および前記パッド配置領域において、前記半導体基板の上に形成されていると共に、前記ゲート電極の長手方向と交差する方向に伸びる端部（１１０ａ）を有するフィールド絶縁膜（１１０）と、
    前記ゲート電極から引き出され、前記アクティブ領域から前記外周領域に至ることで、前記フィールド絶縁膜における前記端部に乗り上げて形成されたゲート引出部（１０９ａ）と、
    前記パッド配置領域に配置される前記パッドに含まれ、前記ゲート引出部を通じて前記ゲート電極に接続されたゲートパッド（１２ｄ）と、を有し、
    前記外周領域に位置し、前記フィールド絶縁膜のうち前記ゲート引出部が乗り上げられる前記端部を構成する部分が薄膜部（１１０ｂ）とされ、前記パッド配置領域に位置し、前記フィールド絶縁膜のうち前記ゲート引出部が乗り上げられていない前記端部を構成する部分が厚膜部（１１０ｃ）とされており、前記薄膜部が前記厚膜部よりも薄くされている、半導体装置。
  7. 前記薄膜部の厚みが前記ゲート電極の厚みより薄くなっている、請求項６に記載の半導体装置。
  8. スイッチング素子が形成されたアクティブ領域（Ｒａ）と、該アクティブ領域の外周を囲む外周領域（Ｒｂ）およびパッド（１２ａ～１２ｄ）が配置されるパッド配置領域（Ｒｃ）を有する半導体装置の製造方法であって、
    前記スイッチング素子が形成される半導体基板（１０１～１０６）を用意したのち、前記アクティブ領域に、一方向を長手方向としたゲートトレンチ（１０７）を形成することと、
    前記ゲートトレンチ内に加えて前記外周領域および前記パッド配置領域を含む前記半導体基板の上に、デバイスの表面積が多いほど膜厚が薄くなる成膜プロセスにてフィールド絶縁膜（１１０）を成膜したのち、パターニングすることで、前記外周領域および前記パッド配置領域において、前記ゲートトレンチの長手方向と交差する方向に伸びる端部（１１０ａ）を有する形状で前記フィールド絶縁膜（１１０）を形成することと、
    前記ゲートトレンチ内にゲート絶縁膜（１０８）を形成することと、
    前記ゲートトレンチ内を含む前記ゲート絶縁膜の上にポリシリコン膜を形成したのち、パターニングすることで、前記ゲートトレンチ内および該ゲートトレンチの外側に引き出されたゲート引出部（１０９ａ）を有するゲート電極（１０９）を形成することと、を含み、
    前記フィールド絶縁膜を形成することでは、前記外周領域に位置する前記フィールド絶縁膜のうち前記ゲート引出部が乗り上げられる前記端部を構成する部分を薄膜部（１１０ｂ）とし、前記パッド配置領域に位置する前記フィールド絶縁膜のうち前記ゲート引出部が乗り上げられていない前記端部を構成する部分を厚膜部（１１０ｃ）として、前記薄膜部を前記厚膜部よりも薄く形成する、半導体装置の製造方法。
  9. 前記フィールド絶縁膜を形成する際の前記成膜プロセスをプラズマＣＶＤで行う、請求項８に記載の半導体装置の製造方法。
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