JP5525153B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5525153B2
JP5525153B2 JP2008273551A JP2008273551A JP5525153B2 JP 5525153 B2 JP5525153 B2 JP 5525153B2 JP 2008273551 A JP2008273551 A JP 2008273551A JP 2008273551 A JP2008273551 A JP 2008273551A JP 5525153 B2 JP5525153 B2 JP 5525153B2
Authority
JP
Japan
Prior art keywords
region
impurity
trench
semiconductor layer
sectional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008273551A
Other languages
English (en)
Other versions
JP2010103314A (ja
Inventor
直希 泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2008273551A priority Critical patent/JP5525153B2/ja
Priority to US12/588,641 priority patent/US7994571B2/en
Publication of JP2010103314A publication Critical patent/JP2010103314A/ja
Priority to US13/137,099 priority patent/US8247866B2/en
Application granted granted Critical
Publication of JP5525153B2 publication Critical patent/JP5525153B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に関する。
トレンチゲート型ＶＤＭＯＳＦＥＴ（以下「ＶＤＭＯＳ」という。）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
図９は、ＶＤＭＯＳを備える従来の半導体装置の模式的な断面図である。
半導体装置１０１は、半導体層１０２を備えている。半導体層１０２には、Ｎ−型のドリフト領域１０３およびＰ型のボディ領域１０４が基層側からこの順に形成されている。
半導体層１０２には、トレンチ１０５が形成されている。トレンチ１０５は、ボディ領域１０４を貫通し、その底部がドリフト領域１０３に達している。トレンチ１０５の内面には、ゲート絶縁膜１０６が形成されている。そして、トレンチ１０５内には、ゲート絶縁膜１０６を介して、ゲート電極１０７が埋設されている。
ボディ領域１０４の表層部には、Ｎ＋型のソース領域１０８および複数のＰ＋型のボディコンタクト領域１０９が形成されている。
ソース領域１０８と電気的に接続されるソース電極（図示せず）が接地され、ドリフト領域１０３と電気的に接続されるドレイン電極（図示せず）に正電圧が印加された状態で、ゲート電極１０７の電位（ゲート電圧）が制御されることにより、ボディ領域１０４におけるゲート絶縁膜１０６との界面近傍にチャネルが形成されて、ドリフト領域１０３とソース領域１０８との間に電流が流れる。
特開２００６−２０２９３１号公報
ソース電極とドレイン電極との間（ソース−ドレイン間）にＶＤＭＯＳの定格値を超える電圧が印加されると、トレンチ１０５の底部付近に最も高い電界が生じ、そのトレンチ１０５の底部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、ボディ領域１０４へ流れ込み、ボディ領域１０４をソース領域１０８へ向けて移動する。ところが、ボディ領域１０４の抵抗成分が大きいため、ボディ領域１０４からのホールの排出が遅滞しやすい。ホールの排出の遅滞により、ボディ領域１０４とソース領域１０８との電位差がドリフト領域１０３、ボディ領域１０４およびソース領域１０８からなる寄生ＮＰＮトランジスタのオン電圧値以上になると、寄生ＮＰＮトランジスタがターンオンし、過電流によりＶＤＭＯＳが破壊されてしまう。
そこで、本発明の目的は、ＶＤＭＯＳのアバランシェ耐量の向上を図ることができる、半導体装置を提供することである。
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層に形成された第１導電型（Ｎ型）のドリフト領域と、前記半導体層における前記ドリフト領域上に形成された第２導電型（Ｐ型）のボディ領域と、前記ボディ領域の表面から前記半導体層を掘り下がり、その底部がドリフト領域に達するトレンチと、前記トレンチの内面上に形成されたゲート絶縁膜と、前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、前記ボディ領域の表層部において、前記トレンチの側方に形成された第１導電型のソース領域と、前記トレンチの底部の周囲において、前記ゲート電極と重なる深さにおいて前記ボディ領域から離間して形成された第２導電型の第１不純物領域と、前記半導体層における前記ボディ領域の側方に、前記ボディ領域から分離して形成され、前記第１不純物領域と電気的に接続される第２導電型の第２不純物領域とを含む、半導体装置である。
この半導体装置では、半導体層に、第１導電型のドリフト領域および第２導電型のボディ領域が半導体層の基層部側からこの順に形成されている。ボディ領域の表層部には、第１導電型のソース領域が形成されている。半導体層には、トレンチが形成されている。トレンチは、ボディ領域を貫通し、その底部がドリフト領域に達している。トレンチ内には、ゲート絶縁膜を介して、ゲート電極が埋設されている。トレンチの底部の周囲には、ゲート電極と重なる深さにおいて、第２導電型の第１不純物領域がボディ領域から離間して形成されている。また、半導体層におけるボディ領域の側方には、第２導電型の第２不純物領域がボディ領域から分離して形成されている。そして、第１不純物領域および第２不純物領域は、互いに電気的に接続されている。
ソース領域とドリフト領域との間にＶＤＭＯＳの定格値を超える電圧が印加されると、第１不純物領域の最深部付近に最も高い電界が生じ、その第１不純物領域の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、第１不純物領域から第２不純物領域を介して排出される。これにより、ホールがボディ領域に流れこむことを防止でき、ドリフト領域、ボディ領域およびソース領域からなる寄生トランジスタのターンオンを防止できる。よって、ＶＤＭＯＳのアバランシェ耐量の向上を図ることができる。
請求項２に記載のように、トレンチは、互いに平行をなして所定方向に延びる複数の平行部と、所定方向と直交する方向に延び、各平行部の一端を連結する連結部とを有していてもよい。すなわち、半導体装置は、並列に接続された複数のＶＤＭＯＳを備えていてもよい。この場合、アバランシェ降伏による各ＶＤＭＯＳの破壊を防止することができ、各ＶＤＭＯＳのアバランシェ耐量の向上を図ることができる。
請求項３に記載のように、第２不純物領域は、半導体層の表面から第１不純物領域に達する深さを有していてもよい。また、請求項４に記載のように、第２不純物領域がボディ領域と同じ深さを有し、第２不純物領域の下方に、第１不純物領域および第２不純物領域に接続される第２導電型の不純物埋込領域が形成されていてもよい。第２不純物領域が第１不純物領域に達する深さを有する場合、不純物埋込領域を形成する必要がなく、そのための工程を省略することができる。一方、不純物埋込領域が形成される場合、そのための工程が必要な反面、第２不純物領域をボディ領域と同じ工程で形成することができるので、これによる工程の簡略化を図ることができる。
また、請求項５に記載のように、第２不純物領域は、ボディ領域の周囲を取り囲む環状に形成されていることが好ましい。この場合、第２不純物領域をＶＤＭＯＳのガードリングとして機能させることができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な平面図である。図２は、図１に示す半導体装置の切断線II−IIにおける断面図である。図３は、図１に示す半導体装置の切断線III−IIIにおける断面図である。
図２，３に示すように、半導体装置１は、半導体層２を備えている。半導体層２は、たとえば、シリコンからなる。半導体層２の表面には、図１に示すように、環状のフィールド酸化膜（たとえば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されるシリコン酸化膜）３が形成されている。フィールド酸化膜３に囲まれる領域とフィールド酸化膜３の外側の領域とは、フィールド酸化膜３によって絶縁分離されており、フィールド酸化膜３に囲まれる領域には、並列に接続された複数のＶＤＭＯＳが形成されている。
図２，３に示すように、半導体層２には、Ｎ＋＋型（後述するソース領域１３のＮ型不純物濃度よりも高濃度なＮ型）のドレイン領域４、Ｎ型のドリフト領域５およびＰ型のボディ領域６が基層側からこの順に形成されている。図１に示すように、ボディ領域６は、フィールド酸化膜３に囲まれる領域の中央部に形成されている。
半導体層２には、平面視櫛歯状のトレンチ７が形成されている。具体的には、トレンチ７は、互いに平行をなして所定方向に延びる複数の平行部８と、所定方向と直交する方向に延び、各平行部８の一端を連結する連結部９とを有している。図２，３に示すように、トレンチ７（平行部８および連結部９）は、ボディ領域６をその表面から掘り下がり、ボディ領域６を貫通して、その底部がドリフト領域５に達している。
トレンチ７の内面には、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０が形成されている。そして、トレンチ７内には、ゲート絶縁膜１０を介して、ドープトポリシリコン（たとえば、Ｎ型不純物がドーピングされたポリシリコン）からなるゲート電極１１が埋設されている。
トレンチ７の底部の周囲には、ゲート電極１１と重なる深さにおいて、Ｐ＋型（ボディ領域６のＰ型不純物濃度よりも高濃度なＰ型）の第１不純物領域１２が形成されている。第１不純物領域１２は、ボディ領域６から離間している。
ボディ領域６の表層部には、Ｎ＋型（ドリフト領域５の不純物濃度よりも高濃度なＮ型）のソース領域１３および複数のＰ＋型のボディコンタクト領域１４が形成されている。ソース領域１３は、ボディ領域６の表層部におけるボディコンタクト領域１４を除く全域に形成されている。ボディコンタクト領域１４は、トレンチ７に対して間隔を空けて、トレンチ７の平行部８に沿う方向に一定間隔で形成されている。
また、図１，３に示すように、半導体層２には、フィールド酸化膜３に囲まれる領域の周縁部に、つまりボディ領域６の周囲を取り囲む環状の部分に、Ｐ型の第２不純物領域１５がボディ領域６との間にトレンチ７を挟んで形成されている。図２，３に示すように、第２不純物領域１５は、半導体層２の表面からボディ領域６の最深部よりも深い位置に達する深さを有し、その最深部は、トレンチ７の連結部９の底部の周囲に形成されている第１不純物領域１２に接続されている。
第２不純物領域１５の表層部には、Ｐ＋型のコンタクト領域１６が形成されている。
なお、ボディ領域６および第２不純物領域１５の表面上にも、ＳｉＯ２からなる酸化膜が形成されている。ボディ領域６および第２不純物領域１５の表面上の酸化膜は、ゲート絶縁膜１０と一体化している。
半導体層２上には、その表面全域を覆うように、層間絶縁膜（図示せず）が形成されている。層間絶縁膜には、各ボディコンタクト領域１４に対応して、プラグ１７が埋設されている。各プラグ１７は、層間絶縁膜を貫通し、ソース領域１３のボディコンタクト領域１４の周囲の部分とボディコンタクト領域１４とに跨って接続（バッティングコンタクト）されている。また、層間絶縁膜には、コンタクト領域１６上に、複数のプラグ１８がトレンチ７の連結部９が延びる方向に一定間隔を空けて埋設されている。各プラグ１８は、層間絶縁膜を貫通し、コンタクト領域１６に接続されている。そして、層間絶縁膜上には、複数のプラグ１７に共通に接続されるソース配線１９と、複数のプラグ１８に共通に接続される排出配線２０とが形成されている。ソース配線１９および排出配線２０は、接地されている。
なお、図１において、ソース配線１９の図示が省略されている。
半導体層２の裏面には、ドレイン電極（図示せず）が形成されている。このドレイン電極に適当な大きさの正電圧が印加されつつ、ゲート電極１１の電位（ゲート電圧）が制御されることにより、ボディ領域６におけるゲート絶縁膜１０との界面近傍にチャネルが形成されて、ドレイン領域４とソース領域１３との間に電流が流れる。
図４Ａ〜４Ｍ，５Ａ〜５Ｍは、図２，３に示す半導体装置の製造工程を順に示す模式的な断面図である。図４Ａ〜４Ｍの切断面は、図２の切断面と同じである。また、図５Ａ〜５Ｍの切断面は、図３の切断面と同じである。
半導体装置１の製造工程では、まず、図４Ａ，５Ａに示すように、基層部にドレイン領域４が形成された半導体層２の表面に、熱酸化法により、ＳｉＯ２からなる酸化膜４１が形成される。次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、酸化膜４１上に、ＳｉＮ（窒化シリコン）からなる窒化膜４２が形成される。
その後、フォトリソグラフィにより、窒化膜４２上に、レジストパターンが形成され、このレジストパターンをマスクとするエッチングにより、酸化膜４１および窒化膜４２が選択的に除去される。そして、熱処理が行われる。これにより、図４Ｂに示すように、半導体層２の表面にフィールド酸化膜３が形成される。すなわち、図４Ａ，４Ｂ，５Ａ，５Ｂに示す工程では、ＬＯＣＯＳ法により、半導体層２の表面にフィールド酸化膜３が形成される。熱処理の後、図４Ｂ，５Ｂに示すように、酸化膜４１および窒化膜４２は除去される。
次いで、図４Ｃ，５Ｃに示すように、熱酸化法により、半導体層２の表面に、ＳｉＯ２からなるパッド酸化膜４３が形成される。さらに、ＬＰＣＶＤ法により、パッド酸化膜４３上に、窒化膜４４が形成される。
そして、図４Ｄ，５Ｄに示すように、フォトリソグラフィおよびエッチングにより、パッド酸化膜４３および窒化膜４４が選択的に除去される。そして、パッド酸化膜４３および窒化膜４４をマスクとするエッチングにより、半導体層２が掘り下げられることにより、トレンチ７が形成される。
その後、図４Ｅ，５Ｅに示すように、熱酸化法により、トレンチ７の内面に、ＳｉＯ２からなる犠牲酸化膜４５が形成される。パッド酸化膜４３および窒化膜４４は、除去されずに残されている。
そして、図４Ｆ，５Ｆに示すように、イオン注入法により、パッド酸化膜４３および窒化膜４４をマスクとして、トレンチ７を通して、半導体層２におけるトレンチ７の底部の周囲にＰ型不純物（たとえば、ボロン）が注入される。
次いで、図４Ｇ，５Ｇに示すように、犠牲酸化膜４５、窒化膜４４およびパッド酸化膜４３がこの順に除去される。
そして、図４Ｈ，５Ｈに示すように、熱酸化法により、トレンチ７の内面を含む半導体層２の表面に、ＳｉＯ２からなる酸化膜が形成される。トレンチ７の内面に形成される酸化膜は、ゲート絶縁膜１０をなす。このときの熱処理により、半導体層２に注入されたＰ型不純物が拡散し、トレンチ７の底部の周囲に、第１不純物領域１２が形成される。その後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、半導体層２上に、トレンチ７を埋め尽くすように、ドープトポリシリコンが堆積される。そして、そのドープトポリシリコンの堆積層のエッチバックにより、トレンチ７内にゲート絶縁膜１０を介して埋設されたゲート電極１１が形成される。
ゲート電極１１の形成後、図４Ｉ，５Ｉに示すように、フォトリソグラフィにより、フィールド酸化膜３に囲まれる領域の中央部を選択的に露出させる開口を有するレジストパターン４６が形成される。そして、イオン注入法により、レジストパターン４６をマスクとして、フィールド酸化膜３に囲まれる領域の中央部にＰ型不純物が注入される。Ｐ型不純物の注入後、レジストパターン４６は除去される。
次いで、図４Ｊ，５Ｊに示すように、フォトリソグラフィにより、フィールド酸化膜３に囲まれる領域の周縁部を選択的に露出させる開口を有するレジストパターン４７が形成される。そして、イオン注入法により、レジストパターン４７をマスクとして、フィールド酸化膜３に囲まれる領域の周縁部にＰ型不純物が注入される。このときの注入エネルギーは、フィールド酸化膜３に囲まれる領域の中央部にＰ型不純物を注入するときの注入エネルギーよりも大きく、フィールド酸化膜３に囲まれる領域の周縁部には、その中央部よりも深い位置までＰ型不純物が注入される。Ｐ型不純物の注入後、レジストパターン４７は除去される。
つづいて、フィールド酸化膜３に囲まれる領域に注入されたＰ型不純物が拡散（ドライブイン）させるための熱処理が行われる。Ｐ型不純物の拡散により、図４Ｋ，５Ｋに示すように、半導体層２には、フィールド酸化膜３に囲まれる領域の中央部にボディ領域６が形成され、フィールド酸化膜３に囲まれる領域の周縁部に第２不純物領域１５が形成される。
その後、図４Ｌ，５Ｌに示すように、フォトリソグラフィにより、半導体層２上に、レジストパターン４８が形成される。そして、イオン注入法により、レジストパターン４８をマスクとして、半導体層２のレジストパターン４８から露出した部分にＮ型不純物（たとえば、ヒ素）が注入される。これにより、ソース領域１３が形成される。Ｎ型不純物の注入後、レジストパターン４８は除去される。
また、図４Ｍ，５Ｍに示すように、半導体層２上に、レジストパターン４９が形成される。そして、イオン注入法により、レジストパターン４９をマスクとして、半導体層２のレジストパターン４９から露出した部分にＰ型不純物が注入される。これにより、ボディコンタクト領域１４およびコンタクト領域１６が形成される。Ｐ型不純物の注入後、レジストパターン４９は除去される。
この後、半導体層２上に層間絶縁膜が形成され、さらに、プラグ１７，１８、ソース配線１９および排出配線２０などが形成されて、図１に示す半導体装置１が得られる。
半導体装置１において、ソース領域１３とドリフト領域５（ドレイン領域４）との間にＶＤＭＯＳの定格値を超える電圧が印加されると、第１不純物領域１２の最深部付近に最も高い電界が生じ、その第１不純物領域１２の最深部付近でアバランシェ降伏が起こる。アバランシェ降伏により発生したホールは、第１不純物領域１２から第２不純物領域１５および排出配線２０を介して排出される。これにより、ホールがボディ領域６に流れこむことを防止でき、ドリフト領域５、ボディ領域６およびソース領域１３からなる寄生トランジスタのターンオンを防止できる。よって、各ＶＤＭＯＳのアバランシェ耐量の向上を図ることができる。
また、第２不純物領域１５がボディ領域６の周囲を取り囲む環状に形成されているので、この第２不純物領域１５をＶＤＭＯＳのガードリングとして機能させることができる。
図６は、本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。図６において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付している。また、図６に示す半導体装置の平面図は、図２に示す半導体装置の平面図、つまり図１と同じであり、図６の切断面は、図２の切断面と同じである。以下では、図６に示す構造について、図２に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部の説明を省略する。
図６に示す半導体装置６１では、第２不純物領域１５がボディ領域６と同じ深さを有している。そして、第２不純物領域１５の下方には、Ｐ型の不純物埋込領域６２が形成されている。不純物埋込領域６２は、第２不純物領域１５に接続されるとともに、第１不純物領域１２に接続されている。これにより、アバランシェ降伏により発生するホールは、第１不純物領域１２から不純物埋込領域６２に流れ込み、不純物埋込領域６２から第２不純物領域１５および排出配線２０を介して排出される。よって、図２に示す半導体装置１と同様に、ホールがボディ領域６に流れこむことを防止でき、ドリフト領域５、ボディ領域６およびソース領域１３からなる寄生トランジスタのターンオンを防止できる。その結果、各ＶＤＭＯＳのアバランシェ耐量の向上を図ることができる。
図７Ａ〜７Ｏ，８Ａ〜８Ｏは、図６に示す半導体装置の製造工程を順に示す模式的な断面図である。図７Ａ〜７Ｏの切断面は、図２の切断面と同じである。また、図８Ａ〜８Ｏの切断面は、図３の切断面と同じである。
半導体装置６１の製造工程では、まず、図７Ａ，８Ａに示すように、基層部にドレイン領域４が形成されたシリコンからなる半導体基層７１の表面に、熱酸化法により、ＳｉＯ２からなる酸化膜７２が形成される。その後、フォトリソグラフィにより、酸化膜７２上に、レジストパターン７３が形成される。つづいて、エッチングにより、酸化膜７２におけるレジストパターン７３から露出する部分が除去され、半導体基層７１が部分的に露出する。そして、イオン注入法により、酸化膜７２およびレジストパターン７３をマスクとして、半導体基層７１の露出した部分にＰ型不純物が注入される。
次に、熱処理が行われる。この熱処理により、図７Ｂに示すように、フィールド酸化膜３に囲まれる領域に注入されたＰ型不純物が拡散する。また、半導体基層７１の露出した部分に、酸化膜７４が形成される。酸化膜７４は、酸化膜７２と一体をなす。図８Ｂに示される部分では、熱処理による変化はない。
その後、ＨＦ（フッ酸）を用いたエッチングにより、酸化膜７２，７４が除去される。そして、図７Ｃ，８Ｃに示すように、エピタキシャル成長法により、半導体基層７１上に、Ｎ型不純物がドーピングされたシリコンからなるエピタキシャル層７５が形成される。このとき、半導体基層７１に注入されているＰ型不純物がエピタキシャル層７５にも拡散し、半導体基層７１およびエピタキシャル層７５に跨って、不純物埋込領域６２が形成される。エピタキシャル層７５は、半導体基層７１と一体化し、半導体基層７１とともに半導体層２となる。
この後、図７Ｄに示すように、ＬＯＣＯＳ法により、半導体層２の表面にフィールド酸化膜３が形成される。図８Ｄに示される部分には、フィールド酸化膜３は形成されない。
次いで、図７Ｅ，８Ｅに示すように、熱酸化法により、半導体層２の表面に、ＳｉＯ２からなるパッド酸化膜７６が形成される。さらに、ＬＰＣＶＤ法により、パッド酸化膜７６上に、窒化膜７７が形成される。
そして、図７Ｆ，８Ｆに示すように、フォトリソグラフィおよびエッチングにより、パッド酸化膜７６および窒化膜７７が選択的に除去される。そして、パッド酸化膜７６および窒化膜７７をマスクとするエッチングにより、半導体層２が掘り下げられることにより、トレンチ７が形成される。
その後、図７Ｇ，８Ｇに示すように、熱酸化法により、トレンチ７の内面に、ＳｉＯ２からなる犠牲酸化膜７８が形成される。パッド酸化膜７６および窒化膜７７は、除去されずに残されている。
そして、図７Ｈ，８Ｈに示すように、イオン注入法により、パッド酸化膜７６および窒化膜７７をマスクとして、トレンチ７を通して、半導体層２におけるトレンチ７の底部の周囲にＰ型不純物が注入される。
次いで、図７Ｉ，８Ｉに示すように、犠牲酸化膜７８、窒化膜７７およびパッド酸化膜７６がこの順に除去される。
そして、図７Ｊ，８Ｊに示すように、熱酸化法により、トレンチ７の内面を含む半導体層２の表面に、ＳｉＯ２からなる酸化膜が形成される。トレンチ７の内面に形成される酸化膜は、ゲート絶縁膜１０をなす。このときの熱処理により、半導体層２に注入されたＰ型不純物が拡散し、トレンチ７の底部の周囲に、第１不純物領域１２が形成される。その後、ＣＶＤにより、半導体層２上に、トレンチ７を埋め尽くすように、ドープトポリシリコンが堆積される。そして、そのドープトポリシリコンの堆積層のエッチバックにより、トレンチ７内にゲート絶縁膜１０を介して埋設されたゲート電極１１が形成される。
ゲート電極１１の形成後、図７Ｋ，８Ｋに示すように、フィールド酸化膜３に囲まれる領域の中央部を選択的に露出させる開口を有するレジストパターン７９が形成される。そして、イオン注入法により、レジストパターン７９をマスクとして、フィールド酸化膜３に囲まれる領域の中央部にＰ型不純物が注入される。Ｐ型不純物の注入後、レジストパターン７９は除去される。
次いで、図７Ｌ，８Ｌに示すように、フィールド酸化膜３に囲まれる領域の周縁部を選択的に露出させる開口を有するレジストパターン８０が形成される。そして、イオン注入法により、レジストパターン８０をマスクとして、フィールド酸化膜３に囲まれる領域の周縁部にＰ型不純物が注入される。このときのＰ型不純物の注入濃度は、フィールド酸化膜３に囲まれる領域の中央部にＰ型不純物を注入するときの注入濃度よりも大きい。Ｐ型不純物の注入後、レジストパターン８０は除去される。
つづいて、熱処理により、フィールド酸化膜３に囲まれる領域に注入されたＰ型不純物が拡散（ドライブイン）される。この拡散により、図７Ｍ，８Ｍに示すように、半導体層２には、フィールド酸化膜３に囲まれる領域の中央部にボディ領域６が形成され、フィールド酸化膜３に囲まれる領域の周縁部に第２不純物領域１５が形成される。
その後、図７Ｎ，８Ｎに示すように、半導体層２上に、レジストパターン８１が形成される。そして、イオン注入法により、レジストパターン８１をマスクとして、半導体層２のレジストパターン８１から露出した部分にＮ型不純物が注入される。これにより、ソース領域１３が形成される。Ｎ型不純物の注入後、レジストパターン８１は除去される。
また、図７Ｏ，８Ｏに示すように、半導体層２上に、レジストパターン８２が形成される。そして、イオン注入法により、レジストパターン８２をマスクとして、半導体層２のレジストパターン８２から露出した部分にＰ型不純物が注入される。これにより、ボディコンタクト領域１４およびコンタクト領域１６が形成される。Ｐ型不純物の注入後、レジストパターン８２は除去される。
この後、半導体層２上に層間絶縁膜が形成され、さらに、プラグ１７，１８、ソース配線１９および排出配線２０などが形成されて、図６に示す半導体装置６１が得られる。
なお、ボディ領域６のＰ型不純物濃度よりも第２不純物領域１５のＰ型不純物濃度の方が大きい場合の製造方法について説明したが、ボディ領域６のＰ型不純物濃度と第２不純物領域１５のＰ型不純物濃度とが同じでよい場合には、図７Ｋ，８Ｋに示す工程と図７Ｌ，８Ｌに示す工程とが合わされて、レジストパターン７９，８０を形成せずに、半導体層２の全面にＰ型不純物が注入されてもよい。
以上、本発明の２つの実施形態を説明したが、これらの実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、半導体装置１，６１において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な平面図である。 図２は、図１に示す半導体装置の切断線II−IIにおける断面図である。 図３は、図１に示す半導体装置の切断線III−IIIにおける断面図である。 図４Ａは、図２，３に示す半導体装置の製造方法を説明するための模式的な断面図である。 図４Ｂは、図４Ａの次の工程を示す模式的な断面図である。 図４Ｃは、図４Ｂの次の工程を示す模式的な断面図である。 図４Ｄは、図４Ｃの次の工程を示す模式的な断面図である。 図４Ｅは、図４Ｄの次の工程を示す模式的な断面図である。 図４Ｆは、図４Ｅの次の工程を示す模式的な断面図である。 図４Ｇは、図４Ｆの次の工程を示す模式的な断面図である。 図４Ｈは、図４Ｇの次の工程を示す模式的な断面図である。 図４Ｉは、図４Ｈの次の工程を示す模式的な断面図である。 図４Ｊは、図４Ｉの次の工程を示す模式的な断面図である。 図４Ｋは、図４Ｊの次の工程を示す模式的な断面図である。 図４Ｌは、図４Ｋの次の工程を示す模式的な断面図である。 図４Ｍは、図４Ｌの次の工程を示す模式的な断面図である。 図５Ａは、図２，３に示す半導体装置の製造方法を説明するための模式的な断面図である。 図５Ｂは、図５Ａの次の工程を示す模式的な断面図である。 図５Ｃは、図５Ｂの次の工程を示す模式的な断面図である。 図５Ｄは、図５Ｃの次の工程を示す模式的な断面図である。 図５Ｅは、図５Ｄの次の工程を示す模式的な断面図である。 図５Ｆは、図５Ｅの次の工程を示す模式的な断面図である。 図５Ｇは、図５Ｆの次の工程を示す模式的な断面図である。 図５Ｈは、図５Ｇの次の工程を示す模式的な断面図である。 図５Ｉは、図５Ｈの次の工程を示す模式的な断面図である。 図５Ｊは、図５Ｉの次の工程を示す模式的な断面図である。 図５Ｋは、図５Ｊの次の工程を示す模式的な断面図である。 図５Ｌは、図５Ｋの次の工程を示す模式的な断面図である。 図５Ｍは、図５Ｌの次の工程を示す模式的な断面図である。 図６は、本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。 図７Ａは、図６に示す半導体装置の製造方法を説明するための模式的な断面図である。 図７Ｂは、図７Ａの次の工程を示す模式的な断面図である。 図７Ｃは、図７Ｂの次の工程を示す模式的な断面図である。 図７Ｄは、図７Ｃの次の工程を示す模式的な断面図である。 図７Ｅは、図７Ｄの次の工程を示す模式的な断面図である。 図７Ｆは、図７Ｅの次の工程を示す模式的な断面図である。 図７Ｇは、図７Ｆの次の工程を示す模式的な断面図である。 図７Ｈは、図７Ｇの次の工程を示す模式的な断面図である。 図７Ｉは、図７Ｈの次の工程を示す模式的な断面図である。 図７Ｊは、図７Ｉの次の工程を示す模式的な断面図である。 図７Ｋは、図７Ｊの次の工程を示す模式的な断面図である。 図７Ｌは、図７Ｋの次の工程を示す模式的な断面図である。 図７Ｍは、図７Ｌの次の工程を示す模式的な断面図である。 図７Ｎは、図７Ｍの次の工程を示す模式的な断面図である。 図７Ｏは、図７Ｎの次の工程を示す模式的な断面図である。 図８Ａは、図６に示す半導体装置の製造方法を説明するための模式的な断面図である。 図８Ｂは、図８Ａの次の工程を示す模式的な断面図である。 図８Ｃは、図８Ｂの次の工程を示す模式的な断面図である。 図８Ｄは、図８Ｃの次の工程を示す模式的な断面図である。 図８Ｅは、図８Ｄの次の工程を示す模式的な断面図である。 図８Ｆは、図８Ｅの次の工程を示す模式的な断面図である。 図８Ｇは、図８Ｆの次の工程を示す模式的な断面図である。 図８Ｈは、図８Ｇの次の工程を示す模式的な断面図である。 図８Ｉは、図８Ｈの次の工程を示す模式的な断面図である。 図８Ｊは、図８Ｉの次の工程を示す模式的な断面図である。 図８Ｋは、図８Ｊの次の工程を示す模式的な断面図である。 図８Ｌは、図８Ｋの次の工程を示す模式的な断面図である。 図８Ｍは、図８Ｌの次の工程を示す模式的な断面図である。 図８Ｎは、図８Ｍの次の工程を示す模式的な断面図である。 図８Ｏは、図８Ｎの次の工程を示す模式的な断面図である。 図９は、ＶＤＭＯＳを備える従来の半導体装置の模式的な断面図である。
符号の説明
１ 半導体装置
２ 半導体層
５ ドリフト領域
６ ボディ領域
７ トレンチ
８ 平行部
９ 連結部
１０ ゲート絶縁膜
１１ ゲート電極
１２ 第１不純物領域
１３ ソース領域
１５ 第２不純物領域
６１ 半導体装置
６２ 不純物埋込領域

Claims (5)

  1. 半導体層と、
    前記半導体層に形成された第１導電型のドリフト領域と、
    前記半導体層における前記ドリフト領域上に形成された第２導電型のボディ領域と、
    前記ボディ領域の表面から前記半導体層を掘り下がり、その底部がドリフト領域に達するトレンチと、
    前記トレンチの内面上に形成されたゲート絶縁膜と、
    前記トレンチに前記ゲート絶縁膜を介して埋設されたゲート電極と、
    前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    前記トレンチの底部の周囲において、前記ゲート電極と重なる深さにおいて前記ボディ領域から離間して形成された第２導電型の第１不純物領域と、
    前記半導体層における前記ボディ領域の側方に、前記ボディ領域から分離して形成され、前記第１不純物領域と電気的に接続される第２導電型の第２不純物領域とを含む、半導体装置。
  2. 前記トレンチは、互いに平行をなして所定方向に延びる複数の平行部と、前記所定方向と直交する方向に延び、各前記平行部の一端を連結する連結部とを有している、請求項１に記載の半導体装置。
  3. 前記第２不純物領域は、前記半導体層の表面から前記第１不純物領域に達する深さを有している、請求項１または２に記載の半導体装置。
  4. 前記第２不純物領域は、前記ボディ領域と同じ深さを有し、
    前記第２不純物領域の下方に形成され、前記第１不純物領域および前記第２不純物領域に接続される第２導電型の不純物埋込領域をさらに含む、請求項１または２に記載の半導体装置。
  5. 前記第２不純物領域は、前記ボディ領域の周囲を取り囲む環状に形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
JP2008273551A 2008-10-23 2008-10-23 半導体装置 Active JP5525153B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008273551A JP5525153B2 (ja) 2008-10-23 2008-10-23 半導体装置
US12/588,641 US7994571B2 (en) 2008-10-23 2009-10-22 Semiconductor device
US13/137,099 US8247866B2 (en) 2008-10-23 2011-07-20 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008273551A JP5525153B2 (ja) 2008-10-23 2008-10-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2010103314A JP2010103314A (ja) 2010-05-06
JP5525153B2 true JP5525153B2 (ja) 2014-06-18

Family

ID=42116645

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008273551A Active JP5525153B2 (ja) 2008-10-23 2008-10-23 半導体装置

Country Status (2)

Country Link
US (2) US7994571B2 (ja)
JP (1) JP5525153B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5525153B2 (ja) * 2008-10-23 2014-06-18 ローム株式会社 半導体装置
JP2012059931A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体装置
JP5537359B2 (ja) * 2010-09-15 2014-07-02 株式会社東芝 半導体装置
CN102832134B (zh) * 2012-08-31 2014-12-03 电子科技大学 具有超薄源区的槽栅vdmos器件的制备方法
JP6056623B2 (ja) * 2013-04-12 2017-01-11 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN103236439B (zh) * 2013-04-22 2015-06-17 无锡新洁能股份有限公司 一种新型结构的vdmos器件及其制造方法
JP2015099845A (ja) * 2013-11-19 2015-05-28 住友電気工業株式会社 半導体装置
TWI532193B (zh) * 2013-12-11 2016-05-01 節能元件控股有限公司 溝渠式金氧半p-n接面二極體結構及其製作方法
JP6613610B2 (ja) * 2015-05-14 2019-12-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6447484B2 (ja) * 2015-12-18 2019-01-09 トヨタ自動車株式会社 スイッチング装置
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
CN106057905A (zh) * 2016-08-16 2016-10-26 上海华虹宏力半导体制造有限公司 沟槽栅场效应晶体管及制造方法
JP2018060943A (ja) * 2016-10-06 2018-04-12 トヨタ自動車株式会社 スイッチング素子
CN107634095A (zh) * 2017-09-14 2018-01-26 全球能源互联网研究院 沟槽型半导体功率器件及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4404709B2 (ja) * 2004-07-12 2010-01-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2006202931A (ja) 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5525153B2 (ja) * 2008-10-23 2014-06-18 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP2010103314A (ja) 2010-05-06
US20110278664A1 (en) 2011-11-17
US20100102383A1 (en) 2010-04-29
US8247866B2 (en) 2012-08-21
US7994571B2 (en) 2011-08-09

Similar Documents

Publication Publication Date Title
JP5525153B2 (ja) 半導体装置
JP4874516B2 (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP4860929B2 (ja) 半導体装置およびその製造方法
JP5015488B2 (ja) 半導体装置
JP4204389B2 (ja) 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法
JP5767430B2 (ja) 半導体装置および半導体装置の製造方法
JP4735235B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP4955958B2 (ja) 半導体装置
WO2016046900A1 (ja) 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
JP2019175930A (ja) 半導体装置及びその製造方法
JP6257525B2 (ja) 半導体装置
JP2009246225A (ja) 半導体装置
JP7007971B2 (ja) 半導体装置
JP2005101334A (ja) 半導体装置およびその製造方法
JP7392613B2 (ja) 半導体装置
JP2004158680A (ja) 半導体装置およびその製造方法
JP5542623B2 (ja) 半導体装置及びその製造方法
TWI574405B (zh) Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and design method of silicon carbide semiconductor device
JP2007258283A (ja) 絶縁ゲート型半導体装置
JP5055722B2 (ja) 半導体装置および半導体装置の製造方法
JP2010056380A (ja) 半導体装置及びその製造方法
JP4967487B2 (ja) 絶縁ゲート型バイポーラトランジスタ
JP2005136092A (ja) 半導体装置とその製造方法
JP2012160601A (ja) 半導体装置の製造方法
JP4929559B2 (ja) 半導体素子

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140320

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140411

R150 Certificate of patent or registration of utility model

Ref document number: 5525153

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250