JP6740983B2 - 半導体装置 - Google Patents
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Description
第1実施形態について図面を参照しつつ説明する。本実施形態の半導体装置は、図1に示されるように、セル領域1と周辺領域2とを有し、セル領域1に半導体素子としてのMOSFET素子が形成されている。なお、本実施形態のセル領域1は、電流を流すための領域である。また、本実施形態の周辺領域2とは、セル領域1と異なる領域であって、主に電流を流すための領域でない領域であり、セル領域1を囲むように位置する外縁領域や、隣接するセル領域1の間に位置する内縁領域を含むものである。つまり、本実施形態の周辺領域2は、例えば、半導体装置の中心近傍に位置する場合もある領域である。
第2実施形態について説明する。本実施形態は、第1実施形態に対して、セル領域1のトレンチゲート構造を変更したものであり、その他に関しては第1実施形態と同様であるため、説明を省略する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
さらに、上記第1実施形態において、図11に示されるように、第2トレンチ14bが形成されておらず、シールド電極18を備えない構成としてもよい。同様に、上記第2実施形態において、図12に示されるように、第2トレンチ14bが形成されておらず、シールド電極18を備えない構成としてもよい。
10a 一面
21 シールド配線部
23 ダイオード素子
Claims (2)
- 半導体基板(10)上にダイオード素子(23)が形成された半導体装置において、
一面(10a)を有し、半導体素子が形成された前記半導体基板と、
前記半導体基板の一面上に形成された前記ダイオード素子と、を備え、
前記半導体基板の一面上には、所定の電位に維持されるシールド配線部(21)が形成されており、
前記ダイオード素子は、前記シールド配線部上に形成されており、
前記半導体基板には、前記シールド配線部の下方にシールド用トレンチ(14b)が形成されており、
前記シールド用トレンチには、シールド絶縁膜(17)を介して前記シールド配線部と電気的に接続されるシールド電極(18)が配置されている半導体装置。 - 前記半導体基板は、第1導電型のドリフト層(11)と、前記ドリフト層上に配置された第2導電型のベース層(12)と、前記ベース層の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型の不純物領域(13)と、を有し、
前記ベース層のうちの前記不純物領域と前記ドリフト層との間に位置する部分の表面をチャネル領域とすると、前記チャネル領域を含む領域上に形成されたゲート絶縁膜(15)と、前記ゲート絶縁膜上に形成されたゲート電極(16)と、を有するゲート構造と、
前記ベース層および前記不純物領域と電気的に接続される電極(28)と、を備え、
前記シールド配線部は、前記電極に接続されている請求項1に記載の半導体装置。
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