TW201413797A - Ｍｏｓ電晶體及其形成方法 - Google Patents

Abstract

一種MOS電晶體及其形成方法，所述MOS電晶體的形成方法包括：提供半導體襯底，在所述半導體襯底內形成有源區和包圍所述有源區的淺溝槽隔離結構；在所述有源區表面形成柵極結構，在所述淺溝槽隔離結構表面形成偽柵結構；在所述柵極結構兩側的有源區內形成源區和漏區；在所述源區表面、漏區表面、偽柵結構的至少部分頂部表面形成互連層，使得所述源區或漏區與偽柵結構電學連接。由於導電插塞不直接形成在所述源區、漏區的表面，使得源區、漏區暴露出的寬度可以較窄，而所述偽柵結構位於淺溝槽隔離結構表面，不佔據額外的晶片面積，使得最終形成MOS電晶體所占的晶片面積較小，有利於提高晶片集成度。

Description

MOS電晶體及其形成方法

本發明涉及半導體技術，特別涉及一種占晶片面積較小的MOS電晶體及其形成方法。

隨著積體電路製造技術的不斷發展，MOS電晶體的特徵尺寸也越來越小，根據按比例縮小法則，在縮小MOS電晶體的整體尺寸時，也同時縮小了源極、漏極、柵極、導電插塞等結構的尺寸。請參考圖1，為現有技術的MOS電晶體的結構示意圖，具體包括：半導體襯底10，位於所述半導體襯底10內的有源區11，位於所述半導體襯底10內的包圍所述有源區11的淺溝槽隔離結構12，位於所述有源區11表面的柵極結構20，位於所述柵極結構20兩側的有源區11內的源區13和漏區14，位於所述源區13表面的第一金屬矽化物30，位於所述漏區14表面的第二金屬矽化物40，位於所述第一金屬矽化物30表面的第一導電插塞35，位於所述第二金屬矽化物40表面的第二導電插塞45。由於所述第一導電插塞35位於源區13上，所述第二導電插塞45位於漏區14上，所述源 區13、漏區14的寬度S1至少要大於所述第一導電插塞35、第二導電插塞45的直徑。但由於半導體製造工藝的限制，目前工藝形成導電插塞的尺寸較大，使得現有的源區、漏區的寬度也較大，不利於降低MOS電晶體的整體尺寸。

更多關於MOS電晶體及其形成方法，請參考公開號為US2009/0079013A1的美國專利文獻。

本發明解決的問題是提供一種MOS電晶體及其形成方法，在淺溝槽隔離結構上的偽柵結構和柵極/源極之間形成互連層，形成占晶片面積較小的MOS電晶體。

為解決上述問題，本發明技術方案提供了一種MOS電晶體的形成方法，包括：提供半導體襯底，在所述半導體襯底內形成有源區和包圍所述有源區的淺溝槽隔離結構；在所述有源區表面形成柵極結構，在所述淺溝槽隔離結構表面形成偽柵結構；在所述柵極結構兩側的有源區內形成源區和漏區；在所述源區表面、漏區表面、偽柵結構的至少部分頂部表面形成互連層，其中，所述源區表面的互連層和與源區相鄰的偽柵結構頂部表面的互連層相連接，形成第一互連層；所述漏區表面的互連層和與漏區相鄰的偽柵結構頂部表面的互連層相連接，形成第二互連層。

可選的，所述互連層為金屬層、摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳 化矽層。

可選的，還包括：在所述柵極結構側壁形成第一側牆，在所述偽柵結構側壁形成第二側牆。

可選的，在形成互連層前，去除所述偽柵結構兩側的第二側牆。

可選的，在形成互連層前，去除所述偽柵結構靠近源區或漏區一側的第二側牆。

可選的，當所述互連層為摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳化矽層時，利用外延工藝在所述源區表面、漏區表面、偽柵結構靠近源區或漏區一側的側壁表面和至少部分頂部表面形成互連層。

可選的，所述互連層為摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳化矽層時，利用外延工藝在所述源區表面、漏區表面、偽柵結構的側壁表面和頂部表面形成互連層。

可選的，所述偽柵結構完全位於淺溝槽隔離結構表面。

可選的，當所述偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣具有一定的間距時，所述外延工藝形成的互連層的厚度大於偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣兩者之間的間距。

可選的，所述位於淺溝槽隔離結構表面的偽柵結構作 為互連結構與其他MOS電晶體相連接。

可選的，在所述偽柵結構上形成導電插塞，使得源區和漏區通過互連層、導電插塞與外電路相連接。

可選的，所述偽柵結構部分位於淺溝槽隔離結構表面、部分位於對應的有源區表面。

可選的，所述柵極結構和偽柵結構在同一形成工藝中同步形成。

可選的，所述第一側牆和第二側牆在同一形成工藝中同步形成。

本發明技術方案還提供了一種MOS電晶體，包括：半導體襯底，位於所述半導體襯底內的有源區，位於所述半導體襯底內的包圍所述有源區的淺溝槽隔離結構；位於所述有源區表面的柵極結構，位於所述淺溝槽隔離結構表面的偽柵結構；位於所述柵極結構兩側的有源區內的源區和漏區；位於所述源區表面和與源區相鄰的偽柵結構頂部表面的第一互連層，位於所述漏區表面和與漏區相鄰的偽柵結構頂部表面的第二互連層。

可選的，所述互連層為金屬層、摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳化矽層。

可選的，還包括，位於所述偽柵結構遠離源區或漏區一側的第二側牆，在所述源區表面、與源區相鄰的偽柵結構的頂部表面和偽柵結構靠近源區的側壁表面形成有第一互連層。

可選的，在所述源區表面、與源區相鄰的偽柵結構的頂部和側壁表面形成有第一互連層。

可選的，所述偽柵結構完全位於淺溝槽隔離結構表面。

可選的，當所述偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣具有一定的間距時，利用外延工藝形成的互連層的厚度大於偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣兩者之間的間距。

可選的，所述位於淺溝槽隔離結構表面的偽柵結構作為互連結構與其他MOS電晶體相連接。

可選的，位於所述偽柵結構上的導電插塞，使得源區和漏區通過互連層、導電插塞與外電路相連接。

可選的，所述偽柵結構部分位於淺溝槽隔離結構表面、部分位於對應的有源區表面。

與現有技術相比，本發明具有以下優點：本發明實施例在淺溝槽隔離結構表面形成偽柵結構，在源區表面、漏區表面、偽柵結構的至少部分頂部表面形成互連層，使得所述源區、漏區與偽柵結構電學連接。由於導電插塞不直接形成在所述源區、漏區的表面，使得源區、漏區暴露出的寬度可以較窄，而所述偽柵結構位於淺溝槽隔離結構表面，不佔據額外的晶片面積，使得最終形成MOS電晶體所占的晶片面積較小，有利於提高晶片集成度。

進一步的，當所述偽柵結構完全位於淺溝槽隔離結構表面時，所述位於淺溝槽隔離結構表面的偽柵結構作為互連結構與其他MOS電晶體相連接，相當於增加了一層互連層，有利於提高佈線密度和佈線選擇性。

10‧‧‧半導體襯底

11‧‧‧有源區

12‧‧‧淺溝槽隔離結構

13‧‧‧源區

14‧‧‧漏區

20‧‧‧柵極結構

30‧‧‧第一金屬矽化物

35‧‧‧第一導電插塞

40‧‧‧第二金屬矽化物

45‧‧‧第二導電插塞

100‧‧‧半導體襯底

101‧‧‧有源區

102‧‧‧淺溝槽隔離結構

110‧‧‧柵極結構

111‧‧‧第一柵介質層

112‧‧‧第一柵電極

113‧‧‧第一硬掩膜層

115‧‧‧第一側牆

120‧‧‧偽柵結構

121‧‧‧第二柵介質層

122‧‧‧第二柵電極

123‧‧‧第二硬掩膜層

125‧‧‧第二側牆

130‧‧‧源區

140‧‧‧漏區

150‧‧‧掩膜層

160‧‧‧第一互連層

170‧‧‧第二互連層

180‧‧‧金屬矽化物層

190‧‧‧層間介質層

195‧‧‧導電插塞

S1‧‧‧漏區14的寬度

圖1是現有技術的MOS電晶體的結構示意圖；圖2~圖10為本發明實施例的MOS電晶體的形成過程的剖面結構示意圖。

在現有技術中，通常在源區和漏區表面形成導電插塞，利用所述導電插塞將源區和漏區與外電路相連接。但由於當前半導體製造工藝的限制，目前工藝形成導電插塞的尺寸較大，使得現有的源區、漏區的寬度也較大，不利於降低MOS電晶體的整體尺寸。

因此，本發明提出了一種MOS電晶體及其形成方法，在所述靠近源區或漏區的淺溝槽隔離結構表面形成偽柵結構，在所述源區表面和與源區相鄰的偽柵結構頂部表面形成第一互連層，在所述漏區表面和與漏區相鄰的偽柵結構頂部表面形成第二互連層，後續在所述偽柵結構上形成導電插塞，或者所述偽柵結構作為連接不同MOS電晶體的互連結構。由於現有工藝中淺溝槽隔離結構表面不形成半導體結構，會浪費晶片的面積，本發明實施例在所述淺 溝槽隔離結構表面形成偽柵結構，利用第一互連層和第二互連層使源區、漏區與偽柵結構電學連接，並利用偽柵結構將MOS電晶體的源區和漏區與外電路相連接。由於不需要直接在所述源區或漏區表面形成導電插塞，所述源區和漏區的寬度可以變小，有利於降低MOS電晶體所占的晶片面積。

為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。

在以下描述中闡述了具體細節以便於充分理解本發明。但是本發明能夠以多種不同於在此描述的其他方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施的限制。

本發明實施例首先提供了一種MOS電晶體的形成方法，請參考圖2至圖10，為本發明實施例的MOS電晶體的形成過程的剖面結構示意圖。

具體的，請參考圖2，提供半導體襯底100，在所述半導體襯底100內形成有源區101和包圍所述有源區101的淺溝槽隔離結構102。

所述半導體襯底100包括矽襯底、鍺襯底、鍺矽襯底、碳化矽襯底、絕緣體上矽襯底、絕緣體上鍺襯底其中的一種。在本實施例中，所述半導體襯底100為矽襯底。

在本實施例中，先利用離子注入工藝在有源區101內形成阱區，再對阱區週邊的半導體襯底100進行刻蝕，形 成包圍所述有源區101的淺溝槽，在所述淺溝槽中填充滿氧化矽，形成淺溝槽隔離結構102。在其他實施例中，也可以直接利用非本征的半導體襯底作為有源區。由於形成有源區、淺溝槽隔離結構為本領域技術人員的公知技術，在此不作詳述。

請參考圖3，在所述有源區101表面形成柵極結構110，在所述淺溝槽隔離結構102表面形成偽柵結構120，所述偽柵結構120完全位於所述淺溝槽隔離結構102表面。

形成所述柵極結構110和偽柵結構120的具體工藝包括：在所述半導體襯底100表面形成柵介質材料層(未圖示)，在所述柵介質材料層表面形成多晶矽材料層(未圖示)，在所述多晶矽材料層表面形成硬掩膜材料層(未圖示)，在所述硬掩膜材料層表面形成光刻膠層(未圖示)，對所述光刻膠層進行曝光顯影，形成光刻膠圖形，以所述光刻膠圖形為掩膜，對所述硬掩膜材料層、多晶矽材料層、柵介質材料層進行刻蝕，形成位於所述有源區101表面的柵極結構110和位於所述淺溝槽隔離結構102表面的偽柵結構120。所述柵極結構110包括第一柵介質層111和位於第一柵介質層111表面的第一柵電極112，所述柵極結構110頂部表面還具有第一硬掩膜層113。所述偽柵結構120包括第二柵介質層121和位於第二柵介質層121表面的第二柵電極122，所述偽柵結構120頂部表面還具有第二硬掩膜層123。

在本實施例中，所述柵極結構110和偽柵結構120採用同一沉積、刻蝕工藝形成，所述柵極結構110和偽柵結構120的材料相同，節省工藝步驟，降低了工藝成本。在其他實施例中，所述柵極結構和偽柵結構也可分開形成。

在其他實施例中，也可以不形成第一硬掩膜層和第二硬掩膜層，利用圖形化的光刻膠層對多晶矽材料層、柵介質材料層進行刻蝕，形成柵極結構和偽柵結構。

在本實施例中，所述偽柵結構120完全位於所述淺溝槽隔離結構102表面，且所述偽柵結構120的側壁與淺溝槽隔離結構102的邊緣之間有一定的間距，使得所述偽柵結構120與有源區不直接接觸。當後續利用所述淺溝槽隔離結構102表面的偽柵結構120作為互連結構，所述偽柵結構120與有源區不直接接觸，避免偽柵結構120的第二柵電極122與有源區101之間可能由於第二柵介質層121發生擊穿而造成短路。

在其他實施例中，所述偽柵結構也可以位於所述淺溝槽隔離結構表面，且靠近柵極結構一側的偽柵結構側壁與淺溝槽隔離結構的邊緣對齊。

在其他實施例中，所述偽柵結構也可以部分位於所述淺溝槽隔離結構表面，部分位於靠近淺溝槽隔離結構的源區或漏區表面。由於目前工藝形成導電插塞的尺寸較大，當後續在所述偽柵結構上形成導電插塞時，所需的偽柵結構的寬度也較大，所需的淺溝槽隔離結構的寬度也較大。為了降低淺溝槽隔離結構的寬度，進而降低MOS電晶體 的整體尺寸，將所述偽柵結構橫跨在所述淺溝槽隔離結構和相鄰的源區或漏區表面，可以使得偽柵結構覆蓋的淺溝槽隔離結構的寬度變小，使得所需的淺溝槽隔離結構的整體寬度也較小，從而降低MOS電晶體的整體尺寸。

在本實施例中，所述偽柵結構120只位於平行於柵極結構110的淺溝槽隔離結構102表面。當所述偽柵結構作為互連結構用於將不同的MOS電晶體相連接時，所述偽柵結構還可以形成在垂直於柵極結構的淺溝槽隔離結構表面，且所述偽柵結構與柵極結構不相連。

請參考圖4，在所述柵極結構110側壁形成第一側牆115，在所述偽柵結構120側壁形成第二側牆125，所述第一側牆115和第二側牆125之間暴露出部分有源區101。

形成所述第一側牆115和第二側牆125的具體工藝為：在所述半導體襯底100、淺溝槽隔離結構102、柵極結構110、偽柵結構120表面形成介質層(未圖示)，對所述介質層進行回刻蝕，直到暴露出所述半導體襯底100表面、淺溝槽隔離結構102表面、柵極結構110頂部的第一硬掩膜層113表面和偽柵結構120頂部的第二硬掩膜層123表面，在所述柵極結構110側壁形成第一側牆115，在所述偽柵結構120側壁形成第二側牆125。所述介質層為氧化矽層、氮化矽層、氮氧化矽層其中的一種或多層的堆疊結構。所述介質層的材料與所述第一硬掩膜層、第二硬掩膜層的材料不同，使得刻蝕所述介質層時利用所述第 一硬掩膜層、第二硬掩膜層作為刻蝕停止層，避免對柵極結構造成損傷。由於後續只需要將源區、漏區通過互連層與偽柵結構相連接，所述第一側牆115和第二側牆125之間暴露出部分有源區101的寬度、或者所述第一側牆115和最靠近的淺溝槽隔離結構102邊緣之間的有源區101的寬度不需要太大，可以遠遠小於所述導電插塞的直徑，即遠遠小於現有的源區或漏區的寬度，從而有利於降低MOS電晶體的整體尺寸。

請參考圖5，在所述柵極結構110兩側暴露出的有源區101內形成源區130和漏區140。

在本實施例中，以所述柵極結構110、偽柵結構120、第一側牆115、第二側牆125為掩膜，對所述第一側牆115、第二側牆125之間暴露出的有源區101進行P型或N型離子注入，並進行退火處理，形成源區130和漏區140。

在其他實施例中，也可以在形成所述第一側牆、第二側牆之前，在所述柵極結構兩側的有源區內進行輕摻雜離子注入，在形成所述第一側牆、第二側牆後，再在所述第一側牆、第二側牆兩側暴露出的有源區內進行重摻雜離子注入，形成源區和漏區，所述輕摻雜離子注入工藝可以降低MOS電晶體的熱載流子注入效應和短溝道效應。

在其他實施例中，還可以以所述柵極結構、偽柵結構、第一側牆、第二側牆為掩膜，對所述第一側牆、第二側牆之間暴露出的有源區進行刻蝕形成溝槽，並在溝槽內利 用外延工藝填充滿鍺矽材料或碳化矽材料，形成源區和漏區。所述鍺矽材料或碳化矽材料在外延工藝中原位摻雜有P型或N型雜質離子。在其他實施例中，也可以形成所述鍺矽材料或碳化矽材料後，利用離子注入工藝在所述鍺矽材料或碳化矽材料中摻雜雜質離子。利用所述鍺矽材料或碳化矽材料形成源區和漏區會對MOS電晶體溝道區的晶格產生應力作用，有利於提高溝道區載流子的遷移速率，提高MOS電晶體的電學性能。

請參考圖6，在所述半導體襯底100、柵極結構110、偽柵結構120、第一側牆115表面形成掩膜層150，所述掩膜層150暴露出源區130表面、漏區140表面、偽柵結構120的部分頂部表面和偽柵結構120靠近柵極結構110一側的第二側牆125(請參考圖5)，以所述掩膜層150為掩膜，去除所述偽柵結構120靠近柵極結構110一側的第二側牆125和部分暴露出的位於偽柵結構120頂部表面的第二硬掩膜層123。

去除所述第二側牆125和第二硬掩膜層123的工藝為濕法刻蝕工藝。

在本實施例中，由於後續形成的互連層採用選擇性外延工藝形成，選擇性外延工藝只能在例如多晶矽、單晶矽、鍺矽、碳化矽等半導體材料表面形成，不能在氧化矽、氮化矽等介質層表面形成。為了使得偽柵結構上形成的互連層與源區或漏區表面形成的互連層相連接，需要將所述偽柵結構120靠近柵極結構110一側的第二側牆125去除 ，使得在所述偽柵結構120頂部表面、偽柵結構120側壁表面、源區130或漏區140表面的互連層電學連接，使得源區130或漏區140與相鄰的偽柵結構120電學連接。

在其他實施例中，所述掩膜層也可以暴露出偽柵結構全部的頂部表面，去除所述第二硬掩膜層後，在所述偽柵結構全部的頂部表面形成互連層，使得後續在所述偽柵結構上形成導電插塞時表面平整。

在其他實施例中，所述掩膜層也可以暴露出偽柵結構全部的頂部表面和兩側的第二側牆，去除所述第二硬掩膜層和兩側的第二側牆後，在所述偽柵結構頂部表面和兩側的側壁表面形成互連層，使得後續在所述偽柵結構上形成導電插塞時表面平整。

請參考圖7，利用外延工藝在所述掩膜層150暴露出源區130表面、漏區140表面、偽柵結構120的部分頂部表面、偽柵結構120靠近源區130或漏區140的側壁表面形成互連層。

在本實施例中，所述利用外延工藝形成的互連層的材料為摻雜有N型或P型雜質離子的矽、鍺矽或碳化矽等半導體材料，所述摻雜有N型或P型雜質離子的矽、鍺矽或碳化矽等半導體材料具有良好的導電性，導通電阻較低，使得所述源區130或漏區140與相鄰的偽柵結構120電學連接。其中，所述源區130表面的互連層、源區130相鄰的偽柵結構120靠近源區130一側的側壁表面的互連層和源區130相鄰的偽柵結構120頂部表面的互連層構成 第一互連層160，所述漏區140表面的互連層、漏區140相鄰的偽柵結構120靠近漏區140一側的側壁表面的互連層和漏區140相鄰的偽柵結構120頂部表面的互連層構成第二互連層170。

在本實施例中，所述雜質離子通過外延工藝原位摻雜在所述互連層內。在其他實施例中，形成所述互連層後，利用離子注入工藝在所述互連層內摻雜有雜質離子。

當所述互連層的材料為鍺矽或碳化矽時，所述源區和漏區表面形成的互連層會對半導體襯底產生應力作用，可以提高MOS電晶體溝道區的載流子遷移速率，從而有利於提高MOS電晶體的電學性能。

在本實施例中，以所述掩膜層150為掩膜，在暴露出的源區130、漏區140和偽柵結構120表面形成互連層，形成所述互連層後，在去除所述掩膜層150。在其他實施例中，也可以先去除所述掩膜層，在暴露出的源區、漏區、偽柵結構的頂部表面和側壁表面形成互連層。由於所述柵極結構頂部表面被掩膜層遮蓋的區域具有第一硬掩膜層，偽柵結構頂部表面被掩膜層遮蓋的區域具有第二硬掩膜層，外延工藝形成的互連層也只能形成在所述源區、漏區和偽柵結構頂部和側壁表面。

在其他實施例中，還可以採用濺射工藝、物理氣相沉積工藝或化學氣相沉積工藝在所述源區、漏區和偽柵結構頂部和側壁表面形成金屬互連層，使得所述源區、漏區和與之相鄰的偽柵結構電學連接。當所述互連層的材料為金 屬時，也可以不去除所述第二側牆，在所述偽柵結構的頂部表面、靠近柵極結構的第二側牆表面和源區、漏區表面形成金屬互連層，使得所述源區、漏區和與之相鄰的偽柵結構電學連接。

請參考圖8，去除所述掩膜層150(請參考圖7)、第一硬掩膜層113(請參考圖7)和第二硬掩膜層123(請參考圖7)。

去除所述掩膜層150、第一硬掩膜層113和第二硬掩膜層123的具體工藝為濕法刻蝕工藝或幹法刻蝕工藝。本領域技術人員可以根據掩膜層150、第一硬掩膜層113和第二硬掩膜層123的材料合理的選擇不同的刻蝕工藝，使得在去除所述掩膜層、第一硬掩膜層和第二硬掩膜層的同時，不會對所述互連層和第一側牆、第二側牆造成損傷。由於不同的掩膜層、第一硬掩膜層和第二硬掩膜層的材料對應於不同的刻蝕工藝，在此不作詳述。

請參考圖9，在所述柵極結構110、偽柵結構120、第一互連層160、第二互連層170表面形成金屬矽化物層180。

所述金屬矽化物層180的材料為鎳矽化物、鈦矽化物或鎢矽化物等，在本實施例中，所述金屬矽化物層180的材料為鎳矽化物。形成所述金屬矽化物層180的方法包括：在所述半導體襯底100、柵極結構110、偽柵結構120，第一互連層160、第二互連層170表面形成鎳金屬層(未圖示)，利用退火工藝將鎳金屬層與柵極結構110、偽 柵結構120，第一互連層160、第二互連層170相接觸的半導體材料發生反應形成鎳矽化物，所述鎳矽化物為金屬矽化物層180，利用濕法刻蝕工藝去除未反應的鎳金屬層。

在本實施例中，由於後續會在所述柵極結構110上和偽柵結構120上形成導電插塞，利用所述導電插塞將層間互連層與MOS電晶體的源區或漏區相連接，通過在所述柵極結構110上和偽柵結構120上形成金屬矽化物層180可以降低接觸電阻，提高MOS電晶體的電學性能。

請參考圖10，在所述半導體襯底100表面形成層間介質層190，在所述層間介質層190內形成貫穿層間介質層190的導電插塞195，所述導電插塞195位於所述柵極結構110上的金屬矽化物層180表面和位於偽柵結構120上的金屬矽化物層180表面。

由於與源區130相連接的導電插塞195位於與源區130相鄰的偽柵結構120上，與漏區140相連接的導電插塞195位於與漏區140相鄰的偽柵結構120上，導電插塞不直接形成在所述源區130、漏區140的表面，使得源區130、漏區140暴露出的寬度可以較窄，而所述偽柵結構120位於淺溝槽隔離結構102表面，不佔據額外的晶片面積，使得最終形成MOS電晶體所占的晶片面積較小。

在其他實施例中，也可以不在所述偽柵結構上形成導電插塞，利用所述偽柵結構作為互連層將不同MOS電晶體的源區或漏區相連接，相當於增加了一層互連層，有利 於提高佈線密度和佈線選擇性。

根據上述形成方法，本發明實施例還提供了一種MOS電晶體，請參考圖10，所述MOS電晶體包括：半導體襯底100，位於所述半導體襯底100內的有源區101，位於所述半導體襯底100內的包圍所述有源區101的淺溝槽隔離結構102；位於所述有源區101表面的柵極結構110，位於所述淺溝槽隔離結構102表面的偽柵結構120；位於所述柵極結構110兩側的第一側牆115；位於所述柵極結構110兩側的有源區101內的源區130和漏區140；位於所述偽柵結構120遠離源區130或漏區140一側的第二側牆125；位於所述源區130表面、與源區130相鄰的偽柵結構120頂部表面和靠近源區130一側的側壁表面的第一互連層160，位於所述漏區140表面、與漏區140相鄰的偽柵結構120頂部表面和靠近漏區140一側的側壁表面的第二互連層170。

由於與源區130相連接的導電插塞195位於與源區130相鄰的偽柵結構120上，與漏區140相連接的導電插塞195位於與漏區140相鄰的偽柵結構120上，導電插塞不直接形成在所述源區130、漏區140的表面，使得源區130、漏區140暴露出的寬度可以較窄，而所述偽柵結構120位於淺溝槽隔離結構102表面，不佔據額外的晶片面積，使得最終形成MOS電晶體所占的晶片面積較小，有利於提高晶片集成度。

本發明雖然已以較佳實施例公開如上，但其並不是用 來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。

100‧‧‧半導體襯底

101‧‧‧有源區

102‧‧‧淺溝槽隔離結構

110‧‧‧柵極結構

115‧‧‧第一側牆

120‧‧‧偽柵結構

125‧‧‧第二側牆

130‧‧‧源區

140‧‧‧漏區

160‧‧‧第一互連層

170‧‧‧第二互連層

180‧‧‧金屬矽化物層

190‧‧‧層間介質層

195‧‧‧導電插塞

Claims (23)

1. 一種MOS電晶體的形成方法，其特徵在於，包括：提供半導體襯底，在所述半導體襯底內形成有源區和包圍所述有源區的淺溝槽隔離結構；在所述有源區表面形成柵極結構，在所述淺溝槽隔離結構表面形成偽柵結構；在所述柵極結構兩側的有源區內形成源區和漏區；在所述源區表面、漏區表面、偽柵結構的至少部分頂部表面形成互連層，其中，所述源區表面的互連層和與源區相鄰的偽柵結構頂部表面的互連層相連接，形成第一互連層；所述漏區表面的互連層和與漏區相鄰的偽柵結構頂部表面的互連層相連接，形成第二互連層。
2. 如請求項1所述的MOS電晶體的形成方法，其特徵在於，所述互連層為金屬層、摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳化矽層。
3. 如請求項1所述的MOS電晶體的形成方法，其特徵在於，還包括：在所述柵極結構側壁形成第一側牆，在所述偽柵結構側壁形成第二側牆。
4. 如請求項3所述的MOS電晶體的形成方法，其特徵在於，在形成互連層前，去除所述偽柵結構兩側的第二側牆。
5. 如請求項3所述的MOS電晶體的形成方法，其特 徵在於，在形成互連層前，去除所述偽柵結構靠近源區或漏區一側的第二側牆。
6. 如請求項4或5所述的MOS電晶體的形成方法，其特徵在於，當所述互連層為摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳化矽層時，利用外延工藝在所述源區表面、漏區表面、偽柵結構靠近源區或漏區一側的側壁表面和至少部分頂部表面形成互連層。
7. 如請求項4所述的MOS電晶體的形成方法，其特徵在於，所述互連層為摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳化矽層時，利用外延工藝在所述源區表面、漏區表面、偽柵結構的側壁表面和頂部表面形成互連層。
8. 如請求項1所述的MOS電晶體的形成方法，其特徵在於，所述偽柵結構完全位於淺溝槽隔離結構表面。
9. 如請求項8所述的MOS電晶體的形成方法，其特徵在於，當所述偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣具有一定的間距時，所述外延工藝形成的互連層的厚度大於偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣兩者之間的間距。
10. 如請求項8所述的MOS電晶體的形成方法，其特徵在於，所述位於淺溝槽隔離結構表面的偽柵結構作為互連結構與其他MOS電晶體相連接。
11. 如請求項1所述的MOS電晶體的形成方法，其特 徵在於，在所述偽柵結構上形成導電插塞，使得源區和漏區通過互連層、導電插塞與外電路相連接。
12. 如請求項1所述的MOS電晶體的形成方法，其特徵在於，所述偽柵結構部分位於淺溝槽隔離結構表面、部分位於對應的有源區表面。
13. 如請求項1所述的MOS電晶體的形成方法，其特徵在於，所述柵極結構和偽柵結構在同一形成工藝中同步形成。
14. 如請求項3所述的MOS電晶體的形成方法，其特徵在於，所述第一側牆和第二側牆在同一形成工藝中同步形成。
15. 一種MOS電晶體，其特徵在於，包括：半導體襯底，位於所述半導體襯底內的有源區，位於所述半導體襯底內的包圍所述有源區的淺溝槽隔離結構；位於所述有源區表面的柵極結構，位於所述淺溝槽隔離結構表面的偽柵結構；位於所述柵極結構兩側的有源區內的源區和漏區；位於所述源區表面和與源區相鄰的偽柵結構頂部表面的第一互連層，位於所述漏區表面和與漏區相鄰的偽柵結構頂部表面的第二互連層。
16. 如請求項15所述的MOS電晶體，其特徵在於，所述互連層為金屬層、摻雜有雜質離子的單晶矽層、摻雜有雜質離子的鍺矽層或摻雜有雜質離子的碳化矽層。
17. 如請求項15所述的MOS電晶體，其特徵在於，還包括，位於所述偽柵結構遠離源區或漏區一側的第二側 牆，在所述源區表面、與源區相鄰的偽柵結構的頂部表面和偽柵結構靠近源區的側壁表面形成有第一互連層。
18. 如請求項15所述的MOS電晶體，其特徵在於，在所述源區表面、與源區相鄰的偽柵結構的頂部和側壁表面形成有第一互連層。
19. 如請求項15所述的MOS電晶體，其特徵在於，所述偽柵結構完全位於淺溝槽隔離結構表面。
20. 如請求項19所述的MOS電晶體，其特徵在於，當所述偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣具有一定的間距時，利用外延工藝形成的互連層的厚度大於偽柵結構靠近源區或漏區一側的側壁與對應的淺溝槽隔離結構邊緣兩者之間的間距。
21. 如請求項19所述的MOS電晶體，其特徵在於，所述位於淺溝槽隔離結構表面的偽柵結構作為互連結構與其他MOS電晶體相連接。
22. 如請求項15所述的MOS電晶體，其特徵在於，位於所述偽柵結構上的導電插塞，使得源區和漏區通過互連層、導電插塞與外電路相連接。
23. 如請求項15所述的MOS電晶體，其特徵在於，所述偽柵結構部分位於淺溝槽隔離結構表面、部分位於對應的有源區表面。