TW201423849A - 半導體裝置的形成方法及半導體裝置 - Google Patents

半導體裝置的形成方法及半導體裝置 Download PDF

Info

Publication number
TW201423849A
TW201423849A TW102113274A TW102113274A TW201423849A TW 201423849 A TW201423849 A TW 201423849A TW 102113274 A TW102113274 A TW 102113274A TW 102113274 A TW102113274 A TW 102113274A TW 201423849 A TW201423849 A TW 201423849A
Authority
TW
Taiwan
Prior art keywords
forming
conductive layer
layer
gate
drain
Prior art date
Application number
TW102113274A
Other languages
English (en)
Inventor
Tzu-Yin Chiu
Jui-Lin Lu
Amy Lin
Original Assignee
Semiconductor Mfg Int Shanghai
Semiconductor Mfg Int Beijing
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Mfg Int Shanghai, Semiconductor Mfg Int Beijing filed Critical Semiconductor Mfg Int Shanghai
Publication of TW201423849A publication Critical patent/TW201423849A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明提供一種半導體器件的形成方法及半導體器件，其中，MOS電晶體的形成方法包括：提供襯底，在所述襯底內形成隔離結構；在相鄰的所述隔離結構之間的襯底上形成柵極；以所述柵極為掩膜，在柵極和隔離結構之間的襯底內進行離子注入，形成源極和漏極；在隔離結構、源極和漏極的表面形成導電層；形成層間介質層，覆蓋所述襯底、導電層和柵極表面；在所述層間介質層中形成通孔，所述通孔的位置暴露出導電層；在所述通孔內填充導電材料，形成導電插塞。本發明還提供一種半導體器件。採用本發明的方法可以將MOS電晶體的尺寸進一步減小，並且不影響器件的性能。

Description

半導體裝置的形成方法及半導體裝置
本發明涉及半導體製造技術，特別涉及一種半導體器件的形成方法及半導體器件。
隨著半導體技術不斷發展，半導體器件的尺寸在不斷地縮小，對應的半導體器件內各部分結構的尺寸也在等比例地縮小。以MOS電晶體為例，隨著MOS電晶體的整體尺寸不斷縮小，相應的，MOS電晶體的源漏區、柵極和柵介質層的尺寸也在不斷地減小。專利號為US6171910B1的美國專利文獻公開了一種縮小MOS電晶體尺寸的方法。
參考圖1和圖2，圖2是圖1沿AA方向的剖面示意圖。現有技術中，MOS電晶體的結構具體包括：襯底100；位於襯底100內的淺溝槽隔離結構101，相鄰兩個淺溝槽隔離結構101之間並且在襯底上的柵極102，在襯底內，並且位於柵極102兩側的源極103和漏極104；覆蓋襯底100和柵極102表面的層間介質層106；在層間介質層內部形成源極導電插塞107和漏極導電插塞108。
現有的MOS電晶體的整體尺寸無法進一步縮小。
本發明解決的問題是現有的MOS電晶體的整體尺寸無法進一步縮小。
為解決上述問題，本發明提供了一種MOS電晶體的形成方法，包括：提供襯底，在所述襯底內形成隔離結構；在相鄰的所述隔離結構之間的襯底上形成柵極；以所述柵極為掩膜，在柵極和隔離結構之間的襯底內進行離子注入，形成源極和漏極；在隔離結構、源極和漏極的表面形成導電層；形成層間介質層，覆蓋所述襯底、導電層和柵極表面；在所述層間介質層中形成通孔，所述通孔的底部暴露出導電層；在所述通孔內填充導電材料，形成導電插塞。
可選的，所述導電層的材料為多晶矽化物或金屬。
可選的，當導電層的材料為多晶矽化物時，形成多晶矽化物的工藝包括：在隔離結構、源極和漏極表面形成多晶矽層；在所述多晶矽層上形成金屬層；對形成金屬層的多晶矽層進行退火處理。
可選的，所述柵極的材料為多晶矽，所述金屬層也形成在所述柵極上。
可選的，所述金屬層的材料為鈦或鈷。
可選的，當導電層的材料為金屬時，所述導電層與導電插塞之間的接觸電阻、與源極和漏極之間的接觸電阻均小於100μΩ-cm。
可選的，所述導電層的材料為鎢或銅；所述導電材料為鎢或銅。
可選的，形成導電層的工藝為濺射工藝。
可選的，所述隔離結構為淺溝槽隔離結構或局部場氧化隔離結構。
可選的，形成柵極的步驟之後，形成源極和漏極之前還包括步驟：在柵極的周圍形成側牆。
可選的，在隔離結構、源極和漏極的表面形成導電層的同時，所述側牆表面也形成導電層。
本發明還提供一種半導體器件，包括：襯底，位於襯底內的隔離結構，位於相鄰隔離結構之間並且在襯底上的柵極，在襯底內，並且位於柵極與隔離結構之間的源極和漏極；導電層，位於隔離結構、源極和漏極表面；層間介質層，覆蓋所述襯底、導電層和柵極表面；導電插塞，在層間介質層內，並且位於導電層上。
可選的，所述柵極兩側還具有側牆，所述側牆表面也具有導電層。
可選的，所述導電層的材料為多晶矽化物或金屬。
與現有技術相比，本發明的技術方案具有以下優點：
在隔離結構、源極和漏極表面形成導電層，在所述襯底、導電層和柵極表面形成層間介質層，在所述層間介質層中形成導電插塞，所述導電插塞的位置在所述隔離結構上面的導電層上，由於在隔離結構、源極、漏極上增加了導電層，可以將與源極、漏極電連接的導電插塞的形成位置移至隔離結構上方。這樣可以縮小源極、漏極與柵極、隔離結構之間的距離，可以使得現有技術中無法繼續減小MOS電晶體的總尺寸的情況下，將MOS電晶體的總尺寸進行進一步減小，而且還不影響MOS電晶體的性能，從而減少MOS電晶體在晶片中佔用面積。
100‧‧‧襯底
101‧‧‧淺溝槽隔離結構
102‧‧‧柵極
103‧‧‧源極
104‧‧‧漏極
106‧‧‧層間介質層
107‧‧‧源極導電插塞
108‧‧‧漏極導電插塞
200‧‧‧襯底
201‧‧‧隔離結構
202‧‧‧柵極
203‧‧‧源極
204‧‧‧漏極
205‧‧‧導電層
206‧‧‧層間介質層
207‧‧‧通孔
208‧‧‧導電插塞
209‧‧‧側牆
圖1是現有技術的多個MOS電晶體的俯視結構示意圖；圖2是圖1的MOS電晶體沿AA方向的剖面結構示意圖；圖3是本發明實施例的半導體器件的形成方法的流程示意圖；圖4至圖8是本發明實施例的半導體器件的形成過程的剖面結構示意圖；圖9是本發明實施例的多個MOS電晶體的俯視結構示意圖；圖10是採用本發明的方法形成的MOS電晶體和現有 技術的MOS電晶體的性能對比圖。
現有工藝中，採用圖案化的方法形成導電插塞的過程中，尤其是採用圖形化的方法形成通孔時，由於光刻工藝有一定的精度，因此在淺溝槽隔離結構與通孔之間會預留一定距離，在柵極和通孔之間會預留一定的距離，防止在自對準形成通孔的過程中，造成通孔形成在隔離結構或柵極上。因此，當柵極、源極和漏極的尺寸縮小至一定值時無法繼續縮小，進而，現有的MOS電晶體在溝道長度(X方向)的總尺寸無法進一步縮小，否則會使得形成的電晶體中的柵電極和溝道區之間的漏電流變大，形成的電晶體無法正常工作。
為此，發明人經過研究，提出了一種MOS電晶體的形成方法，圖3是本發明實施例的MOS電晶體形成方法的流程示意圖。圖4至圖8是本發明實施例的半導體器件的形成過程的剖面結構示意圖。下面將圖4至圖8與圖3結合起來對本發明半導體器件的製作方法進行詳細說明。
首先參考圖4，執行圖3中的步驟S11：提供襯底200，在所述襯底200內形成隔離結構201。
襯底200材料可以是矽襯底、鍺矽襯底、III-V族元素化合物襯底、碳化矽襯底或其疊層結構，或絕緣體上矽結構，或金剛石襯底，或本領域技術人員公知的其他半導體材料襯底。本實施例中，所述半導體襯底為矽襯底，其 中還形成有隔離結構，所述隔離結構201可以是淺溝槽隔離(STI)結構或局部場氧化隔離(LOCOS)結構，或本領域技術人員公知的其他用於器件隔離或有源區隔離的隔離結構。本實施例為淺溝槽隔離結構。
接著，參考圖5，執行圖3中的步驟S12，在相鄰的所述隔離結構201之間的襯底上形成柵極202；以所述柵極202為掩膜，在柵極202和隔離結構201之間的襯底內進行離子注入，形成源極203和漏極204。
本實施例中，柵極202的材料為多晶矽。在柵極202和襯底200之間還具有柵介質層(圖未示)，所述柵介質層的材料為氧化矽。在相鄰的所述隔離結構201之間的襯底上依次沈積氧化矽層、多晶矽層和圖形化的掩膜層(圖未示)，以圖形化的掩膜層為掩膜對氧化矽層、多晶矽層進行刻蝕形成柵介質層(圖未示)和柵極202。
形成柵極202後，在柵極202的周圍形成側牆209，側牆209可以為單層側牆或疊層側牆，當側牆為單層結構時，側牆的材料為氮化矽；當側牆為疊層結構時，側牆的最外層為氮化矽，側牆的最裏層為氧化矽。形成側牆209的方法為本領域技術人員熟知技術，在此不進行贅述。
形成側牆209後，以側牆209為掩膜，在柵極202和隔離結構201之間的襯底內進行離子注入，形成源極203和漏極204。
在其他實施例中，也可以不形成側牆209，可以直接以柵極202為掩膜，在柵極和隔離結構之間的襯底內進行 離子注入，形成源極和漏極，也能實施本發明。
接著，參考圖6，執行圖3中的步驟S13，在隔離結構201、源極203和漏極204的表面形成導電層205。
導電層205的材料為多晶矽化物或金屬。本實施例中，導電層205的材料為多晶矽化物，形成多晶矽化物的方法包括：在隔離結構201、源極203和漏極204的表面形成多晶矽層，所述多晶矽層的形成方法為化學氣相沈積，本實施例中，在爐管(furnace)裏面採用低壓化學氣相沈積(LPCVD)生長而成。接著，在多晶矽層上沈積難熔金屬，然後對沈積難熔金屬的多晶矽層進行高溫退火處理，例如，快速熱退火(RTA)處理，難熔金屬與多晶矽反應生成多晶矽化物。多晶矽化物中的多晶矽與難熔金屬的分界面具有低的電阻率，可以減少接觸電阻，減少RC信號的延遲。
其中，難熔金屬較優選用鈷或鈦。本實施例中的多晶矽化物較佳選用矽化鈷(CoSi2)，因為矽化鈷的顆粒尺寸比較小，在熱退火處理期間，低電阻相能夠較容易被完全成核並且長大，因此，它的電接觸比較容易形成，從而使得矽化鈷的接觸阻值一直比較低，為13~19μΩ-cm。即使在0.18微米甚至更小的器件中，矽化鈷的接觸阻值仍保持在比較低的數值上。
在其他實施例中，多晶矽化物也可以選用矽化鈦(TiSi2)，當後續的金屬插塞內的金屬為鎢時，矽化鈦(TiSi2)可以用作源極、漏極與鎢之間的接觸，此時的矽 化鈦像粘合劑一樣將鎢和多晶矽粘合在一起，也具有較低的電阻率。雖然在0.18微米甚至更小的器件中比矽化鈷的電阻率略高，但是也能解決本發明的技術問題，不影響本發明的實施，而且，矽化鈦具有很高的電路相容性。
需要說明的是，當導電層205的材料為多晶矽化物時，首先在隔離結構201、源極203和漏極204的表面形成多晶矽層，此時，多晶矽層和柵極202的材料一致。接著，可以在柵極202和多晶矽層上同時沈積鈷金屬，然後進行高溫退火處理，在柵極202和多晶矽層上同時形成矽化鈷，以減少接觸電阻。本方法可以減少工藝步驟，提高工作效率。
其他實施例中，導電層205的材料可以為金屬，金屬導電層需要滿足下述條件：金屬導電層與後續形成的導電插塞、且與源極和漏極之間的接觸電阻較小，例如，小於等於100μΩ-cm。當金屬導電層與後續形成的導電插塞內的導電材料相同時，金屬導電層與後續形成的導電插塞內的導電材料的接觸阻值最小，當然，與源極和漏極之間的接觸電阻也較小。例如，導電插塞內填充鎢時，可以選用鎢導電層；當導電插塞內填充銅時，可以選用銅導電層。當導電層205的材料為金屬時，金屬導電層的形成方法為濺射工藝，所述濺射工藝為本領域技術人員熟知技術，在此不進行贅述。
在其他實施例中，在隔離結構201、源極203和漏極204的表面形成導電層205的同時，也可以在側牆209的 表面形成導電層，也不影響本發明的實施。
本發明中，在隔離結構201、源極203和漏極204的表面形成導電層205，後續形成的導電插塞可以形成在隔離結構201上面的導電層205上，不會影響到後續形成的導電插塞與源極203、漏極204的導通。因此，在不影響MOS電晶體性能的前提下，可以進一步將源極、漏極的寬度縮小，從而進一步縮小現有的MOS電晶體的總尺寸。
接著，參考圖7，執行圖3中的步驟S14，形成層間介質層206，覆蓋所述襯底200、導電層205和柵極202表面。
層間介質層206的材料為氮化矽或其他類似材料，形成層間介質層206的方法為沈積工藝，然後採用化學機械平坦化處理將層間介質層206磨平。形成層間介質層的方法為本領域技術人員熟知技術，在此不進行贅述。
接著，繼續參考圖7，執行圖3中的步驟S15，在所述層間介質層206中形成通孔207，所述通孔207的位置在所述隔離結構上面的導電層205上。
形成層間介質層206後，在層間介質層206上形成圖形化的掩膜層(圖未示)，以圖形化的掩膜層為掩膜對層間介質層206進行刻蝕至導電層205，在層間介質層206的內部形成通孔207，所述通孔207的位置在導電層205上。現有技術的MOS電晶體中，通孔只能形成在源極和漏極的表面，而本發明中的通孔207通過導電層205可以 直接形成在隔離結構201上。因此，可以進一步縮小源極和漏極的尺寸，可以將MOS電晶體在X方向的總體寬度進一步減小。
接著，參考圖8，執行圖3中的步驟S16，在所述通孔207內填充導電材料，形成導電插塞208。
所述導電材料可以為鎢或銅。當導電材料為鎢時，可以採用沈積的方法在通孔207內進行填充；當導電材料為銅時，可以採用電鍍的方法在通孔207內進行填充。在通孔207填充完導電材料後，形成導電插塞208，為本領域技術人員熟知技術，在此不進行贅述。導電插塞可以使得源極和漏極的電性引出至MOS電晶體。
參考圖8和圖9，本發明還提供一種半導體器件，包括：襯底200，位於襯底200內的隔離結構201，位於相鄰隔離結構201之間並且在襯底200上的柵極202，在襯底200內，並且位於柵極202與隔離結構201之間的源極203和漏極204；導電層205，位於隔離結構201、源極203和漏極204表面；層間介質層206，覆蓋所述襯底200、導電層205和柵極202表面；導電插塞208，在層間介質層206內，並且位於導電層205上。
其中，所述柵極202兩側還具有側牆209，所述側牆209表面具有導電層205。
所述導電層205的材料為多晶矽化物或金屬。
MOS電晶體的其他部分在介紹本發明的MOS電晶體的形成方法時進行闡述，因此，本實施例可以參考MOS電晶體的形成方法中的具體實施例。
本發明中，隔離結構201、源極203和漏極204的表面具有導電層205，導電插塞208可以通過導電層205直接形成在隔離結構201之上，因此，可以進一步減小源極和漏極的尺寸，進一步縮小MOS電晶體在溝道長度方向(X方向)的總尺寸。
參考圖1或圖2，現有技術的MOS電晶體中，源極103、漏極104的寬度為L，MOS電晶體在X方向的總體寬度為L5，參考圖8或圖9，採用本發明的方法可以將現有技術的MOS電晶體中的源極203、漏極204的寬度減小為L’，減小近60%。在X方向的總體寬度進一步縮小，形成的MOS電晶體在X方向的總體寬度L5’，使得MOS電晶體在X方向的總體寬度縮小近50%。
本發明中的MOS電晶體的性能並沒有下降。圖10是採用本發明的方法形成的MOS電晶體和現有技術的MOS電晶體的性能對比圖。參考圖10，以0.13μm的NMOS電晶體為例，圖10中的圓圈代表採用本發明的方法形成的0.13μm的NMOS電晶體。方格代表現有技術的0.13μm的NMOS電晶體。在對圖10中的0.13μm的NMOS 電晶體進行調試時，橫坐標代表飽和電流(Idsat)，縱坐標為對0.13μm的NMOS電晶體調試後的調試值與目標值之間的差異程度(Ratio)。從圖10中可以看出，圓圈連成的曲線與方格連成的曲線的趨向大致相同。例如以橫坐標等於0.85的點為例，此時採用本發明的方法形成的NMOS電晶體在飽和電流等於0.85時的調試值與目標值的差異度為38%，而現有技術的NMOS電晶體在飽和電流等於0.85時的調試值與目標值的差異度也為38%。因此，可以從圖10中的資料看出採用本發明的方法形成的MOS電晶體的性能和現有技術的MOS電晶體的性能相比，並沒有降低。因此，採用本發明的方法形成的MOS電晶體在不影響整體性能的情況下可以減少MOS電晶體在晶片中佔用面積。
本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。

Claims (14)

  1. 一種半導體器件的形成方法，其特徵在於，包括：提供襯底，在所述襯底內形成隔離結構；在相鄰的所述隔離結構之間的襯底上形成柵極；以所述柵極為掩膜，在柵極和隔離結構之間的襯底內進行離子注入，形成源極和漏極；在隔離結構、源極和漏極的表面形成導電層；形成層間介質層，覆蓋所述襯底、導電層和柵極表面；在所述層間介質層中形成通孔，所述通孔的底部暴露出導電層；在所述通孔內填充導電材料，形成導電插塞。
  2. 如請求項1所述的形成方法，其特徵在於，所述導電層的材料為多晶矽化物或金屬。
  3. 如請求項2所述的形成方法，其特徵在於，當導電層的材料為多晶矽化物時，形成多晶矽化物的工藝包括：在隔離結構、源極和漏極表面形成多晶矽層；在所述多晶矽層上形成金屬層；對形成金屬層的多晶矽層進行退火處理。
  4. 如請求項3所述的形成方法，其特徵在於，所述柵極的材料為多晶矽，所述金屬層也形成在所述柵極上。
  5. 如請求項3或4所述的形成方法，其特徵在於，所述金屬層的材料為鈦或鈷。
  6. 如請求項2所述的形成方法，其特徵在於，當導電 層的材料為金屬時，所述導電層與導電插塞之間的接觸電阻、與源極和漏極之間的接觸電阻均小於100μΩ-cm。
  7. 如請求項6所述的形成方法，其特徵在於，所述導電層的材料為鎢或銅；所述導電材料為鎢或銅。
  8. 如請求項6所述的形成方法，其特徵在於，形成導電層的工藝為濺射工藝。
  9. 如請求項1所述的形成方法，其特徵在於，所述隔離結構為淺溝槽隔離結構或局部場氧化隔離結構。
  10. 如請求項1所述的形成方法，其特徵在於，形成柵極的步驟之後，形成源極和漏極之前還包括步驟：在柵極的周圍形成側牆。
  11. 如請求項10所述的形成方法，其特徵在於，在隔離結構、源極和漏極的表面形成導電層的同時，所述側牆表面也形成導電層。
  12. 一種半導體器件，其特徵在於，包括：襯底，位於襯底內的隔離結構，位於相鄰隔離結構之間並且在襯底上的柵極，在襯底內，並且位於柵極與隔離結構之間的源極和漏極；導電層，位於隔離結構、源極和漏極表面；層間介質層，覆蓋所述襯底、導電層和柵極表面；導電插塞，在層間介質層內，並且位於導電層上。
  13. 如請求項12所述的半導體器件，其特徵在於，所述柵極兩側還具有側牆，所述側牆表面也具有導電層。
  14. 如請求項12所述的半導體器件，其特徵在於，所述導電層的材料為多晶矽化物或金屬。
TW102113274A 2012-12-04 2013-04-15 半導體裝置的形成方法及半導體裝置 TW201423849A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210514558.2A CN103855023A (zh) 2012-12-04 2012-12-04 半导体器件的形成方法及半导体器件

Publications (1)

Publication Number Publication Date
TW201423849A true TW201423849A (zh) 2014-06-16

Family

ID=50862517

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102113274A TW201423849A (zh) 2012-12-04 2013-04-15 半導體裝置的形成方法及半導體裝置

Country Status (3)

Country Link
KR (1) KR101491548B1 (zh)
CN (1) CN103855023A (zh)
TW (1) TW201423849A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472502B1 (en) * 2015-07-14 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt interconnect techniques
CN106252402B (zh) * 2016-11-04 2019-05-03 株洲中车时代电气股份有限公司 一种沟槽栅型igbt及其制备方法
CN110571332B (zh) * 2019-08-02 2023-06-23 北京元芯碳基集成电路研究院 晶体管及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2853444B2 (ja) * 1992-04-13 1999-02-03 三菱電機株式会社 半導体装置の製造方法
JP2000150633A (ja) * 1998-11-12 2000-05-30 Sony Corp 半導体装置およびその製造方法
US6649481B2 (en) * 2001-03-30 2003-11-18 Silicon-Based Technology Corp. Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
JP2004047608A (ja) * 2002-07-10 2004-02-12 Toshiba Corp 半導体装置及びその製造方法
US7244660B2 (en) 2005-10-31 2007-07-17 Spansion Llc Method for manufacturing a semiconductor component

Also Published As

Publication number Publication date
KR101491548B1 (ko) 2015-02-09
CN103855023A (zh) 2014-06-11
KR20140071858A (ko) 2014-06-12

Similar Documents

Publication Publication Date Title
US10014215B2 (en) Method and apparatus for placing a gate contact inside a semiconductor active region having high-k dielectric gate caps
TWI249774B (en) Forming method of self-aligned contact for semiconductor device
US9941278B2 (en) Method and apparatus for placing a gate contact inside an active region of a semiconductor
TWI548086B (zh) 溝渠式橫向擴散金屬氧化半導體元件及其製造方法
CN104701150B (zh) 晶体管的形成方法
CN202487556U (zh) 一种半导体结构
TWI648789B (zh) 複合屏蔽自對準的溝槽mosfet及其製備方法
TWI527096B (zh) Ｍｏｓ電晶體及其形成方法
TWI521710B (zh) 半導體裝置結構及其形成方法
TW200426978A (en) Method of manufacturing semiconductor device
US20130292776A1 (en) Semiconductor device employing fin-type gate and method for manufacturing the same
TW201135885A (en) Semiconductor device and method for forming the same
TWI713980B (zh) 記憶體結構及其製造方法
KR20130134140A (ko) 반도체 장치 및 그 제조방법
TWI398001B (zh) 具有在閘極作用區域上之接觸的電晶體
KR20090039199A (ko) 반도체 소자 및 그 제조 방법
TW201423849A (zh) 半導體裝置的形成方法及半導體裝置
US9349728B1 (en) Semiconductor device and method for fabricating the same
CN107369621A (zh) 鳍式场效应晶体管及其形成方法
JP6115243B2 (ja) 半導体装置及び半導体装置の製造方法
WO2020228334A1 (zh) 半导体结构及其形成方法
KR20110109725A (ko) 반도체 장치의 비트라인 및 그의 제조 방법
TWI636504B (zh) 半導體元件與隔離結構及其製作方法
TWI536574B (zh) 半導體裝置及其製造方法
CN115513132A (zh) 半导体结构的制备方法及半导体结构