CN106252402B - 一种沟槽栅型igbt及其制备方法 - Google Patents
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Abstract
本申请公开了一种沟槽栅型IGBT及其制备方法，其中，所述沟槽栅型IGBT的制备方法在将所述沟槽栅暴露出来后，首先在所述沟槽栅表面形成一层导电层，然后在所述导电层背离所述沟槽栅一侧形成栅极，所述导电层和所述栅极共同构成所述沟槽栅型IGBT的细栅线，由于所述导电层的导电能力要强于多晶硅的导电能力，因此由所述导电层和所述栅极构成的细栅线的导电能力要强于由多晶硅和所述栅极构成的细栅线的导电能力，从而使用较少的主栅线连接，从而提升器件的有源区面积，进而提升器件的电流密度。由所述导电层和所述栅极构成的细栅线也可以保证所述沟槽栅型IGBT的各个元胞接收到的栅极信号的同步性。
Description
技术领域
本申请涉及半导体器件技术领域，更具体地说，涉及一种沟槽栅型IGBT及其制备方法。
背景技术
绝缘栅双极晶体管(Insulate-Gate Bipolar Transistor，IGBT)是由巨型晶体管(Giant Transistor，GTR)和金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor-Field-Effect-Transistor，MOSFET)组成的复合全控型电压驱动式功率半导体器件。而沟槽栅型IGBT的栅压在N漂移区中形成电子积累层，增强了PIN二极管中的电子注入，提高了表面的载流子浓度，大幅减小了元胞面积，从而增加了单位器件面积内的沟道面积，进而降低了沟道电阻，并且消除了JFET效应，不会出现电流“瓶颈”区域，因此沟槽栅型IGBT与平面栅型IGBT相比，具有较低的导通压降。
如图1所示，现有技术中的沟槽栅型IGBT的每个元胞都需要通过一条细栅线20与主栅线10连接，所有的主栅线10与所述沟槽栅型IGBT的栅电极30连接。载有栅极信号的控制电流通过所述栅电极30和所述主栅线10分散到各个细栅线20中，进一步进入每个元胞，为了保证各个元胞接收到的栅极信号的同步性，需要设置较多的主栅线10将通过所述栅电极30的栅极信号传导到各个元胞的细栅线20中，而过多的主栅线10会导致器件封装时的引线键合空间过小，并且过多的栅极主线将减少器件有源区面积，从而降低器件的电流密度。
发明内容
为解决上述技术问题，本发明提供了一种沟槽栅型IGBT及其制备方法，以实现在不降低器件的电流密度的前提下，减少所述沟槽栅型IGBT所需设置的主栅线的目的。
为实现上述技术目的，本发明实施例提供了如下技术方案：
一种沟槽栅型IGBT的制备方法，包括：
提供第一掺杂类型的衬底；
在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个沟槽栅；
形成覆盖所述衬底正面的绝缘层，并对所述绝缘层进行刻蚀，使所述沟槽栅至少部分暴露出来；
在所述沟槽栅背离所述衬底一侧表面形成导电层；
在所述导电层背离所述沟槽栅一侧形成栅极；
形成所述沟槽栅型IGBT的发射区、发射极和背面结构。
可选的，所述在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个沟槽栅包括：
在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个假栅和多个沟槽栅。
可选的，所述在所述沟槽栅背离所述衬底一侧表面形成导电层包括；
在所述沟槽栅背离所述衬底一侧表面形成预设金属层；
对所述预设金属层进行退火处理；
对经过退火处理的预设金属层进行选择性刻蚀，在所述沟槽栅背离所述衬底一侧表面形成导电层。
可选的，当所述衬底为硅衬底时；
所述预设金属层为钛金属层；
所述导电层为硅化钛层。
可选的，所述在所述沟槽栅背离所述衬底一侧表面形成导电层包括；
在所述沟槽栅背离所述衬底一侧表面形成预设复合层；
对所述预设复合层进行退火处理；
对经过退火处理的预设复合层进行选择性刻蚀，在所述沟槽栅背离所述衬底一侧表面形成导电层。
可选的，当所述衬底为硅衬底时；
所述预设复合层包括交替排列的钛金属层和多晶硅层；
所述导电层包括交替排列的硅化钛层和多晶硅层。
可选的，所述硅化钛层的长度随着距所述沟槽栅型IGBT的栅电极的距离的增加而增加。
一种沟槽栅型IGBT，包括：
第一掺杂类型的衬底；
位于所述衬底正面内部的第二掺杂类型的基区；
位于所述基区内部的多个沟槽栅；
位于所述基区内部的多个发射区，所述发射区相邻所述沟槽栅设置；
位于所述衬底正面，且至少覆盖部分所述发射区的发射极；
位于所述沟槽栅表面的导电层以及位于所述导电层背离所述沟槽栅一侧表面的栅极；
覆盖所述衬底正面其他区域的绝缘层；
位于所述衬底背面的背面结构。
可选的，还包括：
位于所述基区内部的多个假栅。
可选的，当所述衬底为硅衬底时；
所述导电层为硅化钛层。
可选的，当所述衬底为硅衬底时；
所述导电层为交替排列的硅化钛层和多晶硅层。
可选的，所述硅化钛层的长度随着距所述沟槽栅型IGBT的栅电极的距离的增加而增加。
可选的，所述导电层的厚度的取值范围为30nm-500nm，包括端点值。
从上述技术方案可以看出，本发明实施例提供了一种沟槽栅型IGBT及其制备方法，其中，所述沟槽栅型IGBT的制备方法在将所述沟槽栅暴露出来后，首先在所述沟槽栅表面形成一层导电层，然后在所述导电层背离所述沟槽栅一侧形成栅极，所述导电层和所述栅极共同构成所述沟槽栅型IGBT的细栅线，由于所述导电层的导电能力要强于多晶硅的导电能力，因此由所述导电层和所述栅极构成的细栅线的导电能力要强于由多晶硅和所述栅极构成的细栅线的导电能力，从而使用较少的主栅线连接由所述导电层和所述栅极构成的细栅线也可以保证所述沟槽栅型IGBT的各个元胞接收到的栅极信号的同步性，从而提升器件的有源区面积，进而提升器件的电流密度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中沟槽栅型IGBT的俯视示意图；
图2为本申请的一个实施例提供的一种沟槽栅型IGBT的制备方法的流程示意图；
图3为本申请的一个优选实施例提供的一种沟槽栅型IGBT的制备方法的流程示意图；
图4为本申请的另一个实施例提供的一种沟槽栅型IGBT的制备方法的流程示意图；
图5为本申请的又一个实施例提供的一种沟槽栅型IGBT的制备方法的流程示意图；
图6为本申请的一个实施例提供的一种沟槽栅型IGBT的俯视结构示意图；
图7为本申请的一个实施例提供的一种沟槽栅型IGBT的截面结构示意图；
图8为本申请的一个优选实施例提供的一种沟槽栅型IGBT的截面结构示意图；
图9为本申请的另一个优选实施例提供的一种沟槽栅型IGBT的截面结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请实施例提供了一种沟槽栅型IGBT的制备方法，如图2所示，包括：
S101：提供第一掺杂类型的衬底。
所述衬底的种类包括但不限于：单晶、多晶或非晶体结构的硅或锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。但在本申请的一个优选实施例中，所述衬底优选为单晶结构的硅衬底，本申请对所述衬底的具体种类并不做限定，具体视实际情况而定。
所述衬底的掺杂浓度和厚度可以根据所述沟槽栅型IGBT的特性选择，以N型硅衬底制备的沟槽栅型IGBT为例，沟槽栅型IGBT的击穿电压越高，N型材料的掺杂浓度要求越低，衬底厚度要求越厚，本申请对所述衬底的掺杂浓度和厚度的具体取值并不做限定，具体视实际情况而定。
S102：在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个沟槽栅。
需要说明的是，在本申请的一个优选实施例中，如图3所示，所述在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个沟槽栅包括：
S1021：在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个假栅和多个沟槽栅。
在所述基区内形成多个假栅的目的是调节所述沟槽栅型IGBT内部的载流子分布，其具体原理已为本领域技术人员所熟知，本申请在此不做赘述。
以衬底的材料为硅为例，所述多个假栅和多个沟槽栅的制备材料一般为多晶硅。
S103：形成覆盖所述衬底正面的绝缘层，并对所述绝缘层进行刻蚀，使所述沟槽栅至少部分暴露出来。
需要说明的是，所述绝缘层可以为氧化硅等氧化物层，也可以为其他具有绝缘性质的膜层。本申请对所述绝缘层的具体种类并不做限定，具体视实际情况而定。
对所述绝缘层进行刻蚀的一般流程包括：
在所述绝缘层表面涂覆光刻胶；
在所述光刻胶表面覆盖掩膜板；
以所述掩模板为掩膜对所述光刻胶进行曝光显影；
以曝光显影后的光刻胶为掩膜对绝缘层进行刻蚀。
S104：在所述沟槽栅背离所述衬底一侧表面形成导电层。
需要说明的是，形成所述导电层的材质除了需要具有较高的导电性之外，还需要能够耐受在所述沟槽栅型IGBT的制备过程中的退火温度。
S105：在所述导电层背离所述沟槽栅一侧形成栅极。
一般而言，所述栅极的制备材料为铝，但在本申请的其他实施例中，所述栅极的制备材料还可以为银或金。本申请对所述栅极的制备材料的具体种类并不做限定，具体视实际情况而定。
S106：形成所述沟槽栅型IGBT的发射区、发射极和背面结构。
需要说明的是，一般情况下，形成所述沟槽栅型IGBT的发射区、发射极和背面结构的过程包括：
在所述基区内部，相邻所述沟槽栅形成多个发射区；
在所述衬底的正面形成多个发射极，所述发射极至少覆盖部分所述发射区；
在所述衬底的背面形成第二掺杂类型的集区；
在所述集区背离所述衬底一侧表面形成集电极。
优选的，在所述衬底的背面形成第二掺杂类型的集区之前还包括：通过离子注入在所述衬底的背面内部形成缓冲层。
需要说明的是，在本申请的一个实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型；但在本申请的另一个实施例中，所述第一掺杂类型为P型，第二掺杂类型为N型。本申请对此并不做限定，具体视实际情况而定。
当所述衬底为硅衬底，且掺杂类型为N型时，通过向所述衬底的背面注入氢、磷的方式形成所述缓冲层；当所述衬底为硅衬底，且掺杂类型为P型时，通过向所述衬底的背面注入铜的方式形成所述缓冲层。但本发明对形成所述缓冲层的具体方式和具体注入粒子的种类并不做限定，具体视实际情况而定。
还需要说明的是，所述缓冲层通过减少少数载流子的注入及提高开关过程中的载流子复合速度，提高了所述沟槽栅型IGBT的关断速度。并且因为所述缓冲层的存在使得所述沟槽栅型IGBT的内建电场更加稳定，从而提升了所述沟槽栅型IGBT的击穿电压。
在上述实施例的基础上，在本申请的一个实施例中，如图4所示，所述在所述沟槽栅背离所述衬底一侧表面形成导电层包括；
S1041：在所述沟槽栅背离所述衬底一侧表面形成预设金属层；
S1042：对所述预设金属层进行退火处理；
S1043：对经过退火处理的预设金属层进行选择性刻蚀，在所述沟槽栅背离所述衬底一侧表面形成导电层。
需要说明的是，由于在所述沟槽栅背离所述衬底一侧表面形成预设金属层后还需要对其进行退火处理，因此所述预设金属层不仅需要满足导电性优于多晶硅的条件，还需要满足能够耐受退火温度的条件。
在本申请的一个优选实施例中，当所述衬底为硅衬底时，所述沟槽栅的材料为多晶硅，在这种条件下，所述预设金属层优选为钛金属层，所述钛金属层在经过退火处理后，与所述沟槽栅接触的部分会与所述沟槽栅在高温条件下反应，形成一层较薄的硅化钛层。在对经过退火处理的预设金属层进行选择性刻蚀后，未与所述沟槽栅发生反应的钛金属层被刻蚀掉，硅化钛层保留下来成为所述导电层。
在上述实施例的基础上，在本申请的另一个实施例中，如图5所示，所述在所述沟槽栅背离所述衬底一侧表面形成导电层包括；
S1044：在所述沟槽栅背离所述衬底一侧表面形成预设复合层；
S1045：对所述预设复合层进行退火处理；
S1046：对经过退火处理的预设复合层进行选择性刻蚀，在所述沟槽栅背离所述衬底一侧表面形成导电层。
同样的，需要说明的是，由于在所述沟槽栅背离所述衬底一侧表面形成预设复合层后还需要对其进行退火处理，因此所述预设复合层不仅需要满足导电性优于多晶硅的条件，还需要满足能够耐受退火温度的条件。
在本申请的一个优选实施例中，当所述衬底为硅衬底时，所述沟槽栅的材料为多晶硅，在这种条件下，所述预设复合层优选包括交替排列的钛金属层和多晶硅层，这样在对所述预设复合层进行退火处理后，与所述沟槽栅接触的钛金属层的部分会与所述沟槽栅反应，形成一层较薄的硅化钛层。在对经过退火处理的预设复合层进行选择性刻蚀后，未与所述沟槽栅发生反应的钛金属层被刻蚀掉，留下的硅化钛层和多晶硅层保留下来成为所述导电层。在本实施例中，制备完成的沟槽栅型IGBT的俯视图如图6所示，附图6中，标号GE表示所述沟槽栅型IGBT的栅电极，标号MG表示所述沟槽栅型IGBT的主栅线，标号202表示所述沟槽栅型的硅化钛层，为了表示清楚，在附图中并未示出覆盖所述导电层的栅极。所述沟槽栅型IGBT具有不连续的硅化钛层，可实现元胞的栅电阻的均匀性控制。
具体地，在本申请的一个优选实施例中，所述硅化钛层的长度随着距所述沟槽栅型IGBT的栅电极的距离的增加而增加；
那么相应的，所述钛金属层的长度随着距所述沟槽栅型IGBT的栅电极的距离的增加而增加。
以附图6为例，所述硅化钛层的长度和所述钛金属层的长度是指附图6中的虚线A-A’的延伸方向上的长度。
在本实施例中，所述硅化钛层的长度随着距所述沟槽栅型IGBT的栅电极的距离的增加而增加，这样细栅线距所述栅电极的距离越大，导电性越好，可以实现对所述沟槽栅型IGBT的各个元胞的栅电阻的均匀性控制。
在上述实施例的基础上，在本申请的一个实施例中，所述导电层202的厚度的取值范围为30nm-500nm，包括端点值。
在本申请的一个优选实施例中，所述导电层202的厚度的取值为100nm。但在本申请的其他实施例中，所述导电层202的厚度的取值为50nm或150nm或200nm或300nm或400nm或500nm，本申请对所述导电层202的厚度的具体取值并不做限定，具体视实际情况而定。
由于所述导电层202的厚度较小，在所述衬底表面不会形成凸起，因而不会影响器件封装过程中的引线键合过程。
相应的，本申请实施例还提供了一种沟槽栅型IGBT，如图7所示，图7为所述沟槽栅型IGBT的剖面示意图，包括：
第一掺杂类型的衬底100；
位于所述衬底100正面内部的第二掺杂类型的基区201；
位于所述基区201内部的多个沟槽栅203；
位于所述基区201内部的多个发射区205，所述发射区205相邻所述沟槽栅203设置；
位于所述衬底100正面，且至少覆盖部分所述发射区205的发射极208；
位于所述沟槽栅203表面的导电层202以及位于所述导电层202背离所述沟槽栅203一侧表面的栅极207；
覆盖所述衬底100正面其他区域的绝缘层206；
位于所述衬底100背面的背面结构300。
需要说明的是，在本申请的一个实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型；但在本申请的另一个实施例中，所述第一掺杂类型为P型，第二掺杂类型为N型。本申请对此并不做限定，具体视实际情况而定。
所述衬底100的种类包括但不限于：单晶、多晶或非晶体结构的硅或锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。但在本申请的一个优选实施例中，所述衬底100优选为单晶结构的硅衬底，本申请对所述衬底100的具体种类并不做限定，具体视实际情况而定。
所述衬底100的掺杂浓度和厚度可以根据所述沟槽栅型IGBT的特性选择，以N型硅衬底制备的沟槽栅型IGBT为例，沟槽栅型IGBT的击穿电压越高，N型材料的掺杂浓度要求越低，衬底100厚度要求越厚，本申请对所述衬底100的掺杂浓度和厚度的具体取值并不做限定，具体视实际情况而定。
在本申请的一个优选实施例中，如图8所示，所述沟槽栅型IGBT还包括：位于所述基区内部的多个假栅204。
在所述基区201内形成多个假栅204的目的是调节所述沟槽栅型IGBT内部的载流子分布，其具体原理已为本领域技术人员所熟知，本申请在此不做赘述。以衬底100的材料为硅为例，所述多个假栅204和多个沟槽栅203的制备材料一般为多晶硅。
所述绝缘层206可以为氧化硅等氧化物层，也可以为其他具有绝缘性质的膜层。本申请对所述绝缘层206的具体种类并不做限定，具体视实际情况而定。
对所述绝缘层206进行刻蚀的一般流程包括：
在所述绝缘层206表面涂覆光刻胶；
在所述光刻胶表面覆盖掩膜板；
以所述掩模板为掩膜对所述光刻胶进行曝光显影；
以曝光显影后的光刻胶为掩膜对绝缘层206进行刻蚀。
还需要说明的是，形成所述导电层202的材质除了需要具有较高的导电性之外，还需要能够耐受在所述沟槽栅型IGBT的制备过程中的退火温度。
一般而言，所述栅极207的制备材料为铝，但在本申请的其他实施例中，所述栅极207的制备材料还可以为银或金。本申请对所述栅极207的制备材料的具体种类并不做限定，具体视实际情况而定。
一般情况下，形成所述沟槽栅型IGBT的发射区205、发射极208和背面结构300的过程包括：
在所述基区201内部，相邻所述沟槽栅203形成多个发射区205；
在所述衬底100的正面形成多个发射极208，所述发射极208至少覆盖部分所述发射区205；
在所述衬底100的背面形成第二掺杂类型的集区301；
在所述集区301背离所述衬底100一侧表面形成集电极302。
优选的，如图9所示，所述沟槽栅型IGBT还包括位于所述衬底100背面内部的缓冲层303。
当所述衬底100为硅衬底，且掺杂类型为N型时，通过向所述衬底100的背面注入氢、磷的方式形成所述缓冲层303；当所述衬底100为硅衬底，且掺杂类型为P型时，通过向所述衬底100的背面注入铜的方式形成所述缓冲层303。但本发明对形成所述缓冲层303的具体方式和具体注入粒子的种类并不做限定，具体视实际情况而定。
还需要说明的是，所述缓冲层303通过减少少数载流子的注入及提高开关过程中的载流子复合速度，提高了所述沟槽栅型IGBT的关断速度。并且因为所述缓冲层303的存在使得所述沟槽栅型IGBT的内建电场更加稳定，从而提升了所述沟槽栅型IGBT的击穿电压。
在上述实施例的基础上，在本申请的一个优选实施例中，当所述衬底100为硅衬底时，所述导电层202为硅化钛层。
所述硅化钛层的形成过程具体包括：
在所述沟槽栅203背离所述衬底100一侧表面形成钛金属层；
对所述钛金属层进行退火处理；
对经过退火处理的钛金属层进行选择性刻蚀，在所述沟槽栅203背离所述衬底100一侧表面形成导电层202。
在这个过程中，所述钛金属层在经过退火处理后，与所述沟槽栅203接触的部分会与所述沟槽栅203在高温条件下反应，形成一层较薄的硅化钛层。在对经过退火处理的预设金属层进行选择性刻蚀后，未与所述沟槽栅203发生反应的钛金属层被刻蚀掉，硅化钛层保留下来成为所述导电层202。
在上述实施例的基础上，在本申请的另一个优选实施例中，如图6所示，附图6中，标号GE表示所述沟槽栅型IGBT的栅电极，标号MG表示所述沟槽栅型IGBT的主栅线，为了表示清楚，在附图中并未示出覆盖所述导电层202的栅极207。当所述衬底100为硅衬底时；
所述导电层202为交替排列的硅化钛层和多晶硅层。
在本实施例中，所述沟槽栅型IGBT具有不连续的硅化钛层，可实现元胞的栅电阻的均匀性控制。
具体地，在本申请的又一个优选实施例中，所述硅化钛层的长度随着距所述沟槽栅型IGBT的栅电极的距离的增加而增加。在本实施例中，所述硅化钛层的长度随着距所述沟槽栅型IGBT的栅电极的距离的增加而增加，这样细栅线距所述栅电极的距离越大，导电性越好，可以实现对所述沟槽栅型IGBT的各个元胞的栅电阻的均匀性控制。
以附图6为例，所述硅化钛层的长度和所述钛金属层的长度是指附图6中的虚线A-A’的延伸方向上的长度。
在上述实施例的基础上，在本申请的一个实施例中，所述导电层202的厚度的取值范围为30nm-500nm，包括端点值。
在本申请的一个优选实施例中，所述导电层202的厚度的取值为100nm。但在本申请的其他实施例中，所述导电层202的厚度的取值为50nm或150nm或200nm，本申请对所述导电层202的厚度的具体取值并不做限定，具体视实际情况而定。
由于所述导电层202的厚度较小，在所述衬底100表面不会形成凸起，因而不会影响器件封装过程中的引线键合过程。
综上所述，本申请实施例提供了一种沟槽栅型IGBT及其制备方法，其中，所述沟槽栅型IGBT的制备方法在将所述沟槽栅203暴露出来后，首先在所述沟槽栅203表面形成一层导电层202，然后在所述导电层202背离所述沟槽栅203一侧形成栅极207，所述导电层202和所述栅极207共同构成所述沟槽栅型IGBT的细栅线，由于所述导电层202的导电能力要强于多晶硅的导电能力，因此由所述导电层202和所述栅极207构成的细栅线的导电能力要强于由多晶硅和所述栅极207构成的细栅线的导电能力，从而使用较少的主栅线连接由所述导电层202和所述栅极207构成的细栅线也可以保证所述沟槽栅型IGBT的各个元胞接收到的栅极207信号的同步性，从而提升器件的有源区面积，进而提升器件的电流密度。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种沟槽栅型IGBT的制备方法，其特征在于，包括：
提供第一掺杂类型的衬底；
在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个沟槽栅；
形成覆盖所述衬底正面的绝缘层，并对所述绝缘层进行刻蚀，使所述沟槽栅至少部分暴露出来；
在所述沟槽栅背离所述衬底一侧表面形成导电层；
在所述导电层背离所述沟槽栅一侧形成栅极；
形成所述沟槽栅型IGBT的发射区、发射极和背面结构；
所述在所述沟槽栅背离所述衬底一侧表面形成导电层包括；
在所述沟槽栅背离所述衬底一侧表面形成预设复合层；
对所述预设复合层进行退火处理；
对经过退火处理的预设复合层进行选择性刻蚀，在所述沟槽栅背离所述衬底一侧表面形成导电层；
当所述衬底为硅衬底时；
所述预设复合层包括交替排列的钛金属层和多晶硅层；
所述导电层包括交替排列的硅化钛层和多晶硅层。。
2.根据权利要求1所述的沟槽栅型IGBT的制备方法，其特征在于，所述在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个沟槽栅包括：
在所述衬底正面内部形成第二掺杂类型的基区，并在所述基区内部形成多个假栅和多个沟槽栅。
3.根据权利要求1所述的沟槽栅型IGBT的制备方法，其特征在于，所述硅化钛层的长度与所述硅化钛层所在的导电层距离所述栅电极的距离成正比。
4.一种沟槽栅型IGBT，其特征在于，包括：
第一掺杂类型的衬底；
位于所述衬底正面内部的第二掺杂类型的基区；
位于所述基区内部的多个沟槽栅；
位于所述基区内部的多个发射区，所述发射区相邻所述沟槽栅设置；
位于所述衬底正面，且至少覆盖部分所述发射区的发射极；
位于所述沟槽栅表面的导电层以及位于所述导电层背离所述沟槽栅一侧表面的栅极；
覆盖所述衬底正面其他区域的绝缘层；
位于所述衬底背面的背面结构；
当所述衬底为硅衬底时；
所述导电层为交替排列的硅化钛层和多晶硅层。
5.根据权利要求4所述的沟槽栅型IGBT，其特征在于，还包括：
位于所述基区内部的多个假栅。
6.根据权利要求4所述的沟槽栅型IGBT，其特征在于，当所述衬底为硅衬底时；
所述导电层为硅化钛层。
7.根据权利要求6所述的沟槽栅型IGBT，其特征在于，所述硅化钛层的长度与所述硅化钛层所在的导电层距离所述栅电极的距离成正比。
8.根据权利要求4-7任一项所述的沟槽栅型IGBT，其特征在于，所述导电层的厚度的取值范围为30nm-500nm，包括端点值。
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