CN103855023A - 半导体器件的形成方法及半导体器件 - Google Patents
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Abstract
本发明提供一种半导体器件的形成方法及半导体器件，其中，MOS晶体管的形成方法包括：提供衬底，在所述衬底内形成隔离结构；在相邻的所述隔离结构之间的衬底上形成栅极；以所述栅极为掩膜，在栅极和隔离结构之间的衬底内进行离子注入，形成源极和漏极；在隔离结构、源极和漏极的表面形成导电层；形成层间介质层，覆盖所述衬底、导电层和栅极表面；在所述层间介质层中形成通孔，所述通孔的位置暴露出导电层；在所述通孔内填充导电材料，形成导电插塞。本发明还提供一种半导体器件。采用本发明的方法可以将MOS晶体管的尺寸进一步减小，并且不影响器件的性能。
Description
技术领域
本发明涉及半导体制造技术，特别涉及一种半导体器件的形成方法及半导体器件。
背景技术
随着半导体技术不断发展，半导体器件的尺寸在不断地缩小，对应的半导体器件内各部分结构的尺寸也在等比例地缩小。以MOS晶体管为例，随着MOS晶体管的整体尺寸不断缩小，相应的，MOS晶体管的源漏区、栅极和栅介质层的尺寸也在不断地减小。专利号为US6171910B1的美国专利文献公开了一种缩小MOS晶体管尺寸的方法。
参考图1和图2，图2是图1沿AA方向的剖面示意图。现有技术中，MOS晶体管的结构具体包括：衬底100；位于衬底100内的浅沟槽隔离结构101，相邻两个浅沟槽隔离结构101之间并且在衬底上的栅极102，在衬底内，并且位于栅极102两侧的源极103和漏极104；覆盖衬底100和栅极102表面的层间介质层106；在层间介质层内部形成源极导电插塞107和漏极导电插塞108。
现有的MOS晶体管的整体尺寸无法进一步缩小。
发明内容
本发明解决的问题是现有的MOS晶体管的整体尺寸无法进一步缩小。
为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：
提供衬底，在所述衬底内形成隔离结构；
在相邻的所述隔离结构之间的衬底上形成栅极；以所述栅极为掩膜，在栅极和隔离结构之间的衬底内进行离子注入，形成源极和漏极；
在隔离结构、源极和漏极的表面形成导电层；
形成层间介质层，覆盖所述衬底、导电层和栅极表面；
在所述层间介质层中形成通孔，所述通孔的底部暴露出导电层；
在所述通孔内填充导电材料，形成导电插塞。
可选的，所述导电层的材料为多晶硅化物或金属。
可选的，当导电层的材料为多晶硅化物时，形成多晶硅化物的工艺包括：
在隔离结构、源极和漏极表面形成多晶硅层；
在所述多晶硅层上形成金属层；
对形成金属层的多晶硅层进行退火处理。
可选的，所述栅极的材料为多晶硅，所述金属层也形成在所述栅极上。
可选的，所述金属层的材料为钛或钴。
可选的，当导电层的材料为金属时，所述导电层与导电插塞之间的接触电阻、与源极和漏极之间的接触电阻均小于100μΩ-cm。
可选的，所述导电层的材料为钨或铜；所述导电材料为钨或铜。
可选的，形成导电层的工艺为溅射工艺。
可选的，所述隔离结构为浅沟槽隔离结构或局部场氧化隔离结构。
可选的，形成栅极的步骤之后，形成源极和漏极之前还包括步骤：在栅极的周围形成侧墙。
可选的，在隔离结构、源极和漏极的表面形成导电层的同时，所述侧墙表面也形成导电层。
本发明还提供一种半导体器件，包括：
衬底，
位于衬底内的隔离结构，位于相邻隔离结构之间并且在衬底上的栅极，在衬底内，并且位于栅极与隔离结构之间的源极和漏极；
导电层，位于隔离结构、源极和漏极表面；
层间介质层，覆盖所述衬底、导电层和栅极表面；
导电插塞，在层间介质层内，并且位于导电层上。
可选的，所述栅极两侧还具有侧墙，所述侧墙表面也具有导电层。
可选的，所述导电层的材料为多晶硅化物或金属。
与现有技术相比，本发明的技术方案具有以下优点：
在隔离结构、源极和漏极表面形成导电层，在所述衬底、导电层和栅极表面形成层间介质层，在所述层间介质层中形成导电插塞，所述导电插塞的位置在所述隔离结构上面的导电层上，由于在隔离结构、源极、漏极上增加了导电层，可以将与源极、漏极电连接的导电插塞的形成位置移至隔离结构上方。这样可以缩小源极、漏极与栅极、隔离结构之间的距离，可以使得现有技术中无法继续减小MOS晶体管的总尺寸的情况下，将MOS晶体管的总尺寸进行进一步减小，而且还不影响MOS晶体管的性能，从而减少MOS晶体管在芯片中占用面积。
附图说明
图1是现有技术的多个MOS晶体管的俯视结构示意图；
图2是图1的MOS晶体管沿AA方向的剖面结构示意图；
图3是本发明实施例的半导体器件的形成方法的流程示意图；
图4至图8是本发明实施例的半导体器件的形成过程的剖面结构示意图；
图9是本发明实施例的多个MOS晶体管的俯视结构示意图；
图10是采用本发明的方法形成的MOS晶体管和现有技术的MOS晶体管的性能对比图。
具体实施方式
现有工艺中，采用图案化的方法形成导电插塞的过程中，尤其是采用图形化的方法形成通孔时，由于光刻工艺有一定的精度，因此在浅沟槽隔离结构与通孔之间会预留一定距离，在栅极和通孔之间会预留一定的距离，防止在自对准形成通孔的过程中，造成通孔形成在隔离结构或栅极上。因此，当栅极、源极和漏极的尺寸缩小至一定值时无法继续缩小，进而，现有的MOS晶体管在沟道长度(X方向)的总尺寸无法进一步缩小，否则会使得形成的晶体管中的栅电极和沟道区之间的漏电流变大，形成的晶体管无法正常工作。
为此，发明人经过研究，提出了一种MOS晶体管的形成方法，图3是本发明实施例的MOS晶体管形成方法的流程示意图。图4至图8是本发明实施例的半导体器件的形成过程的剖面结构示意图。下面将图4至图8与图3结合起来对本发明半导体器件的制作方法进行详细说明。
首先参考图4，执行图3中的步骤S11：提供衬底200，在所述衬底200内形成隔离结构201。
衬底200材料可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料衬底。本实施例中，所述半导体衬底为硅衬底，其中还形成有隔离结构，所述隔离结构201可以是浅沟槽隔离(STI)结构或局部场氧化隔离(LOCOS)结构，或本领域技术人员公知的其他用于器件隔离或有源区隔离的隔离结构。本实施例为浅沟槽隔离结构。
接着，参考图5，执行图3中的步骤S12，在相邻的所述隔离结构201之间的衬底上形成栅极202；以所述栅极202为掩膜，在栅极202和隔离结构201之间的衬底内进行离子注入，形成源极203和漏极204。
本实施例中，栅极202的材料为多晶硅。在栅极202和衬底200之间还具有栅介质层(图未示)，所述栅介质层的材料为氧化硅。在相邻的所述隔离结构201之间的衬底上依次沉积氧化硅层、多晶硅层和图形化的掩膜层(图未示)，以图形化的掩膜层为掩膜对氧化硅层、多晶硅层进行刻蚀形成栅介质层(图未示)和栅极202。
形成栅极202后，在栅极202的周围形成侧墙209，侧墙209可以为单层侧墙或叠层侧墙，当侧墙为单层结构时，侧墙的材料为氮化硅；当侧墙为叠层结构时，侧墙的最外层为氮化硅，侧墙的最里层为氧化硅。形成侧墙209的方法为本领域技术人员熟知技术，在此不进行赘述。
形成侧墙209后，以侧墙209为掩膜，在栅极202和隔离结构201之间的衬底内进行离子注入，形成源极203和漏极204。
在其他实施例中，也可以不形成侧墙209，可以直接以栅极202为掩膜，在栅极和隔离结构之间的衬底内进行离子注入，形成源极和漏极，也能实施本发明。
接着，参考图6，执行图3中的步骤S13，在隔离结构201、源极203和漏极204的表面形成导电层205。
导电层205的材料为多晶硅化物或金属。本实施例中，导电层205的材料为多晶硅化物，形成多晶硅化物的方法包括：在隔离结构201、源极203和漏极204的表面形成多晶硅层，所述多晶硅层的形成方法为化学气相沉积，本实施例中，在炉管(furnace)里面采用低压化学气相沉积(LPCVD)生长而成。接着，在多晶硅层上沉积难熔金属，然后对沉积难熔金属的多晶硅层进行高温退火处理，例如，快速热退火(RTA)处理，难熔金属与多晶硅反应生成多晶硅化物。多晶硅化物中的多晶硅与难熔金属的分界面具有低的电阻率，可以减少接触电阻，减少RC信号的延迟。
其中，难熔金属较优选用钴或钛。本实施例中的多晶硅化物较佳选用硅化钴(CoSi2)，因为硅化钴的颗粒尺寸比较小，在热退火处理期间，低电阻相能够较容易被完全成核并且长大，因此，它的电接触比较容易形成，从而使得硅化钴的接触阻值一直比较低，为13～19μΩ-cm。即使在0.18微米甚至更小的器件中，硅化钴的接触阻值仍保持在比较低的数值上。
在其他实施例中，多晶硅化物也可以选用硅化钛(TiSi2)，当后续的金属插塞内的金属为钨时，硅化钛(TiSi2)可以用作源极、漏极与钨之间的接触，此时的硅化钛像粘合剂一样将钨和多晶硅粘合在一起，也具有较低的电阻率。虽然在0.18微米甚至更小的器件中比硅化钴的电阻率略高，但是也能解决本发明的技术问题，不影响本发明的实施，而且，硅化钛具有很高的电路兼容性。
需要说明的是，当导电层205的材料为多晶硅化物时，首先在隔离结构201、源极203和漏极204的表面形成多晶硅层，此时，多晶硅层和栅极202的材料一致。接着，可以在栅极202和多晶硅层上同时沉积钴金属，然后进行高温退火处理，在栅极202和多晶硅层上同时形成硅化钴，以减少接触电阻。本方法可以减少工艺步骤，提高工作效率。
其他实施例中，导电层205的材料可以为金属，金属导电层需要满足下述条件：金属导电层与后续形成的导电插塞、且与源极和漏极之间的接触电阻较小，例如，小于等于100μΩ-cm。当金属导电层与后续形成的导电插塞内的导电材料相同时，金属导电层与后续形成的导电插塞内的导电材料的接触阻值最小，当然，与源极和漏极之间的接触电阻也较小。例如，导电插塞内填充钨时，可以选用钨导电层；当导电插塞内填充铜时，可以选用铜导电层。当导电层205的材料为金属时，金属导电层的形成方法为溅射工艺，所述溅射工艺为本领域技术人员熟知技术，在此不进行赘述。
在其他实施例中，在隔离结构201、源极203和漏极204的表面形成导电层205的同时，也可以在侧墙209的表面形成导电层，也不影响本发明的实施。
本发明中，在隔离结构201、源极203和漏极204的表面形成导电层205，后续形成的导电插塞可以形成在隔离结构201上面的导电层205上，不会影响到后续形成的导电插塞与源极203、漏极204的导通。因此，在不影响MOS晶体管性能的前提下，可以进一步将源极、漏极的宽度缩小，从而进一步缩小现有的MOS晶体管的总尺寸。
接着，参考图7，执行图3中的步骤S14，形成层间介质层206，覆盖所述衬底200、导电层205和栅极202表面。
层间介质层206的材料为氮化硅或其他类似材料，形成层间介质层206的方法为沉积工艺，然后采用化学机械平坦化处理将层间介质层206磨平。形成层间介质层的方法为本领域技术人员熟知技术，在此不进行赘述。
接着，继续参考图7，执行图3中的步骤S15，在所述层间介质层206中形成通孔207，所述通孔207的位置在所述隔离结构上面的导电层205上。
形成层间介质层206后，在层间介质层206上形成图形化的掩膜层(图未示)，以图形化的掩膜层为掩膜对层间介质层206进行刻蚀至导电层205，在层间介质层206的内部形成通孔207，所述通孔207的位置在导电层205上。现有技术的MOS晶体管中，通孔只能形成在源极和漏极的表面，而本发明中的通孔207通过导电层205可以直接形成在隔离结构201上。因此，可以进一步缩小源极和漏极的尺寸，可以将MOS晶体管在X方向的总体宽度进一步减小。
接着，参考图8，执行图3中的步骤S16，在所述通孔207内填充导电材料，形成导电插塞208。
所述导电材料可以为钨或铜。当导电材料为钨时，可以采用沉积的方法在通孔207内进行填充；当导电材料为铜时，可以采用电镀的方法在通孔207内进行填充。在通孔207填充完导电材料后，形成导电插塞208，为本领域技术人员熟知技术，在此不进行赘述。导电插塞可以使得源极和漏极的电性引出至MOS晶体管。
参考图8和图9，本发明还提供一种半导体器件，包括：
衬底200，
位于衬底200内的隔离结构201，位于相邻隔离结构201之间并且在衬底200上的栅极202，在衬底200内，并且位于栅极202与隔离结构201之间的源极203和漏极204；
导电层205，位于隔离结构201、源极203和漏极204表面；
层间介质层206，覆盖所述衬底200、导电层205和栅极202表面；
导电插塞208，在层间介质层206内，并且位于导电层205上。
其中，所述栅极202两侧还具有侧墙209，所述侧墙209表面具有导电层205。
所述导电层205的材料为多晶硅化物或金属。
MOS晶体管的其他部分在介绍本发明的MOS晶体管的形成方法时进行阐述，因此，本实施例可以参考MOS晶体管的形成方法中的具体实施例。
本发明中，隔离结构201、源极203和漏极204的表面具有导电层205，导电插塞208可以通过导电层205直接形成在隔离结构201之上，因此，可以进一步减小源极和漏极的尺寸，进一步缩小MOS晶体管在沟道长度方向(X方向)的总尺寸。
参考图1或图2，现有技术的MOS晶体管中，源极103、漏极104的宽度为L，MOS晶体管在X方向的总体宽度为L5，参考图8或图9，采用本发明的方法可以将现有技术的MOS晶体管中的源极203、漏极204的宽度减小为L’，减小近60％。在X方向的总体宽度进一步缩小，形成的MOS晶体管在X方向的总体宽度L5’，使得MOS晶体管在X方向的总体宽度缩小近50％。
本发明中的MOS晶体管的性能并没有下降。图10是采用本发明的方法形成的MOS晶体管和现有技术的MOS晶体管的性能对比图。参考图10，以0.13μm的NMOS晶体管为例，图10中的圆圈代表采用本发明的方法形成的0.13μm的NMOS晶体管。方格代表现有技术的0.13μm的NMOS晶体管。在对图10中的0.13μm的NMOS晶体管进行调试时，横坐标代表饱和电流(Idsat)，纵坐标为对0.13μm的NMOS晶体管调试后的调试值与目标值之间的差异程度(Ratio)。从图10中可以看出，圆圈连成的曲线与方格连成的曲线的趋向大致相同。例如以横坐标等于0.85的点为例，此时采用本发明的方法形成的NMOS晶体管在饱和电流等于0.85时的调试值与目标值的差异度为38％，而现有技术的NMOS晶体管在饱和电流等于0.85时的调试值与目标值的差异度也为38％。因此，可以从图10中的数据看出采用本发明的方法形成的MOS晶体管的性能和现有技术的MOS晶体管的性能相比，并没有降低。因此，采用本发明的方法形成的MOS晶体管在不影响整体性能的情况下可以减少MOS晶体管在芯片中占用面积。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (14)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，在所述衬底内形成隔离结构；
在相邻的所述隔离结构之间的衬底上形成栅极；以所述栅极为掩膜，在栅极和隔离结构之间的衬底内进行离子注入，形成源极和漏极；
在隔离结构、源极和漏极的表面形成导电层；
形成层间介质层，覆盖所述衬底、导电层和栅极表面；
在所述层间介质层中形成通孔，所述通孔的底部暴露出导电层；
在所述通孔内填充导电材料，形成导电插塞。
2.如权利要求1所述的形成方法，其特征在于，所述导电层的材料为多晶硅化物或金属。
3.如权利要求2所述的形成方法，其特征在于，当导电层的材料为多晶硅化物时，形成多晶硅化物的工艺包括：
在隔离结构、源极和漏极表面形成多晶硅层；
在所述多晶硅层上形成金属层；
对形成金属层的多晶硅层进行退火处理。
4.如权利要求3所述的形成方法，其特征在于，所述栅极的材料为多晶硅，所述金属层也形成在所述栅极上。
5.如权利要求3或4所述的形成方法，其特征在于，所述金属层的材料为钛或钴。
6.如权利要求2所述的形成方法，其特征在于，当导电层的材料为金属时，所述导电层与导电插塞之间的接触电阻、与源极和漏极之间的接触电阻均小于100μΩ-cm。
7.如权利要求6所述的形成方法，其特征在于，所述导电层的材料为钨或铜；所述导电材料为钨或铜。
8.如权利要求6所述的形成方法，其特征在于，形成导电层的工艺为溅射工艺。
9.如权利要求1所述的形成方法，其特征在于，所述隔离结构为浅沟槽隔离结构或局部场氧化隔离结构。
10.如权利要求1所述的形成方法，其特征在于，形成栅极的步骤之后，形成源极和漏极之前还包括步骤：在栅极的周围形成侧墙。
11.如权利要求10所述的形成方法，其特征在于，在隔离结构、源极和漏极的表面形成导电层的同时，所述侧墙表面也形成导电层。
12.一种半导体器件，其特征在于，包括：
衬底，
位于衬底内的隔离结构，位于相邻隔离结构之间并且在衬底上的栅极，在衬底内，并且位于栅极与隔离结构之间的源极和漏极；
导电层，位于隔离结构、源极和漏极表面；
层间介质层，覆盖所述衬底、导电层和栅极表面；
导电插塞，在层间介质层内，并且位于导电层上。
13.如权利要求12所述的半导体器件，其特征在于，所述栅极两侧还具有侧墙，所述侧墙表面也具有导电层。
14.如权利要求12所述的半导体器件，其特征在于，所述导电层的材料为多晶硅化物或金属。
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|---|---|---|---|---|
| CN106252402A (zh) * | 2016-11-04 | 2016-12-21 | 株洲中车时代电气股份有限公司 | 一种沟槽栅型igbt及其制备方法 |
| CN106356331A (zh) * | 2015-07-14 | 2017-01-25 | 台湾积体电路制造股份有限公司 | 钴互连件技术 |
| CN110571332A (zh) * | 2019-08-02 | 2019-12-13 | 北京元芯碳基集成电路研究院 | 晶体管及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020142552A1 (en) * | 2001-03-30 | 2002-10-03 | Ching-Yuan Wu | Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits |
| CN1472820A (zh) * | 2002-07-10 | 2004-02-04 | 株式会社东芝 | 半导体器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2853444B2 (ja) * | 1992-04-13 | 1999-02-03 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2000150633A (ja) * | 1998-11-12 | 2000-05-30 | Sony Corp | 半導体装置およびその製造方法 |
| US7244660B2 (en) | 2005-10-31 | 2007-07-17 | Spansion Llc | Method for manufacturing a semiconductor component |
-
2012
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020142552A1 (en) * | 2001-03-30 | 2002-10-03 | Ching-Yuan Wu | Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits |
| CN1472820A (zh) * | 2002-07-10 | 2004-02-04 | 株式会社东芝 | 半导体器件及其制造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106356331A (zh) * | 2015-07-14 | 2017-01-25 | 台湾积体电路制造股份有限公司 | 钴互连件技术 |
| CN106252402A (zh) * | 2016-11-04 | 2016-12-21 | 株洲中车时代电气股份有限公司 | 一种沟槽栅型igbt及其制备方法 |
| CN106252402B (zh) * | 2016-11-04 | 2019-05-03 | 株洲中车时代电气股份有限公司 | 一种沟槽栅型igbt及其制备方法 |
| CN110571332A (zh) * | 2019-08-02 | 2019-12-13 | 北京元芯碳基集成电路研究院 | 晶体管及其制造方法 |
| CN110571332B (zh) * | 2019-08-02 | 2023-06-23 | 北京元芯碳基集成电路研究院 | 晶体管及其制造方法 |
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