KR101491548B1 - 반도체 소자의 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성방법 및 반도체 소자를 제공하며, MOS 트랜지스터의 형성방법은 내부에 격리구조가 형성된 기판을 제공하는 단계; 서로 인접한 격리구조 사이의 기판 상에 게이트 전극을 형성하는 단계; 게이트 전극을 마스크로 하여, 게이트 전극과 격리구조 사이의 기판 내에서 이온 주입을 함으로써, 소스 전극과 드레인 전극을 형성하는 단계; 격리구조, 소스 전극 및 드레인 전극의 표면에 도전층을 형성하는 단계; 기판, 도전층 및 게이트 전극 표면을 커버하는 층간 유전체층을 형성하는 단계; 형성 위치에서 도전층을 노출시키는 통홀을 층간 유전체층에 형성하는 단계; 상기 통홀 내에 도전 재료를 충전하여, 도전플러그를 형성하는 단계를 포함한다. 또한, 본 발명은 반도체 소자를 더 제공한다. 본 발명의 방법을 이용하면 MOS 트랜지스터의 사이즈를 더욱 작게 할 수 있으며, 또한 소자의 성능에 영향을 주지 않는다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 형성방법 및 반도체 소자에 관한 것이다.
반도체 기술이 끊임없이 발전함에 따라, 반도체 소자의 사이즈가 갈수록 작아지고, 대응하는 반도체 소자 내의 각 부분구조의 사이즈 또한 비례하여 축소되고 있다. MOS 트랜지스터를 예로 들면, MOS 트랜지스터의 전체 사이즈가 끊임없이 축소됨에 따라, MOS 트랜지스터의 소스/드레인 영역, 게이트 전극 및 유전체층의 사이즈도 이에 상응하여 끊임없이 작아지고 있다. 특허 번호 US6171910B1의 미국특허문헌은 MOS 트랜지스터의 사이즈를 축소하는 방법을 공개하고 있다.
도 1 및 도 2를 참고하면, 도 2는 도 1의 AA선에 따른 단면 개략도이다. 종래기술에서, MOS 트랜지스터의 구조는 구체적으로 기판(100); 기판(100) 내에 위치하는 셀로우 트렌치 격리구조(101); 2개의 서로 인접한 셀로우 트렌치 격리구조(101) 사이에 위치하고, 기판 상에 있는 게이트 전극(102); 기판 내에 있고, 게이트 전극(102) 양측에 위치하는 소스 전극(103)과 드레인 전극(104); 기판(100)과 게이트 전극(102)의 표면을 커버하는 층간 유전체층(106); 및 층간 유전체층 내부에 형성된 소스 전극 도전플러그(107)와 드레인 전극 도전플러그(108)를 포함하는데, 이러한 종래의 MOS 트랜지스터의 전체 사이즈는 더 이상 축소할 수가 없다.
본 발명은, 종래의 MOS 트랜지스터의 전체 사이즈는 더 이상 축소할 수 없다는 문제를 해결하는데 그 목적이 있다.
상기 문제를 해결하기 위하여, 본 발명은, 내부에 격리구조가 형성된 기판을 제공하는 단계; 서로 인접한 상기 격리구조 사이의 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 하여, 게이트 전극과 격리구조 사이의 기판 내에서 이온 주입을 하여, 소스 전극과 드레인 전극을 형성하는 단계; 격리구조, 소스 전극 및 드레인 전극의 표면에 도전층을 형성하는 단계; 상기 기판, 도전층 및 게이트 전극 표면을 커버하는 층간 유전체층을 형성하는 단계; 바닥부가 도전층을 노출시키는 통홀을 상기 층간 유전체층에 형성하는 단계; 상기 통홀 내에 도전 재료를 충전하여, 도전플러그를 형성하는 단계를 포함하는 MOS 트랜지스터의 형성방법을 제공한다.
선택적으로, 상기 도전층의 재료는 폴리사이드 또는 금속이다.
선택적으로, 도전층의 재료가 폴리사이드일 경우, 폴리사이드를 형성하는 공정은, 격리구조, 소스 전극 및 드레인 전극 표면에 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 상에 금속층을 형성하는 단계; 금속층이 형성된 다결정 실리콘층에 대해 어닐링 처리를 진행하는 단계를 포함한다.
선택적으로, 상기 게이트 전극의 재료는 다결정 실리콘이며, 상기 금속층도 상기 게이트 전극 상에 형성된다.
선택적으로, 상기 금속층의 재료는 티타늄 또는 코발트이다.
선택적으로, 도전층의 재료가 금속일 경우, 상기 도전층과 도전플러그 간의 접촉저항, 소스 전극과 드레인 전극 간의 접촉 저항은 모두 100μΩ-cm보다 작다.
선택적으로, 상기 도전층의 재료는 텅스텐 또는 구리이며, 상기 도전 재료는 텅스텐 또는 구리이다.
선택적으로, 도전층을 형성하는 공정은 스퍼터링 공정이다.
선택적으로, 상기 격리구조는 셀로우 트렌치(shallow trench) 격리구조 또는 국부 필드 산화막 격리구조이다.
선택적으로, 게이트 전극을 형성하는 단계 후, 소스 전극과 드레인 전극을 형성하기 전에, 게이트 전극의 주변에 사이드윌을 형성하는 단계를 더 포함한다.
선택적으로, 격리구조, 소스 전극과 드레인 전극의 표면에 도전층을 형성함과 동시에, 상기 사이드윌의 표면에도 도전층을 형성한다.
본 발명은 기판; 기판 내에 위치하는 격리구조, 서로 인접한 격리구조 사이에 위치하고 기판 상에 있는 게이트 전극, 기판 내에 있고 게이트 전극과 격리구조의 사이에 위치하는 소스 전극과 드레인 전극; 격리구조, 소스 전극과 드레인 전극의 표면에 위치하는 도전층; 상기 기판, 도전층과 게이트 전극의 표면을 커버하는 층간 유전체층; 층간 유전체층 내에 있고 도전층 상에 위치하는 도전플러그를 포함하는 반도체 소자를 더 제공한다.
선택적으로, 상기 게이트 전극 양측에 사이드윌을 더 구비하고, 상기 사이드윌의 표면에도 도전층을 구비한다.
선택적으로, 상기 도전층의 재료는 폴리사이드 또는 금속이다.
종래기술과 비교하면, 본 발명의 기술방안은 다음과 같은 장점을 가진다.
격리구조, 소스 전극 및 드레인 전극의 표면에 도전층을 형성하고, 상기 기판, 도전층 및 게이트 전극의 표면에 층간 유전체층을 형성하고, 상기 층간 유전체층에 도전플러그를 형성하고, 상기 도전플러그의 위치는 상기 격리구조 상부의 도전층상에 있고, 격리구조, 소스 전극, 드레인 전극 상에 도전층을 추가하였으므로, 소스 전극, 드레인 전극과 전기적으로 접속되는 도전플러그의 형성 위치를 격리구조 상측으로 이동시킬 수 있다. 이렇게 하면 소스 전극, 드레인 전극과 게이트 전극, 격리구조 간의 거리를 좁힐 수 있고, 종래기술에서 MOS 트랜지스터의 전체 사이즈를 더 이상 축소하지 못하는 상황에서, MOS 트랜지스터의 전체 사이즈를 더 축소할 수 있으며, MOS 트랜지스터의 성능에도 영향을 주지 않으므로, MOS 트랜지스터가 칩에서 차지하는 면적을 효과적으로 줄일 수 있다.
도 1은 종래기술에서의 복수의 MOS 트랜지스터의 개략적으로 나타낸 평면 구조도이다.
도 2는 도 1의 MOS 트랜지스터의 AA방향에 따른 단면 구조 개략도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 형성방법을 개략적으로 나타낸 흐름도이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 형성과정을 개략적으로 나타낸 단면 구조도이다.
도 9는 본 발명의 실시예에 따른 복수의 MOS 트랜지스터를 개략적으로 나타낸 평면 구조도이다.
도 10은 본 발명의 방법을 이용하여 형성한 MOS 트랜지스터와 종래기술의 MOS 트랜지스터의 성능 대비도이다.
도 2는 도 1의 MOS 트랜지스터의 AA방향에 따른 단면 구조 개략도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 형성방법을 개략적으로 나타낸 흐름도이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 형성과정을 개략적으로 나타낸 단면 구조도이다.
도 9는 본 발명의 실시예에 따른 복수의 MOS 트랜지스터를 개략적으로 나타낸 평면 구조도이다.
도 10은 본 발명의 방법을 이용하여 형성한 MOS 트랜지스터와 종래기술의 MOS 트랜지스터의 성능 대비도이다.
종래의 공정에서는, 패턴화하는 방법을 이용하여 도전플러그를 형성하는 과정에서, 특히 패턴화하는 방법을 이용하여 통홀을 형성할 때, 포토리소그래피 공정은 일정한 정밀도가 요구되므로, 셀로우 트렌치 격리구조와 통홀 사이에 일정 거리를 미리 남겨 두고, 게이트 전극과 통홀 사이에 일정한 거리를 미리 남겨 두어, 자기정렬로 통홀을 형성하는 과정에서 통홀이 격리구조 또는 게이트 전극 상에 형성되는 것을 방지한다. 따라서, 게이트 전극, 소스 전극 및 드레인 전극의 사이즈가 일정 값까지 축소되면 더 이상 축소될 수가 없으므로, 종래의 MOS 트랜지스터는 트렌치 길이(X 방향)의 총 사이즈는 더 이상 축소될 수가 없다. 이를 더 축소시킨다면, 형성된 트랜지스터 중의 게이트 전극과 트렌치 영역 간의 누설전류가 매우 크게 되어, 형성된 트랜지스터가 정상적으로 작동을 할 수 없게 된다.
이에, 본 발명자는 연구를 통해, MOS 트랜지스터의 형성방법을 발명하였다. 도 3은 본 발명의 실시예에 따른 MOS 트랜지스터 형성방법을 개략적으로 나타낸 흐름도이다. 도 4 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 형성과정을 개략적으로 나타낸 단면 구조도이다. 이하, 도 4 내지 도 8과 도 3을 결합하여 본 발명의 반도체 소자의 형성방법에 대해 상세히 설명한다.
먼저, 도 4를 참고하면, 도 3의 단계 S11을 실행하여 내부에 격리구조(201)가 형성된 기판(200)을 제공한다.
기판(200)은, 실리콘 기판, 실리콘 게르마늄 기판, III-V족 원소 화합물 기판, 탄화규소 기판 또는 이들의 적층구조, 또는 실리콘 온 인슐레이터 구조, 또는 금강석 기판 또는 당해 기술분야의 통상의 기술자에게 알려진 기타 반도체 재료의 기판일 수 있다. 본 실시예에서, 상기 반도체 기판은 실리콘 기판이고, 격리구조가 형성되어 있으며, 상기 격리구조(201)는 셀로우 트렌치 격리(STI) 구조 또는 국부 필드 산화막 격리구조(LOCOS) 또는 당해 기술분야의 통상의 기술자에게 알려진 소자 격리 또는 활성영역 격리에 사용되는 기타 격리구조일 수 있다. 본 실시예에서는 셀로우 트렌치 격리구조다.
그리고, 도 5를 참고하면, 도 3의 단계 S12를 실행하여, 서로 인접한 상기 격리구조(201) 사이의 기판에 게이트 전극(202)을 형성하고, 상기 게이트 전극(202)을 마스크로 하여, 게이트 전극(202)과 격리구조(201) 사이의 기판 내에서 이온 주입을 진행함으로써, 소스 전극(203)과 드레인 전극(204)을 형성한다.
본 실시예에서, 게이트 전극(20)의 재료는 다결정 실리콘이다. 게이트 전극(20)과 기판(200) 사이에 게이트 유전체층(도시하지 않음)을 더 구비하고, 상기 게이트 유전체층의 재료는 산화규소이다. 서로 인접한 상기 격리구조(201) 사이의 기판에 산화규소층, 다결정 실리콘층 및 패턴화된 마스크층(도시하지 않음)을 차례대로 증착시키고, 패턴화된 마스크층을 마스크로 하여 산화규소층, 다결정 실리콘층에 대해 식각을 진행함으로써, 게이트 유전체층(도시하지 않음)과 게이트 전극(202)을 형성한다.
게이트 전극(202)을 형성한 후, 게이트 전극(202)의 주변에 사이드윌(209)을 형성하고, 사이드윌(209)은 단층 사이드윌 또는 적층 사이드윌일 수 있으며, 사이드윌이 단층구조일 경우, 사이드윌의 재료는 질화규소이다. 사이드윌이 적층구조일 경우, 사이드윌의 최외각층은 질화규소이며, 사이드윌의 최내각층은 산화규소이다. 사이드윌(209)을 형성하는 방법은 당해 기술분야의 통상의 기술자에게 잘 알려진 공지기술이므로, 여기서는 상세하게 설명하지 않는다.
사이드윌(209)을 형성한 후, 사이드윌을 마스크로 하여, 게이트 전극(202)과 격리구조(210) 사이의 기판 내에서 이온주입을 진행함으로써, 소스 전극(203)과 드레인 전극(204)을 형성한다.
기타 실시예에서는, 사이드윌(209)을 형성하지 않고, 직접 게이트 전극(202)을 마스크로 하여, 게이트 전극과 격리구조 사이의 기판 내에서 이온주입을 진행함으로써, 소스 전극과 드레인 전극을 형성할 수도 있다.
그리고, 도 6을 참고하면, 도 3의 단계 S13을 실행하여 격리구조(201), 소스 전극(203) 및 드레인 전극(204)의 표면에 도전층(205)을 형성한다.
도전층(205)의 재료는 폴리사이드 또는 금속이다. 본 실시예에서, 도전층(205)의 재료는 폴리사이드이며, 폴리사이드를 형성하는 방법은 격리구조(201), 소스 전극(203) 및 드레인 전극(204)의 표면에 다결정 실리콘층을 형성하는 단계를 포함하고, 상기 다결정 실리콘층의 형성방법은 화학 기상 증착법이며, 본 실시예에서는, 고로(furnace) 내에서 저압 화학 기상 증착(LPCVD)을 이용하여 성장시킴으로써 형성한다. 그리고, 다결정 실리콘층 상에 내화금속을 증착시킨 다음, 내화금속이 증착된 다결정 실리콘층에 대해 급속 열 어닐링(RTA) 처리와 같은 고온 어닐링 처리를 진행하고, 내화금속과 다결정 실리콘이 반응하여 폴리사이드를 생성한다. 폴리사이드 중의 다결정 실리콘과 내화금속의 분계면은 낮은 저항률을 가지므로, 접촉저항을 줄여, RC 신호의 지연을 감소시킬 수 있다.
내화금속은 코발트 또는 티타늄을 선택하는 것이 바람직하다. 본 실시예에서의 폴리사이드는 코발트실리사이드(CoSi2）를 선택하는 것이 바람직하다. 코발트 실리사이드의 입상 사이즈가 비교적 작기 때문에, 열 어닐링 처리기간에, 저저항 상(Low resistance phase)은 비교적 쉽게 완전한 핵을 이루고 성장할 수 있게 된다. 따라서, 전기적 접촉이 비교적 쉽게 형성되므로, 코발트실리사이드의 접촉 저항값이 줄곧 13~19μΩ-cm으로서 비교적 낮게 된다. 0.18μm, 심지어 이보다 더 작은 소자에서도, 코발트실리사이드의 접촉 저항값은 여전히 비교적 낮은 값을 유지한다.
기타 실시예에서, 폴리사이드는 티타늄실리사이드（TiSi2）를 선택하여 사용할 수도 있는데，후속공정의 금속 플러그 내의 금속이 텅스텐일 경우, 티타늄실리사이드는 소스 전극, 드레인 전극과 텅스텐 간의 접촉물질로서 사용될 수 있으며, 이 때의 티타늄실리사이드는 접착제처럼 텅스텐과 폴리사이드를 접착시키며, 또한 비교적 낮은 저항률을 가진다. 0.18μm, 또는 이보다 더 작은 소자에서, 코발트실리사이드의 저항률보다는 약간 높으나, 본 발명의 기술적 과제를 해결하기 위한 본 발명의 실시에는 영향을 주지 않으며, 또한 티타늄실리사이드는 매우 높은 회로호환성을 가진다.
한편, 도전층(205) 재료가 폴리사이드일 경우, 먼저 격리구조(201), 소스 전극(203), 드레인 전극(204)의 표면에 다결정 실리콘층을 형성하는데, 이때, 다결정 실리콘층과 게이트 전극(202)의 재료는 일치한다. 그리고, 게이트 전극(202)과 다결정 실리콘층 상에 동시에 코발트금속을 증착시킨 후, 고온 어닐링 처리를 진행하여, 게이트 전극(202)과 다결정 실리콘층 상에 코발트실리사이드를 동시에 형성함으로써 접촉 저항을 감소시킨다. 본 방법을 통해 공정의 단계를 간소화하고, 작업 효율을 향상시킬 수 있게 된다.
다른 실시예에서, 도전층(205)의 재료는 금속일 수 있으며, 금속 도전층은, 후속 공정에서 형성되는 도전플러그, 또한 소스 전극 및 드레인 전극과의 접촉 저항이 비교적 작은 100μΩ-cm 이하인 조건을 만족시켜야 한다. 금속 도전층과 후속 공정에서 형성되는 도전플러그 내의 도전 재료가 동일할 경우, 금속 도전층과 후속 공정에서 형성되는 도전플러그 내의 도전 재료의 접촉 저항값이 제일 작게 되고, 당연히 소스 전극 및 드레인 전극과의 접촉 저항도 비교적 작게 된다. 예를 들면, 도전플러그 내에 텅스텐을 충전할 경우, 텅스텐 도전층을 선택하여 사용할 수 있고, 도전플러그 내에 구리를 충전할 경우, 구리 도전층을 선택하여 사용할 수 있다. 도전층(205)의 재료가 금속일 경우, 금속 도전층의 형성방법은 스터퍼링 공정이며, 상기 스퍼터링 공정은 당해 기술분야의 통상의 기술자에게 널리 알려진 공지의 기술이므로, 여기서는 상세하게 설명하지 않는다.
또 다른 실시예에서, 격리구조(201), 소스 전극(203) 및 드레인 전극(204)의 표면에 도전층(205)을 형성함과 동시에, 사이드윌(209)의 표면에도 도전층을 형성할 수 있으며, 이는 본 발명의 실시에 영향을 주지 않는다.
본 발명에서, 격리구조(201), 소스 전극(203) 및 드레인 전극(204)의 표면에 도전층(205)을 형성하고, 후속 공정에서 형성되는 도전플러그는 격리구조(201)의 상부에 있는 도전층(205) 상에 형성될 수 있으며, 후속 공정에서 형성되는 도전플러그와 소스 전극(203), 드레인 전극(204)의 도통에 영향을 주지는 않는다. 따라서, MOS 트랜지스터 성능에 영향을 주지 않는다는 전제하에서, 소스 전극, 드레인 전극의 폭을 더 축소시켜, 종래의 MOS 트랜지스터의 전체 사이즈를 더 축소시킬 수 있다.
그리고, 도 7을 참고하면, 도 3의 단계 S14를 실행하여, 상기 기판(200), 도전층(205) 및 게이트 전극(202) 표면을 커버하는 층간 유전체층(206)을 형성한다.
층간 유전체층(206)의 재료는 질화규소 또는 기타 유사한 재료이며, 층간 유전체층(206)을 형성하는 방법은 증착공정이고, 이어서 화학 기계적 평탄화 처리를 이용하여 층간 유전체층(206)을 연마한다. 층간 유전체층(206)을 형성하는 방법은 당해 기술분야의 통상의 기술자에게 잘 알려진 공지의 기술이므로, 여기서는 상세하게 설명하지 않는다.
계속하여 도 7을 참고하면, 도 3의 단계 S15를 실행하여 상기 층간 유전체층(206)에 통홀(207)을 형성하는데, 상기 통홀(207)의 위치는 상기 격리구조의 상부에 있는 도전층(205) 상에 위치한다.
층간 유전체층(206)을 형성한 후, 층간 유전체층(206) 상에 패턴화된 마스크층(도시하지 않음)을 형성함으로써 패턴화된 마스크층을 마스크로 하여 층간 유전체층(206)을 도전층(205)까지 식각하고, 층간 유전체층(206)의 내부에 통홀(207)을 형성하는데, 상기 통홀(207)의 위치는 도전층(205)의 상부에 위치하게 된다. 종래기술의 MOS 트랜지스터에서는, 통홀이 소스 전극과 드레인 전극의 표면에만 형성될 수 있었으나, 본 발명에서의 통홀(207)은 도전층(205)을 통해 격리구조(201) 상에 직접 형성될 수 있다. 따라서, 소스 전극과 드레인 전극의 사이즈를 더 줄일 수 있고, MOS 트랜지스터의 X 방향에서의 전체 폭을 더 줄일 수 있다.
그리고, 도 8을 참고하면, 도 3의 단계 S16을 실행하여 상기 통홀(207) 내에 도전 재료를 충전함으로써, 도전플러그(208)를 형성한다.
상기 도전 재료는 텅스텐 또는 구리일 수 있다. 도전 재료가 텅스텐일 경우에는, 증착 방법을 이용하여 통홀(207) 내부를 충전할 수 있다. 도전 재료가 구리일 경우에는, 전기 도금 방법을 이용하여 통홀(207) 내부를 충전할 수 있다. 통홀(207)에 도전 재료를 충전하여, 도전플러그(208)를 형성하는 것은 당해 기술분야의 통상의 기술자에게 잘 알려진 공지의 기술이므로, 여기서는 상세하게 설명하지 않는다. 도전플러그는 소스 전극과 드레인 전극이 MOS 트랜지스터에서 전기적으로 인출될 수 있게 한다.
도 8 및 도 9를 참고하면, 본 발명은 기판(200); 기판(200) 내에 위치하는 격리구조(201); 서로 인접한 격리구조(201) 사이에 위치하고 기판(200) 상에 있는 게이트 전극(202); 기판(200) 내에 있고 게이트 전극(202)과 격리구조(201)의 사이에 위치하는 소스 전극(203)과 드레인 전극(204); 격리구조(201), 소스 전극(203)과 드레인 전극(204)의 표면에 위치하는 도전층(205); 상기 기판(200), 도전층(205) 및 게이트 전극(202) 표면을 커버하는 층간 유전체층(206); 층간 유전체층(206) 내에 있고 도전층(205) 상에 위치하는 도전플러그(208)를 포함하는 반도체 소자를 더 제공한다.
상기 게이트 전극(202)의 양측에 사이드윌(209)을 더 구비하고, 상기 사이드윌(209)의 표면에 도전층(205)을 구비한다.
상기 도전층(205)의 재료는 폴리사이드 또는 금속이다.
MOS 트랜지스터의 다른 부분들은 본 발명의 MOS 트랜지스터의 형성방법을 소개할 때 설명하였으므로, 본 실시예에서는 MOS 트랜지스터의 형성방법의 구체적 실시예를 참고할 수 있다.
본 발명에서는, 격리구조(201), 소스 전극(203) 및 드레인 전극(204)의 표면은 도전층(205)을 구비하고, 도전플러그(208)는 도전층(205)을 통해 격리구조(201)의 상부에 직접 형성될 수 있으므로, 소스 전극과 드레인 전극의 사이즈를 더 줄여, MOS 트랜지스터의 트렌치 길이 방향(X방향)의 총사이즈를 더 줄일 수 있다.
도 1 또는 도 2를 참고하면, 종래기술의 MOS 트랜지스터에서, 소스 전극(103), 드레인 전극(104)의 폭은 L이고, MOS 트랜지스터의 X 방향 전체 폭은 L5이다. 도 8 또는 도 9를 참고하면, 본 발명의 방법을 이용하면 종래기술의 MOS 트랜지스터 중의 소스 전극(203), 드레인 전극(204)의 폭 L을 60% 가까이 줄일 수 있게 된다. X 방향의 전체 폭을 더 줄여 형성된 MOS 트랜지스터의 X방향 전체 폭 L5도, MOS 트랜지스터의 X 방향의 전체 폭의 50% 가까이 줄일 수 있게 된다.
본 발명에서의 MOS 트랜지스터의 성능은 감소되지 않는다. 도 10은 본 발명의 방법을 이용하여 형성된 MOS 트랜지스터와 종래기술의 MOS 트랜지스터의 성능을 대비한 대비도이다. 도 10을 참고하면, 0.13μm의 NMOS 트랜지스터를 예로 들 경우, 도 10의 동그라미가 본 발명의 방법을 이용하여 형성된 0.13μm의 NMOS 트랜지스터를 나타낸다. 네모는 종래기술의 0.13μm의 NMOS 트랜지스터를 나타낸다. 도10의 0.13μm의 NMOS 트랜지스터에 대해 테스트를 할 경우, 가로 좌표는 포화 전류(Idsat)를 나타내고, 세로 좌표는 0.13μm의 NMOS 트랜지스터 테스트 후의 테스트 값과 목표 값 간의 비율(Ratio)을 나타낸다. 도 10에서 알 수 있듯이, 동그라미로 이어진 곡선과 네모로 이어진 곡선의 추세는 대체로 서로 동일하다. 가로 좌표가 0.85인 점을 예로 들면, 본 발명의 방법을 이용하여 형성된 NMOS 트랜지스터는 포화 전류가 0.85일 때의 테스트 값과 목표 값의 비율이 38%이며, 종래기술의 NMOS 트랜지스터도 포화 전류가 0.85일 때의 테스트 값과 목표 값의 비율이 38%이다. 따라서, 도 10의 데이터로부터, 본 발명의 방법을 사용하여 형성된 MOS 트랜지스터의 성능은 종래기술의 MOS 트랜지스터의 성능에 비해, 낮아지지 않았다는 것을 알 수 있다. 따라서, 본 발명의 방법을 사용하여 형성된 MOS 트랜지스터는 전체 성능에 영향을 미치지 않으면서도, 칩에서 차지하는 MOS 트랜지스터의 면적을 효과적으로 줄일 수 있다.
본 발명의 방법이, 바람직한 실시예들을 통해 전술한 바와 같이 제공되었으나, 이는 본 발명을 한정하기 위한 것이 아니며, 당해 기술분야의 통상의 기술자는 본 발명의 정신을 위배하지 않는 범위 내에서, 상기 제공된 방법 및 기술 내용을 이용함으로써 본 발명의 기술 방안에 대해 가능한 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 사상의 내용을 벗어나지 않는 범위에서, 본 발명의 기술의 본질에 따라 상기 실시예에 대해 행한 간단한 수정, 균등한 변화 및 그 수식은 모두 본 발명의 기술적 사상의 보호범위 내에 속한다.
Claims (14)
- 내부에 격리구조가 형성된 기판을 제공하는 단계;
서로 인접한 상기 격리구조 사이의 상기 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 마스크로 하여, 상기 게이트 전극과 상기 격리구조 사이의 상기 기판 내에서 이온 주입을 함으로써 소스 전극과 드레인 전극을 형성하는 단계;
상기 격리구조, 상기 소스 전극 및 상기 드레인 전극의 표면 전체를 커버하는 도전층을 형성하는 단계;
상기 기판, 상기 도전층 및 상기 게이트 전극의 표면을 커버하는 층간 유전체층을 형성하는 단계;
바닥부가 상기 도전층을 노출시키는 통홀을 상기 층간 유전체층에 형성하는 단계; 및
상기 통홀 내에 도전 재료를 충전하여, 상기 도전층을 통해 상기 격리구조의 상부에 위치하는 도전플러그를 형성하는 단계
를 포함하는 반도체 소자의 형성방법. - 제1항에 있어서,
상기 도전층의 재료는 폴리사이드 또는 금속인, 반도체 소자의 형성방법. - 제2항에 있어서,
상기 도전층의 재료가 폴리사이드일 경우, 상기 폴리사이드를 형성하는 공정은,
상기 격리구조, 상기 소스 전극 및 상기 드레인 전극의 표면에 다결정 실리콘층을 형성하는 단계;
상기 다결정 실리콘층 상에 금속층을 형성하는 단계;
상기 금속층이 형성된 다결정 실리콘층에 대해 어닐링 처리를 진행하는 단계
를 포함하는, 반도체 소자의 형성방법. - 제3항에 있어서,
상기 게이트 전극의 재료는 다결정 실리콘이며,
상기 금속층이 상기 게이트 전극 상에도 형성되는, 반도체 소자의 형성방법. - 제3항 또는 제4항에 있어서,
상기 금속층의 재료는 티타늄 또는 코발트인, 반도체 소자의 형성방법. - 제2항에 있어서,
상기 도전층의 재료가 금속일 경우, 상기 도전층과 상기 도전플러그 사이의 접촉 저항, 및 상기 소스 전극과 상기 드레인 전극 사이의 접촉 저항은 모두 100μΩ-cm보다 작은 것인, 반도체 소자의 형성방법. - 제6항에 있어서,
상기 도전층의 재료는 텅스텐 또는 구리이며, 상기 도전 재료는 텅스텐 또는 구리인 것을 특징으로 하는 반도체 소자의 형성방법. - 제6항에 있어서,
상기 도전층을 형성하는 공정은 스퍼터링 공정인, 반도체 소자의 형성방법. - 제1항에 있어서,
상기 격리구조는 셀로우 트렌치(shallow trench) 격리구조 또는 국부 필드 산화막 격리구조인, 반도체 소자의 형성방법. - 제1항에 있어서,
상기 게이트 전극을 형성하는 단계와, 상기 소스 전극과 드레인 전극을 형성하는 단계 사이에서, 상기 게이트 전극의 주변에 사이드윌을 형성하는 단계를 더 포함하는, 반도체 소자의 형성방법. - 제10항에 있어서,
상기 격리구조, 상기 소스 전극 및 상기 드레인 전극의 표면에 상기 도전층을 형성하는 것과 동시에, 상기 사이드윌의 표면에도 도전층을 형성하는, 반도체 소자의 형성방법. - 기판;
상기 기판 내에 위치하는 격리구조;
서로 인접한 상기 격리구조 사이에 위치하고, 상기 기판 상에 위치하는 게이트 전극;
상기 기판 내에 위치하고, 상기 게이트 전극과 상기 격리구조의 사이에 위치하는 소스 전극 및 드레인 전극;
상기 격리구조, 상기 소스 전극 및 상기 드레인 전극의 표면 전체를 커버하는 도전층;
상기 기판, 상기 도전층 및 상기 게이트 전극의 표면을 커버하는 층간 유전체층; 및
상기 층간 유전체층 내에 위치하고, 상기 도전층 상에 위치하여, 상기 도전층을 통해 상기 격리구조의 상부에 직접 형성되는 도전플러그
를 포함하는 반도체 소자. - 제12항에 있어서,
상기 게이트 전극의 양측에 사이드윌을 더 구비하고,
상기 사이드윌의 표면에도 도전층을 구비하는, 반도체 소자. - 제12항에 있어서,
상기 도전층의 재료는 폴리사이드 또는 금속인, 반도체 소자.
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