JP5463811B2 - 半導体装置の製造方法 - Google Patents
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Description
図5は、第1の実施形態に係る半導体装置(MOSトランジスタ)の上面図である。本実施形態では、図5に示すように、ソース・ドレイン領域の大きさが相互に異なる2種類のn型MOSトランジスタA,Bを形成する場合について説明する。ここでは、トランジスタAのソース・ドレイン領域の大きさ(ソース・ドレイン幅)Waは100nm、トランジスタBのソース・ドレイン領域の大きさ(ソース・ドレイン幅)Wbは1000nmとする。更に、ゲート長Lはいずれも45nm、ゲート幅Wはいずれも160nmとする。
第1の実施形態では、図12(b)〜図13(b)に示すように、半導体基板20にP(リン)をイオン注入した後、トランジスタB形成領域のサイドウォール33bを残したまま、シリサイド膜37b等を形成している。しかし、図18に示すように、Pのイオン注入後、又は活性化熱処理後にトランジスタB形成領域のサイドウォール33bを除去してからシリサイド形成工程を行ってもよい。これにより、図18に示すようにソース・ドレイン領域36bに接触するシリサイド膜37bの面積が大きくなり、ソース・ドレイン領域37bの見掛け上の抵抗値が減少するという効果が得られる。
図19は、第2の実施形態に係る半導体装置(MOSトランジスタ)の上面図である。本実施形態では、図19に示すように、ゲート電極を挟んで配置される一対のソース・ドレイン領域の大きさが相互に異なる場合について説明する。ここでは、図19に示すように、ゲート電極51の左側のソース・ドレイン領域54aがL字状、ゲート電極51の右側のソース・ドレイン領域54bが矩形状である場合について説明する。また、図19中のゲート長Lは45nm、W1の長さは160nm、W2の長さは240nm、Wc1の長さは300nm、Wc2の長さは280nmとしている。
図23は、第3の実施形態に係る半導体装置の上面図である。本実施形態では、図23に示すように、1つの矩形の素子領域(素子分離領域66に囲まれた領域)を共用する3個のトランジスタT1,T2,T3を形成する。トランジスタT1のゲート電極61aの両側のソース・ドレイン幅はいずれもW1である。また、トランジスタT2のゲート電極61bの左側のソース・ドレイン幅はW1、右側のソース・ドレイン幅はW2(W1<W2)である。更に、トランジスタT3のゲート電極61cの左側のソース・ドレイン幅はW2、右側のソース・ドレイン幅はW1である。トランジスタT1,T2,T3のゲート幅WはいずれもWである。
図24は、第4の実施形態に係る半導体装置の上面図である。本実施形態では、図24に示すように、素子分離領域76に囲まれたL字状の素子領域を共用する2個のトランジスタT1、T2を形成する。トランジスタT1のゲート電極71aの左側のソース・ドレイン領域74aは矩形状であるが、右側のソース・ドレイン領域74bはL字状であり、左側のソース・ドレイン領域74aよりも大きな面積を有している。また、トランジスタT2は、ゲート電極71bの左側のソース・ドレイン領域74cの面積が、右側のソース・ドレイン領域74dの面積よりも大きくなっている。
前記半導体基板の第2の素子領域に形成された第2のトランジスタとを有し、
前記第1のトランジスタは、第1のゲート電極と、前記第1のゲート電極の両側に配置された第1のサイドウォールと、前記第1のゲート電極の下の前記半導体基板に形成された第1のチャネル領域と、前記第1のチャネル領域を挟んで前記半導体基板に配置された一対の第1不純物領域とを有し、
前記第2のトランジスタは、第2のゲート電極と、前記第2のゲート電極の両側に配置されて前記第1のサイドウォールよりも幅が広い第2のサイドウォールと、前記第2のゲート電極の下の前記半導体基板に形成された第2のチャネル領域と、前記第2のチャネル領域を挟んで配置された一対の第2不純物領域とを有し、
前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短く、且つ、前記第1不純物領域の第1不純物濃度と前記第2不純物領域の第2不純物濃度とが等しいことを特徴とする半導体装置。
前記第1の素子領域の上に第1のゲート電極を形成するとともに、前記第2の素子領域の上に第2のゲート電極を形成する工程と、
前記第1のゲート電極の両側に第1のサイドウォールを形成し、前記第2のゲート電極の両側に第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記第1ゲート電極及び前記第1のサイドウォールをマスクとして前記第1の素子領域に第1不純物を注入して一対の第1不純物領域を形成し、前記第2のゲート電極及び前記第2のサイドウォールをマスクとして前記第2の素子領域に第2不純物を注入して一対の第2不純物領域を形成する工程と、
熱処理を実施して前記第1不純物領域の前記第1不純物と前記第2不純物領域の前記第2不純物と活性化させる工程とを有し、
前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短く、且つ、前記第1不純物領域の第1不純物濃度と前記第2不純物領域の第2不純物濃度とが等しいことを特徴とする半導体装置の製造方法。
その後、前記第1不純物領域及び前記第2不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする付記6に記載の半導体装置の製造方法。
前記一対の不純物領域のうちのいずれか一方の不純物領域の面積が他方の不純物領域の面積よりも大きく、前記一方の不純物領域側の前記サイドウォールの幅が前記他方の不純物領域側の前記サイドウォールの幅よりも広く、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置。
前記素子領域の上にゲート電極を形成する工程と、
前記ゲート電極の一方の側壁に第1のサイドウォールを形成し、他方の側壁に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記ゲート電極、前記第1のサイドウォール及び前記第2のサイドウォールをマスクとして前記素子領域に第1不純物を注入して一対の不純物領域を形成する工程と、
熱処理を実施して前記不純物領域の第1不純物を活性化させる工程とを有し、
前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置の製造方法。
その後、前記不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする付記14に記載の半導体装置の製造方法。
前記ゲート電極をマスクとして前記素子領域に第2不純物を注入してエクステンション領域を形成する工程を有することを特徴とする付記13乃至16のいずれか1項に記載の半導体装置の製造方法。
Claims (8)
- 半導体基板に素子分離領域を形成し、第1の素子領域と、該第1の素子領域よりも面積が大きい第2の素子領域とを画定する工程と、
前記第1の素子領域の上に第1のゲート電極を形成するとともに、前記第2の素子領域の上に第2のゲート電極を形成する工程と、
前記第1のゲート電極の両側に第1のサイドウォールを形成し、前記第2のゲート電極の両側に第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記第1ゲート電極及び前記第1のサイドウォールをマスクとして前記第1の素子領域に第1不純物を注入して一対の第1不純物領域を形成し、前記第2のゲート電極及び前記第2のサイドウォールをマスクとして前記第2の素子領域に第2不純物を注入して一対の第2不純物領域を形成する工程と、
熱処理を実施して前記第1不純物領域の前記第1不純物と前記第2不純物領域の前記第2不純物と活性化させる工程とを有し、
前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短く、且つ、前記第1不純物領域の第1不純物濃度と前記第2不純物領域の第2不純物濃度とが等しいことを特徴とする半導体装置の製造方法。 - 前記第2のサイドウォールは第1の絶縁膜と第2の絶縁膜とを積層して形成し、前記第1のサイドウォールは前記第1の絶縁膜で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記熱処理の後に、前記第2のサイドウォールの前記第2の絶縁膜を除去する工程と、
その後、前記第1不純物領域及び前記第2不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする請求項2に記載の半導体装置の製造方法。 - 半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
前記素子領域の上にゲート電極を形成する工程と、
前記ゲート電極の一方の側壁に第1のサイドウォールを形成し、他方の側壁に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記ゲート電極、前記第1のサイドウォール及び前記第2のサイドウォールをマスクとして前記素子領域に第1不純物を注入して一対の不純物領域を形成する工程と、
熱処理を実施して前記不純物領域の第1不純物を活性化させる工程とを有し、
前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置の製造方法。 - 前記第1不純物を活性化させる工程の後に、前記第2のサイドウォールの前記第2の絶縁膜を除去する工程と、
その後、前記不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記素子領域に、前記ゲート電極、前記サイドウォール及び前記一対の不純物領域をそれぞれ複数組形成することを特徴とする請求項4又は5に記載の半導体装置の製造方法。
- 半導体基板に素子分離領域を形成し、第1の素子領域と、該第1の素子領域よりも面積が大きい第2の素子領域とを画定する工程と、
前記第1の素子領域の上に第1のゲート電極を形成するとともに、前記第2の素子領域の上に第2のゲート電極を形成する工程と、
前記第1のゲート電極の両側に第1のサイドウォールを形成し、前記第2のゲート電極の両側に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記第1ゲート電極、前記第1のサイドウォール、前記第2のゲート電極、及び前記第2のサイドウォールをマスクとして前記半導体基板に不純物を注入して、前記第1の素子領域に一対の第1不純物領域を形成し、前記第2の素子領域に一対の第2不純物領域を形成する工程と、
熱処理を実施して前記第1不純物領域及び前記第2不純物領域の前記不純物を活性化させる工程とを有し、
前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短いことを特徴とする半導体装置の製造方法。 - 半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
前記素子領域の上にゲート電極を形成する工程と、
前記ゲート電極の一方の側壁に第1のサイドウォールを形成し、他方の側壁に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記ゲート電極、前記第1のサイドウォール及び前記第2のサイドウォールをマスクとして前記素子領域に不純物を注入して一対の不純物領域を形成する工程と、
熱処理を実施して前記不純物領域の不純物を活性化させる工程とを有し、
前記一方の側壁側の不純物領域の面積が前記他方の側壁側の不純物領域の面積よりも小さいことを特徴とする半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009208306A JP5463811B2 (ja) | 2009-09-09 | 2009-09-09 | 半導体装置の製造方法 |
US12/877,882 US8237219B2 (en) | 2009-09-09 | 2010-09-08 | Semiconductor device and method of manufacturing same |
US13/544,376 US8470656B2 (en) | 2009-09-09 | 2012-07-09 | Semiconductor device and method of manufacturing the same |
US13/544,496 US20120273896A1 (en) | 2009-09-09 | 2012-07-09 | Semiconductor device and method of manufacturing same |
US13/544,437 US20120273853A1 (en) | 2009-09-09 | 2012-07-09 | Semiconductor device and method of manufacturing same |
US13/765,266 US9012285B2 (en) | 2009-09-09 | 2013-02-12 | Semiconductor device and method of manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009208306A JP5463811B2 (ja) | 2009-09-09 | 2009-09-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011060959A JP2011060959A (ja) | 2011-03-24 |
JP5463811B2 true JP5463811B2 (ja) | 2014-04-09 |
Family
ID=43647041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009208306A Expired - Fee Related JP5463811B2 (ja) | 2009-09-09 | 2009-09-09 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (5) | US8237219B2 (ja) |
JP (1) | JP5463811B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8709883B2 (en) * | 2011-08-19 | 2014-04-29 | Freescale Semiconductor, Inc. | Implant for performance enhancement of selected transistors in an integrated circuit |
US9679978B2 (en) | 2015-09-24 | 2017-06-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
US6890824B2 (en) * | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2003179157A (ja) * | 2001-12-10 | 2003-06-27 | Nec Corp | Mos型半導体装置 |
JP2004172389A (ja) * | 2002-11-20 | 2004-06-17 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7348245B2 (en) * | 2003-04-28 | 2008-03-25 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
JP2005005372A (ja) | 2003-06-10 | 2005-01-06 | Toshiba Corp | Mosトランジスタ及びその製造方法 |
US7279746B2 (en) * | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
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KR100510541B1 (ko) * | 2003-08-11 | 2005-08-26 | 삼성전자주식회사 | 고전압 트랜지스터 및 그 제조 방법 |
US7585735B2 (en) * | 2005-02-01 | 2009-09-08 | Freescale Semiconductor, Inc. | Asymmetric spacers and asymmetric source/drain extension layers |
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US8614484B2 (en) * | 2009-12-24 | 2013-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage device with partial silicon germanium epi source/drain |
-
2009
- 2009-09-09 JP JP2009208306A patent/JP5463811B2/ja not_active Expired - Fee Related
-
2010
- 2010-09-08 US US12/877,882 patent/US8237219B2/en not_active Expired - Fee Related
-
2012
- 2012-07-09 US US13/544,496 patent/US20120273896A1/en not_active Abandoned
- 2012-07-09 US US13/544,376 patent/US8470656B2/en not_active Expired - Fee Related
- 2012-07-09 US US13/544,437 patent/US20120273853A1/en not_active Abandoned
-
2013
- 2013-02-12 US US13/765,266 patent/US9012285B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20110057253A1 (en) | 2011-03-10 |
US20120273853A1 (en) | 2012-11-01 |
US20120273896A1 (en) | 2012-11-01 |
US20120276710A1 (en) | 2012-11-01 |
US20130149827A1 (en) | 2013-06-13 |
US8237219B2 (en) | 2012-08-07 |
JP2011060959A (ja) | 2011-03-24 |
US9012285B2 (en) | 2015-04-21 |
US8470656B2 (en) | 2013-06-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130815 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |