JP5463811B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、トランジスタを有する半導体装置の製造方法に関する。
近年、半導体装置のより一層の高集積化及び高性能化が要求されており、それにともなって半導体基板に形成されるMOSトランジスタの数も増大している。
一般的なMOSトランジスタには、ソース又はドレインとなる不純物が導入された不純物領域(以下、「ソース・ドレイン領域」という)のチャネル側端部にエクステンション領域が設けられている。このようなMOSトランジスタは、例えば以下に示す方法により形成されている。
まず、シリコン半導体基板上にゲート絶縁膜及びゲート電極を形成する。その後、ゲート電極をマスクとし、半導体基板に不純物をイオン注入して、エクステンション領域を形成する。次に、ゲート電極の両側にサイドウォールを形成する。そして、ゲート電極及びサイドウォールをマスクとし、半導体基板に不純物をエクステンション領域よりも深く且つ高濃度にイオン注入して、ソース・ドレイン領域を形成する。次いで、熱処理を実施して、半導体基板に導入した不純物を活性化させる。このようにして、エクステンション領域を有するMOSトランジスタが完成する。
上述したように、MOSトランジスタの製造工程では、不純物を活性化させる熱処理(以下、「活性化熱処理」ともいう)工程が必須である。この熱処理工程では、ソース・ドレイン領域に注入された不純物がゲート電極の下方に拡散して、ソースとドレインとの間隔(以下、「チャネル長」ともいう)が短縮される。ソースとドレインとの間隔が過度に小さくなると、しきい値電圧が低下して短チャネル効果が発生してしまう。このため、活性化熱処理は、例えばRTA(Rapid Thermal Annealing)法を用いて短時間で行われる。また、サイドウォールの厚さも、不純物拡散による短チャネル効果を防止できる厚さに設定される。
なお、熱処理工程における不純物の拡散量(拡散距離)は不純物濃度に関係することが知られている。このため、ソースの不純物濃度をドレインの不純物濃度よりも高くしたMOSトランジスタにおいて、ソース側のサイドウォールを厚くしてソースとゲート電極とのオーバーラップ量を抑えることが提案されている。
特開2005−5372号公報
ソース・ドレイン領域の大きさの違いに起因する特性のばらつきを抑制できる半導体装置の製造方法を提供することを目的とする。
一観点によれば、半導体基板に素子分離領域を形成し、第1の素子領域と、該第1の素子領域よりも面積が大きい第2の素子領域とを画定する工程と、前記第1の素子領域の上に第1のゲート電極を形成するとともに、前記第2の素子領域の上に第2のゲート電極を形成する工程と、前記第1のゲート電極の両側に第1のサイドウォールを形成し、前記第2のゲート電極の両側に第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、前記第1ゲート電極及び前記第1のサイドウォールをマスクとして前記第1の素子領域に第1不純物を注入して一対の第1不純物領域を形成し、前記第2のゲート電極及び前記第2のサイドウォールをマスクとして前記第2の素子領域に第2不純物を注入して一対の第2不純物領域を形成する工程と、熱処理を実施して前記第1不純物領域の前記第1不純物と前記第2不純物領域の前記第2不純物と活性化させる工程とを有し、前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短く、且つ、前記第1不純物領域の第1不純物濃度と前記第2不純物領域の第2不純物濃度とが等しい半導体装置の製造方法が提供される。
また、本発明の他の観点によれば、半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、前記素子領域の上にゲート電極を形成する工程と、前記ゲート電極の一方の側壁に第1のサイドウォールを形成し、他方の側壁に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、前記ゲート電極、前記第1のサイドウォール及び前記第2のサイドウォールをマスクとして前記素子領域に第1不純物を注入して一対の不純物領域を形成する工程と、熱処理を実施して前記不純物領域の第1不純物を活性化させる工程とを有し、前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しい半導体装置の製造方法が提供される。
上記一観点によれば、ソース・ドレイン領域(ソース又はドレインとなる不純物が注入された領域)の大きさが異なるトランジスタを有する半導体装置において、熱処理する際にソース・ドレイン領域の大きさの違いによるゲート電極の下方への過剰な不純物の拡散を抑制でき、所定の特性を得ることができる。
図1(a)は活性化熱処理前の半導体基板を示す断面図、図1(b)は活性化熱処理後の半導体基板を示す断面図である。 図2(a)はトランジスタAの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図2(b)はトランジスタBの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。 図3(a)はトランジスタA,Bの不純物注入直後及び活性化熱処理後の横方向の不純物濃度分布をシミュレーションした結果を示す図、図3(b)はトランジスタA,Bの不純物注入直後及び活性化熱処理後の縦方向の不純物濃度分布をシミュレーションした結果を示す図である。 図4は、トランジスタA,Bのしきい値Vthとゲート長Lとの関係を示す図である。 図5は、第1の実施形態に係る半導体装置の上面図である。 図6は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その1)である。 図7は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その2)である。 図8は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その3)である。 図9は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その4)である。 図10は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その5)である。 図11は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その6)である。 図12は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その7)である。 図13は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その8)である。 図14は、第1の実施形態に係る半導体装置の製造方法を示す断面図(その9)である。 図15(a)はトランジスタAの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図15(b)はトランジスタBの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。 図16(a)はトランジスタA,Bの不純物注入直後及び活性化熱処理後の横方向の不純物濃度分布をシミュレーションした結果を示す図、図16(b)はトランジスタA,Bの不純物注入直後及び熱処理後の縦方向の不純物濃度分布をシミュレーションした結果を示す図である。 図17は、トランジスタA,Bのしきい値電圧Vthとゲート長Lとの関係を示す図である。 図18は、第1の実施形態の変形例の半導体装置の製造方法を示す断面図である。 図19は、第2の実施形態に係る半導体装置の上面図である。 図20は、第2の実施形態に係る半導体装置の製造方法を断面図(その1)である。 図21は、第2の実施形態に係る半導体装置の製造方法を断面図(その2)である。 図22は、第2の実施形態に係る半導体装置の製造方法の変形例を示す断面図である。 図23は、第3の実施形態に係る半導体装置の上面図である。 図24は、第4の実施形態に係る半導体装置の上面図である。
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
従来は、不純物濃度が同じであれば、熱処理時における不純物の拡散量(拡散距離)も同じであると考えられていた。しかしながら、本願発明者らの実験・研究から、微細化したMOSトランジスタを形成する場合に、不純物濃度が同じであっても、ソース・ドレイン領域の大きさにより不純物の拡散量が変化することが判明した。この現象により、同一条件で製造したMOSトランジスタであっても、ソース・ドレイン領域の大きさによりチャネル長が変化してしまう。
ゲート長(ゲート電極の幅)が大きいトランジスタの場合は、ソース・ドレイン領域の大きさの違いによる不純物拡散量の差が問題となることは少ない。しかし、ゲート長が小さいトランジスタの場合は、ソース・ドレイン領域の大きさの違いによって生じるチャネル長の変化の影響が大きく、ソース・ドレイン領域が大きいトランジスタと小さいトランジスタとでは特性、例えばしきい値電圧が異なってしまう。
実際の半導体装置では、レイアウト上の都合等により、ソース・ドレイン領域の大きさが相互に異なる複数のMOSトランジスタが存在する。複数のMOSトランジスタを用いて形成される電子回路において、各MOSトランジスタの特性が異なってしまうと動作不良の原因となる。
図1(a)は活性化熱処理前の半導体基板を示す断面図、図1(b)は活性化熱処理後の半導体基板を示す断面図である。図1(a),(b)において、左図はソース・ドレイン領域が小さいMOSトランジスタ(以下、トランジスタAという)を示し、右図はソース・ドレイン領域が大きいMOSトランジスタ(以下、トランジスタBという)を示している。
なお、図1(a),(b)において、10は半導体基板、11a,11bはゲート絶縁膜、12a,12bはゲート電極、13a,13bはエクステンション領域、14a,14bはソース・ドレイン領域、15a,15bはサイドウォール、16は素子分離領域を示している。また、図1(a),(b)において、トランジスタAのサイドウォール15aから素子分離領域16までの距離をWaで示し、トランジスタBのサイドウォール15bから素子分離領域16までの距離をWb(Wb>Wa)で示している。以下、サイドウォールから素子分離領域までの距離(ゲート電極に直交する方向の長さ)を、ソース・ドレイン幅ともいう。
図1(a)に示すように活性化熱処理前の状態において、ソース・ドレイン領域14a,14bのエッジは、サイドウォール15a,15bの外側のエッジとほぼ一致している。この状態で熱処理を施すと、図1(b)に示すように不純物が拡散してソース・ドレイン領域14a,14bのエッジはゲート電極13a,13bに近づく。
ここで、トランジスタAに合わせて熱処理条件を設定すると、トランジスタBでは不純物拡散量が大きくなって、ソース・ドレイン領域14b間の間隔(チャネル長)が極端に短くなる。
図2(a)はトランジスタAの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図2(b)はトランジスタBの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。また、図3(a)は、横軸にゲート電極12から図2(a),(b)中に直線Hで示す水平方向の距離をとり、縦軸に不純物濃度をとって、トランジスタA,Bの不純物注入直後及び活性化熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。更に、図3(b)は横軸に基板表面から図2(a),(b)中に直線Vで示す深さ方向の距離をとり、縦軸に不純物濃度をとって、トランジスタA,Bの不純物注入直後及び活性化熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。
但し、ここでは、トランジスタAのサイドウォール15aから素子分離領域16までの距離Waを100nm、トランジスタBのサイドウォール15bから素子分離領域16までの距離Wbを1000nmとしている。また、半導体基板にはチャネル不純物としてB(ホウ素)をイオン注入している。更に、ソース・ドレイン領域14a,14bにはP(リン)をイオン注入している。更にまた、ゲート電極12a,12bの幅(ゲート長)はいずれも45nm、サイドウォール15a,15bの幅はいずれも38nmとしている。なお、図2(a),(b)において破線で示す位置、及び図3(a),(b)においてB(ホウ素)の濃度とP(リン)の濃度とが等しくなる位置が、pn接合の位置を示している。また、本願においてサイドウォールの幅とは、MOSトランジスタを上から見たときのサイドウォールの内側(ゲート電極側)の辺から外側の辺までの距離をいう。
この図3(a),(b)から、ソース・ドレイン領域が大きいトランジスタBのほうがソース・ドレイン領域が小さいトランジスタAよりも、熱処理による不純物拡散量が大きいことがわかる。
図4は、横軸にゲート長Lをとり、縦軸にしきい値電圧Vthをとって、トランジスタA,Bのしきい値Vthとゲート長Lとの関係を示す図である。この図4に示すように、ゲート長Lが50nm程度のときはトランジスタA,Bのしきい値電圧の差は比較的小さいものの、ゲート長Lが小さくなるほどトランジスタA,Bのしきい値電圧の差は大きくなる。
ソース・ドレイン領域が大きいと熱処理時の不純物拡散量が大きくなる原因は明らかでないものの、以下のように考えることができる。すなわち、半導体基板に注入された不純物イオンは、結晶中の点欠陥と対になって不純物濃度が低いほうに移動する。ソース・ドレイン領域が大きい場合は、不純物イオン及び点欠陥の総数が多いため、点欠陥と対になって移動する不純物の量が多くなる。また、ソース・ドレイン領域のうち素子分離領域に近い部分では、不純物が素子分離領域に取り込まれて不純物の密度が低くなる。そのため、ソース・ドレイン領域が小さい場合は、素子分離領域に向けて拡散する不純物の割合が多くなり、ゲート電極の下方に向けて拡散する不純物の割合が相対的に少なくなる。これらの理由により、不純物濃度が同じであっても、ソース・ドレイン領域の大きさの違いによりゲート電極の下方への不純物の拡散量が異なるものと考えられる。
(第1の実施形態)
図5は、第1の実施形態に係る半導体装置(MOSトランジスタ)の上面図である。本実施形態では、図5に示すように、ソース・ドレイン領域の大きさが相互に異なる2種類のn型MOSトランジスタA,Bを形成する場合について説明する。ここでは、トランジスタAのソース・ドレイン領域の大きさ(ソース・ドレイン幅)Waは100nm、トランジスタBのソース・ドレイン領域の大きさ(ソース・ドレイン幅)Wbは1000nmとする。更に、ゲート長Lはいずれも45nm、ゲート幅Wはいずれも160nmとする。
図5に示す半導体装置を製造する場合、ソース・ドレイン領域が小さいトランジスタAに合わせて熱処理を行うと、ソース・ドレイン領域が大きいトランジスタBに注入された不純物の拡散量が大きくなり、所望のチャネル長とすることができなくなる。そこで、本実施形態では、トランジスタAのゲート電極29aの両側にはサイドウォール32aを形成し、トランジスタBのゲート電極29bの両側にはサイドウォール32aと同じ幅のサイドウォール32bに加えて、サイドウォール33bを形成する。
図6〜図14は、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、一般的な半導体装置はn型MOSトランジスタとp型MOSトランジスタとを有している。n型MOSトランジスタとp型MOSトランジスタとは、半導体基板に導入する不純物の導電型が異なること以外は基本的に同様の工程で形成する。そのため、ここではp型MOSトランジスタの製造方法の説明は省略する。
まず、図6(a)に示すように、抵抗率が例えば10Ωcmのp型シリコン半導体基板20を用意し、この半導体基板20の表面を熱酸化させて、熱酸化膜21を例えば10nmの厚さに形成する。その後、CVD(Chemical Vapor Deposition)法により、熱酸化膜21の上にシリコン窒化膜(SiN膜)22を例えば90nmの厚さに形成する。
次に、図6(b)に示す構造を得るまでの工程について説明する。上記の工程でシリコン窒化膜22を形成した後、シリコン窒化膜22の上にフォトレジスト膜(図示せず)を形成する。その後、露光及び現像処理を実施して、シリコン窒化膜22の所定領域(素子領域)上のみにフォトレジスト膜を残す。そして、このフォトレジスト膜をマスクとしてシリコン窒化膜22及び熱酸化膜21をエッチングして、半導体基板20の表面を露出させる。
次いで、ドライエッチング法により、半導体基板20を260nm〜350nm程度の深さまでエッチングして、溝23を形成する。本実施形態では、溝23の深さを280nmとする。その後、フォトレジスト膜を除去する。これにより、図6(b)に示す構造が得られる。
次に、図7(a)に示すように、例えばCVD法により半導体基板20の上側全面にシリコン酸化物24を堆積させて、このシリコン酸化物24により溝23を埋め込む。その後、図7(b)に示すように、例えばCMP(Chemical Mechanical Polishing)法によりシリコン窒化膜22が露出するまでシリコン酸化物24を研磨し、溝23内のみにシリコン酸化物24を残して素子分離領域26とする。次いで、図8(a)に示すように、例えばドライエッチング法を使用してシリコン窒化膜22及び熱酸化膜21を除去し、半導体基板20の表面を露出させる。
なお、本実施形態ではSTI(Shallow Trench Isolation)法により素子分離領域26を形成しているが、LOCOS(Local Oxidation of Silicon)法により素子分離領域を形成してもよい。
次に、図8(b)に示す構造を得るまでの工程について説明する。上記の工程により素子分離領域26を形成した後、素子領域の基板表面を熱酸化して、厚さが例えば10nmの犠牲酸化膜(図示せず)を形成する。その後、犠牲酸化膜を介して素子領域(n型MOSトランジスタ形成領域)にB(ホウ素)をイオン注入して、pウェル(図示せず)を形成する。このときのイオン注入条件は、例えば加速電圧が120keV、ドーズ量が3×1013cm-2、照射角が0°(基板面に垂直)とする。
次に、素子領域(n型MOSトランジスタ形成領域)の基板表面に、チャネル不純物としてB(ホウ素)を、例えば加速電圧が10keV、ドーズ量が1.8×1013cm-2、照射角度が7°の条件でイオン注入する。その後、犠牲酸化膜を除去して半導体基板20の表面を露出させる。そして、例えばRTA法により1000℃の温度で10秒間熱処理してイオン注入した不純物を活性化する。
次に、熱酸化法により素子領域の基板表面を熱酸化させて、厚さが例えば1.6nmのゲート絶縁膜28を形成する。これにより、図8(b)に示す構造が得られる。
次に、図9(a)に示す構造を得るまでの工程について説明する。上記の工程でゲート絶縁膜28を形成した後、例えばCVD法によりゲート絶縁膜28の上にポリシリコン膜を90nmの厚さに形成する。その後、フォトリソグラフィ法を用いてポリシリコン膜の上に所定の形状のフォトレジスト膜(図示せず)を形成した後、このフォトレジスト膜をマスクとしてドライエッチング法によりポリシリコン膜及びゲート絶縁膜28をパターニングする。その後、フォトレジスト膜を除去する。このようにして、図9(a)に示すポリシリコンからなるゲート電極29a,29bが形成される。
次に、図9(b)に示す構造を得るまでの工程について説明する。上記の工程でゲート電極29a,29bを形成した後、ポケット領域30a,30bを形成する。ポケット領域30a,30bは、以下の方法により形成する。例えば、加速エネルギーが70keV、ドーズ量が8×1012cm-2、照射角が30°の条件で照射方向を90°づつ変えながら半導体基板20(ゲート電極29a,29bの端部下方)にIn(インジウム)を合計4回イオン注入する。これにより、ゲート電極29a,29bのエッジの下方にポケット領域30a,30bが形成される。
次に、ゲート電極29a,29bをマスクとし、例えば加速エネルギーが1keV、ドーズ量が2×1015cm-2、照射角が0°の条件で半導体基板20にAs(ヒ素)を浅くイオン注入して、エクステンション領域31a,31bを形成する。これにより、図9(b)に示す構造が得られる。
次に、CVD法により、半導体基板20の上側全面にシリコン窒化膜を例えば40nmの厚さに形成する。その後、このシリコン窒化膜をエッチバックして、図10(a)に示すように、ゲート電極29a,29bの両側に、幅が例えば38nmのサイドウォール32a,32bを形成する。なお、サイドウォール32a,32bの幅は、シリコン窒化膜の厚さとエッチバック時の条件とにより制御することができる。
次に、図10(b)に示すように、CVD法により、半導体基板20の上側全面にシリコン酸化膜33を例えば8nmの厚さに形成する。その後、このシリコン酸化膜33をエッチバックして、図11(a)に示すように、サイドウォール32a,32bの隣に、幅が例えば5nmのサイドウォール33a,33bをそれぞれ形成する。
次に、フォトリソグラフィ法を用いて、図11(b)に示すように、トランジスタB形成領域を覆うフォトレジスト膜35を形成する。そして、図12(a)に示すように、シリコン窒化膜とシリコン酸化膜とのエッチングレートの差を利用する選択エッチングにより、トランジスタA形成領域のサイドウォール33aを除去する。その後、フォトレジスト膜35を除去する。
ここでは、トランジスタAとトランジスタBのそれぞれにサイドウォール33a、サイドウォール33bを形成し、サイドウォール33bを残しつつサイドウォール33aを除去する例を示したが、他の手法として図10(b)の状態でトランジスタBを覆うフォトレジスト膜を形成し、トランジスタAを覆うシリコン酸化膜33を除去し、フォトレジスト膜を除去した後にトランジスタBのみにサイドウォール33bを形成してもよい。
次に、図12(b)に示すように、ゲート電極29a,29b及びサイドウォール32a,32b,33bをマスクとして、例えば加速エネルギーが15keV、ドーズ量が5×1013cm-2、照射角が0°の条件で半導体基板20にP(リン)をイオン注入する。続けて、加速エネルギーが8keV、ドーズ量が1016cm-2、照射角が0°の条件で半導体基板20にPをイオン注入する。これにより、ゲート電極29aとサイドウォール32aを挟んで、又はゲート電極29bとサイドウォール32b,33bを挟んで、エクステンション領域31a,31bよりも深く且つ不純物濃度が高いソース・ドレイン領域36a,36bが形成される。
次に、例えばRTA法により1030℃の温度で1秒間熱処理して、ポケット領域30a,30b、エクステンション領域31a,31b及びソース・ドレイン領域36a,36bに注入された不純物を活性化する。RTA法としてはレーザアニール法やフラッシュランプアニール法も用いることができる。この活性化熱処理工程では、図13(a)に示すように、ソース・ドレイン領域36a,36bに導入された不純物がゲート電極29a,29b側に拡散してチャネル長が短縮される。
前述したように、ソース・ドレイン領域の大きさにより不純物の拡散量(拡散距離)が変化する。本実施形態では、ソース・ドレイン領域36aよりもソース・ドレイン領域36bのほうが不純物拡散量が大きくなる。このため、仮にトランジスタBにトランジスタAのサイドウォール32aと同じ幅のサイドウォール32bしか設けられてなく、トランジスタAに合わせて活性化熱処理条件を設定したとすると、トランジスタBではチャネル長が短くなって短チャネル効果が発生してしまう。しかし、本実施形態では、トランジスタBのゲート電極29bの両側にサイドウォール32bとサイドウォール33bとが設けられているので、ゲート電極29bの下方への不純物の過剰な拡散が回避される。これにより、短チャネル効果の発生が回避できる。
次に、図13(b)に示すように、シリサイド膜37a,37b,37c,37dを形成する。これらのシリサイド膜37a,37b,37c,37dは、例えば以下に示す方法により形成する。すなわち、スパッタ法等を用いて半導体基板20の上側全面にCo(コバルト)を堆積させてコバルト膜を形成した後、熱処理を施す。この熱処理により、ソース・ドレイン領域36a,36b及びゲート電極29a,29bの上部ではコバルトとシリコンとが反応して、シリサイド膜37a,37b,37c,37dが形成される。その後、エッチングにより未反応のコバルトを除去する。
次に、図14に示すように、CVD法により半導体基板20の上側全面にシリコン窒化膜38を例えば80nmの厚さに形成する。その後、例えばUSG(undoped sillicate glass)及びTEOS(Tetra-Ethyl-Ortho-Silicate)からなる層間絶縁膜39をCVD法により145nmの厚さに形成する。そして、フォトリソグラフィ工程及びエッチング工程を実施して、層間絶縁膜39の上面からソース・ドレイン領域36a,36b(シリサイド膜37a,37b)に到達するコンタクトホールを形成する。
次いで、スパッタ法により、半導体基板20の上側全面に全面にグルーレイヤ(図示せず)としてTi膜及びTiN膜を例えば14nmの厚さに形成した後、W(タングステン)を約200nmの厚さに堆積させてコンタクトホール内にWを充填する。その後、層間絶縁膜39の上面が露出するまでCMP研磨して表面を平坦化する。これにより、ソース・ドレイン領域36a,36bに電気的に接続したコンタクトプラグ40が形成される。その後、配線形成工程、層間絶縁膜形成工程及びコンタクトプラグ形成工程等を順次実施して、所望の多層配線構造を形成する。このようにして、半導体装置が完成する。
図15(a)は上述した方法により製造したトランジスタAの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図、図15(b)はトランジスタBの熱処理後の不純物濃度プロファイルのシミュレーション結果を示す図である。また、図16(a)は、横軸にゲート電極12から図15(a),(b)中に直線Hで示す水平方向の距離をとり、縦軸に不純物濃度をとって、トランジスタA,Bの不純物注入直後及び活性化熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。更に、図16(b)は、横軸に基板表面から図15(a),(b)中に直線Vで示す深さ方向の距離をとり、縦軸に不純物濃度をとって、トランジスタA,Bの不純物注入直後及び熱処理後の不純物濃度分布をシミュレーションした結果を示す図である。
但し、ここでは、トランジスタAのサイドウォール32aから素子分離領域26までの距離Waを100nm、トランジスタBのサイドウォール33bから素子分離領域26での距離Wbを1000nmとしている。また、半導体基板にはチャネル不純物としてB(ホウ素)をイオン注入している。更に、ソース・ドレイン領域36a,36bにはP(リン)をイオン注入している。更にまた、ゲート電極29a,29bの幅(ゲート長)はいずれも45nm、トランジスタAのサイドウォールの幅(サイドウォール32aの幅)は38nm、トランジスタBのサイドウォールの幅(サイドウォール32b,33bの合計の幅)は43nmとしている。なお、図15(a),(b)において破線で示す位置、及び図16(a),(b)においてB(ホウ素)の濃度とP(リン)の濃度とが等しくなる位置が、pn接合の位置を示している。
この図16(a),(b)から、本実施形態により製造したトランジスタA,Bは、熱処理後におけるpn接合の位置(ゲート電極の端部からの距離)がほぼ同一であることがわかる。
図17は、横軸にゲート長Lをとり、縦軸にしきい値電圧Vthをとって、本実施形態により製造したトランジスタA,Bのしきい値電圧Vthとゲート長Lとの関係を示す図である。この図17に示すように、本実施形態により製造したトランジスタA,Bでは、ゲート長が40〜50nmの範囲においてしきい値電圧がほぼ同じになっていることがわかる。
なお、本実施形態ではトランジスタAのサイドウォールの幅を38nm、トランジスタBのサイドウォールの幅(サイドウォール32b,33bの合計幅)を43nmとしているが、これは一例である。トランジスタA,Bのサイドウォールの幅は、例えばソース・ドレイン領域36a,36bの大きさをパラメータとして熱処理後の不純物濃度分布をシミュレーション計算し、特性がほぼ一致するように、又は特性の差が許容範囲内となるように決定することが好ましい。
(第1の実施形態の変形例)
第1の実施形態では、図12(b)〜図13(b)に示すように、半導体基板20にP(リン)をイオン注入した後、トランジスタB形成領域のサイドウォール33bを残したまま、シリサイド膜37b等を形成している。しかし、図18に示すように、Pのイオン注入後、又は活性化熱処理後にトランジスタB形成領域のサイドウォール33bを除去してからシリサイド形成工程を行ってもよい。これにより、図18に示すようにソース・ドレイン領域36bに接触するシリサイド膜37bの面積が大きくなり、ソース・ドレイン領域37bの見掛け上の抵抗値が減少するという効果が得られる。
(第2の実施形態)
図19は、第2の実施形態に係る半導体装置(MOSトランジスタ)の上面図である。本実施形態では、図19に示すように、ゲート電極を挟んで配置される一対のソース・ドレイン領域の大きさが相互に異なる場合について説明する。ここでは、図19に示すように、ゲート電極51の左側のソース・ドレイン領域54aがL字状、ゲート電極51の右側のソース・ドレイン領域54bが矩形状である場合について説明する。また、図19中のゲート長Lは45nm、W1の長さは160nm、W2の長さは240nm、Wc1の長さは300nm、Wc2の長さは280nmとしている。
図19に示すトランジスタでは、ゲート電極51の左側のサイドウォール53から素子分離領域までの長さWc1、及びゲート電極51の右側のサイドウォール52から素子領域までの長さWc1はいずれも300nmである。しかし、左側のソース・ドレイン領域54aがL字状、右側のソース・ドレイン領域54bが矩形状であり、両者の面積が異なっている。このような場合、面積が大きいソース・ドレイン領域54aにイオン注入された不純物は、面積が小さいソース・ドレイン領域54bにイオン注入された不純物よりも熱処理時の拡散量が大きい。そこで、本実施形態では、ゲート電極51の右側には第1のサイドウォール52を配置し、左側には第1のサイドウォール52に加えて第2のサイドウォール53を配置している。
図20〜図21は、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
まず、図20(a)に示すように、第1の実施形態と同様の方法により半導体基板50に、素子分離領域46、ゲート絶縁膜41、ゲート電極51、ポケット領域43、エクステンション領域44、サイドウォール52及びサイドウォール53を形成する(図6(a)〜図11(a)参照)。ここでは、サイドウォール52はシリコン窒化膜により形成し、その幅は38nmとする。また、サイドウォール53はシリコン酸化膜により形成し、その幅は5nmとする。
次に、半導体基板50の上側全面にフォトレジストを塗布した後、露光及び現像処理を実施して、ゲート電極51の左側のソース・ドレイン形成領域を覆うフォトレジスト膜55を形成する。
次に、図20(b)に示すように、フォトレジスト膜55をマスクとしてゲート電極51の右側のサイドウォール53をエッチングにより除去する。その後、フォトレジスト膜55を除去する。
次に、図21(a)に示すようにゲート電極51及びサイドウォール52,53をマスクとして半導体基板50にP(リン)をイオン注入し、ソース・ドレイン領域54a,54bを形成する。そして、例えばRTA法により1030℃の温度で1秒間熱処理して、ポケット領域43、エクステンション領域44及びソース・ドレイン領域54a,53bに注入された不純物を活性化する。
この活性化熱処理工程では、図21(b)に示すようにソース・ドレイン領域54a,54bに導入された不純物が拡散して、ソース・ドレイン領域54a,54bがゲート電極51に近づく。この場合、面積が大きいソース・ドレイン領域54aのほうが面積が小さいソース・ドレイン領域54bよりも不純物の拡散量が大きくなる。しかし、本実施形態では、ソース・ドレイン領域54a側にはサイドウォール52に加えてサイドウォール53が形成されているので、ゲート電極51からソース・ドレイン領域54a,54bまでの距離はほぼ同じになる。
次に、図21(c)に示すように、ソース・ドレイン領域54a,54b及びゲート電極51の上にシリサイド膜56a,56b,56cを形成する。なお、図22に示すように、ソース・ドレイン領域54a側のサイドウォール53を除去した後に、シリサイド膜56a等を形成してもよい。その後の多層配線構造の形成工程は第1の実施形態と同様であるので、ここでは説明を省略する。
本実施形態においても、第1の実施形態と同様にゲート電極51の下方への過剰な不純物の拡散を防止でき、所望のトランジスタ特性を得ることができる。
(第3の実施形態)
図23は、第3の実施形態に係る半導体装置の上面図である。本実施形態では、図23に示すように、1つの矩形の素子領域(素子分離領域66に囲まれた領域)を共用する3個のトランジスタT1,T2,T3を形成する。トランジスタT1のゲート電極61aの両側のソース・ドレイン幅はいずれもW1である。また、トランジスタT2のゲート電極61bの左側のソース・ドレイン幅はW1、右側のソース・ドレイン幅はW2(W1<W2)である。更に、トランジスタT3のゲート電極61cの左側のソース・ドレイン幅はW2、右側のソース・ドレイン幅はW1である。トランジスタT1,T2,T3のゲート幅WはいずれもWである。
ここで、ソース・ドレイン幅とは、第1及び第2の実施形態のようにゲート電極から素子分離領域までの間に他のゲート電極がないときはサイドウォールから素子分離領域までの距離をいう。また、本実施形態のように1つの素子領域に複数のトランジスタを形成する場合、隣り合うトランジスタのサイドウォール間の中間点からサイドウォールまでの距離も、ソース・ドレイン幅という。
以下、トランジスタT1の左側のサイドウォール62aから素子分子領域66までの間の領域をソース・ドレイン領域64a、右側のサイドウォール62aからトランジスタT1,T2の中間点(各トランジスタのサイドウォール間の中間点:以下、同じ)までの領域をソース・ドレイン領域64b、トランジスタT2の左側のサイドウォール62bからトランジスタT1,T2の中間点までの領域をソース・ドレイン領域64c、トランジスタT2の右側のサイドウォール62b,63bからトランジスタT2,T3の中間点までの領域をソース・ドレイン領域64d、トランジスタT3の左側のサイドウォール62c,63cからトランジスタT2,T3の中間点までの領域をソース・ドレイン領域64e、トランジスタT3の右側のサイドウォール62cから素子分離領域66までの領域をソース・ドレイン領域64fという。
図23に示す半導体装置では、ソース・ドレイン領域64d,64eの大きさ(面積)が、他のソース・ドレイン領域64a,64b,64c,64fと異なっている。このような場合、面積が大きいソース・ドレイン領域64d,64eにイオン注入された不純物は、面積が小さいソース・ドレイン領域64a,64b,64c,64fにイオン注入された不純物よりも熱処理時の拡散量が大きい。
そこで、本実施形態では、トランジスタT1,T2,T3のゲート電極61a,61b,61cの両側にシリコン窒化膜をエッチバックして形成したサイドウォール62a,62b,62cを配置し、更にトランジスタT2のゲート電極61bの右側及びトランジスタT3のゲート電極61cの左側にシリコン酸化膜をエッチバックして形成したサイドウォール63b,63cを配置している。これにより、ゲート電極61b,61cからソース・ドレイン領域64d,64eまでの距離が遠くなり、活性化熱処理時にソース・ドレイン領域64d,64eからゲート電極61b,61cの下方への過剰な不純物の拡散を防止できる。その結果、所望の特性を得ることができる。
本実施形態の半導体装置は、1つの素子領域に複数のトランジスタを形成すること以外は第2の実施形態とほぼ同様の方法により製造することができる。すなわち、素子領域を共用するトランジスタT1,T2,T3の各ゲート電極61a,61b,61cの両側にシリコン窒化膜からなるサイドウォール及びシリコン酸化膜からなるサイドウォールを形成する。その後、フォトリソグラフィ法及びエッチング法を用いてゲート電極61aの両側、ゲート電極61bの右側及びゲート電極61cの左側のシリコン酸化膜からなるサイドウォールを除去する。このようにして、本実施形態に係る半導体装置を製造することができる。
(第4の実施形態)
図24は、第4の実施形態に係る半導体装置の上面図である。本実施形態では、図24に示すように、素子分離領域76に囲まれたL字状の素子領域を共用する2個のトランジスタT1、T2を形成する。トランジスタT1のゲート電極71aの左側のソース・ドレイン領域74aは矩形状であるが、右側のソース・ドレイン領域74bはL字状であり、左側のソース・ドレイン領域74aよりも大きな面積を有している。また、トランジスタT2は、ゲート電極71bの左側のソース・ドレイン領域74cの面積が、右側のソース・ドレイン領域74dの面積よりも大きくなっている。
なお、トランジスタT1のゲート幅はW2である。このトランジスタT1の左側のソース・ドレイン領域74aのソース・ドレイン幅はWc1であるが、右側のソース・ドレイン領域74bはソース・ドレイン幅がWc1の部分とWc3(Wc1<Wc3)の部分とを有している。トランジスタ2のゲート幅はW1(W1<W2)である。このトランジスタT2の左側のソース・ドレイン領域74cのソース・ドレイン幅はWc3であり、右側のソース・ドレイン領域74dのソース・ドレイン幅はWc1である。本実施形態においても、トランジスタT1のゲート電極71aの右側のサイドウォール72a,73aからトランジスタT1,T2の中間点までの領域をトランジスタT1側のソース・ドレイン領域74bとし、トランジスタT2のゲート電極71bの左側のサイドウォール72b,73bからトランジスタT1,T2の中間点までの領域をトランジスタT2側のソース・ドレイン領域74cとしている。
図24に示す半導体装置では、ソース・ドレイン領域74b,74cの大きさ(面積)が、他のソース・ドレイン領域74a,74dよりも大きくなっている。この場合、面積が大きいソース・ドレイン領域74b,74cにイオン注入された不純物は、面積が小さいソース・ドレイン領域74a,74dにイオン注入された不純物よりも熱処理時の拡散量が大きい。
そこで、本実施形態では、トランジスタT1のゲート電極71aの左側にはサイドウォール72aを配置し、右側にはサイドウォール72a,73aを配置している。また、トランジスタT2のゲート電極71bの左側にはサイドウォール72b,73bを配置し、右側にはサイドウォール72bのみを配置している。これにより、ゲート電極71a,71bからソース・ドレイン領域74b,74cまでの距離が遠くなり、活性化熱処理時にソース・ドレイン領域74b,74cからゲート電極71a,71bの下方への過剰な不純物の拡散を防止できる。その結果、所望の特性を得ることができる。
トランジスタT1,T2の各サイドウォールの幅は、各ソース・ドレイン領域74a,74dの大きさをパラメータとして熱処理後の不純物濃度分布をシミュレーション計算し、特性がほぼ一致するように、又は特性の差が許容範囲内となるように決定する。
以上説明した各実施形態に関し、更に以下の付記を開示する。
(付記1)半導体基板の第1の素子領域に形成された第1のトランジスタと、
前記半導体基板の第2の素子領域に形成された第2のトランジスタとを有し、
前記第1のトランジスタは、第1のゲート電極と、前記第1のゲート電極の両側に配置された第1のサイドウォールと、前記第1のゲート電極の下の前記半導体基板に形成された第1のチャネル領域と、前記第1のチャネル領域を挟んで前記半導体基板に配置された一対の第1不純物領域とを有し、
前記第2のトランジスタは、第2のゲート電極と、前記第2のゲート電極の両側に配置されて前記第1のサイドウォールよりも幅が広い第2のサイドウォールと、前記第2のゲート電極の下の前記半導体基板に形成された第2のチャネル領域と、前記第2のチャネル領域を挟んで配置された一対の第2不純物領域とを有し、
前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短く、且つ、前記第1不純物領域の第1不純物濃度と前記第2不純物領域の第2不純物濃度とが等しいことを特徴とする半導体装置。
(付記2)前記第1のゲート電極の第1パターン幅と前記第2のゲート電極の第2パターン幅とが同じであることを特徴とする付記1に記載の半導体装置。
(付記3)前記第1のゲート電極の第1パターン幅及び前記第2のゲート電極の第2パターン幅が、いずれも50nm以下であることを特徴とする付記1又は2に記載の半導体装置。
(付記4)半導体基板に素子分離領域を形成し、第1の素子領域と、該第1の素子領域よりも面積が大きい第2の素子領域とを画定する工程と、
前記第1の素子領域の上に第1のゲート電極を形成するとともに、前記第2の素子領域の上に第2のゲート電極を形成する工程と、
前記第1のゲート電極の両側に第1のサイドウォールを形成し、前記第2のゲート電極の両側に第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記第1ゲート電極及び前記第1のサイドウォールをマスクとして前記第1の素子領域に第1不純物を注入して一対の第1不純物領域を形成し、前記第2のゲート電極及び前記第2のサイドウォールをマスクとして前記第2の素子領域に第2不純物を注入して一対の第2不純物領域を形成する工程と、
熱処理を実施して前記第1不純物領域の前記第1不純物と前記第2不純物領域の前記第2不純物と活性化させる工程とを有し、
前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短く、且つ、前記第1不純物領域の第1不純物濃度と前記第2不純物領域の第2不純物濃度とが等しいことを特徴とする半導体装置の製造方法。
(付記5)前記第1のゲート電極の第1パターン幅と前記第2のゲート電極の第2パターン幅とが同じであることを特徴とする付記4に記載の半導体装置の製造方法。
(付記6)前記第2のサイドウォールは第1の絶縁膜と第2の絶縁膜とを積層して形成し、前記第1のサイドウォールは前記第1の絶縁膜で形成することを特徴とする付記4又は5に記載の半導体装置の製造方法。
(付記7)前記熱処理の後に、前記第1不純物領域及び前記第2不純物領域の上にシリサイド膜を形成する工程を有することを特徴とする付記4乃至6のいずれか1項に記載の半導体装置の製造方法。
(付記8)前記熱処理の後に、前記第2のサイドウォールの前記第2の絶縁膜を除去する工程と、
その後、前記第1不純物領域及び前記第2不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする付記6に記載の半導体装置の製造方法。
(付記9)前記第1のゲート電極及び前記第2のゲート電極を形成する工程と前記第1のサイドウォール及び前記第2のサイドウォールを形成する工程との間に、前記第1のゲート電極をマスクとして前記第1の素子領域に第3不純物を注入して第1エクステンション領域を形成し、前記第2のゲート電極をマスクとして前記第2の素子領域に第4不純物を注入して第2エクステンション領域を形成する工程とを有することを特徴とする付記4乃至8のいずれか1項に記載の半導体装置の製造方法。
(付記10)半導体基板の素子領域の上に形成されたゲート電極と、前記ゲート電極の両側に配置された一対のサイドウォールと、前記ゲート電極の下の前記半導体基板に形成されたチャネル領域と、前記チャネル領域を挟んで前記半導体基板に配置された一対の不純物領域とを有し、
前記一対の不純物領域のうちのいずれか一方の不純物領域の面積が他方の不純物領域の面積よりも大きく、前記一方の不純物領域側の前記サイドウォールの幅が前記他方の不純物領域側の前記サイドウォールの幅よりも広く、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置。
(付記11)前記ゲート電極のパターン幅が50nm以下であることを特徴とする付記10に記載の半導体装置。
(付記12)前記素子領域には、前記ゲート電極、前記サイドウォール及び前記一対の不純物領域がそれぞれ複数組形成されていることを特徴とする付記10又は11に記載の半導体装置。
(付記13)半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
前記素子領域の上にゲート電極を形成する工程と、
前記ゲート電極の一方の側壁に第1のサイドウォールを形成し、他方の側壁に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
前記ゲート電極、前記第1のサイドウォール及び前記第2のサイドウォールをマスクとして前記素子領域に第1不純物を注入して一対の不純物領域を形成する工程と、
熱処理を実施して前記不純物領域の第1不純物を活性化させる工程とを有し、
前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置の製造方法。
(付記14)前記第2のサイドウォールは第1の絶縁膜と第2の絶縁膜とを積層して形成し、前記第1のサイドウォールは前記第1の絶縁膜で形成することを特徴とする付記13に記載の半導体装置の製造方法。
(付記15)前記第1不純物を活性化させる工程の後に、前記不純物領域の上にシリサイド膜を形成する工程を有することを特徴とする付記13又は14に記載の半導体装置の製造方法。
(付記16)前記第1不純物を活性化させる工程の後に、前記第2のサイドウォールの前記第2の絶縁膜を除去する工程と、
その後、前記不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする付記14に記載の半導体装置の製造方法。
(付記17)前記ゲート電極を形成する工程と、前記第1のサイドウォール及び前記第2のサイドウォールを形成する工程との間に、
前記ゲート電極をマスクとして前記素子領域に第2不純物を注入してエクステンション領域を形成する工程を有することを特徴とする付記13乃至16のいずれか1項に記載の半導体装置の製造方法。
(付記18)前記素子領域に、前記ゲート電極、前記サイドウォール及び前記一対の不純物領域をそれぞれ複数組形成することを特徴とする付記13乃至17のいずれか1項に記載の半導体装置の製造方法。
10…半導体基板、11a,11b…ゲート絶縁膜、12a,12b…ゲート電極、13a,13b…エクステンション領域、14a,14b…ソース・ドレイン領域、15a,15b…サイドウォール、16…素子分離領域、20…半導体基板、21…熱酸化膜、22…シリコン窒化膜、23…溝、24…シリコン酸化物、26…素子分離領域、28…ゲート絶縁膜、29a,29b…ゲート電極、30a,30b…ポケット領域、31a,31b…エクステンション領域、32a,32b…サイドウォール、33…シリコン酸化膜、33a,33b…サイドウォール、35…フォトレジスト膜、36a,36b…ソース・ドレイン領域、37a,37b,37c,37d…シリサイド膜、38…シリコン窒化膜、39…層間絶縁膜、40…コンタクトプラグ、41…ゲート絶縁膜、43…ポケット領域、44…エクステンション領域、46…素子分離領域、50…半導体基板、51…ゲート電極、52,53…サイドウォール、54a,54b…ソース・ドレイン領域、55…フォトレジスト膜、56a,56b,56c…シリサイド膜、62a,62b,62c,63b,63c…サイドウォール、64a,64b,64c,64d,64e,64f…ソース・ドレイン領域、66…素子分離領域、71a,71b…ゲート電極、72a,72b,73a,73b…サイドウォール、74a,74b,74c,74d…ソース・ドレイン領域、76…素子分離利領域。

Claims (8)

  1. 半導体基板に素子分離領域を形成し、第1の素子領域と、該第1の素子領域よりも面積が大きい第2の素子領域とを画定する工程と、
    前記第1の素子領域の上に第1のゲート電極を形成するとともに、前記第2の素子領域の上に第2のゲート電極を形成する工程と、
    前記第1のゲート電極の両側に第1のサイドウォールを形成し、前記第2のゲート電極の両側に第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
    前記第1ゲート電極及び前記第1のサイドウォールをマスクとして前記第1の素子領域に第1不純物を注入して一対の第1不純物領域を形成し、前記第2のゲート電極及び前記第2のサイドウォールをマスクとして前記第2の素子領域に第2不純物を注入して一対の第2不純物領域を形成する工程と、
    熱処理を実施して前記第1不純物領域の前記第1不純物と前記第2不純物領域の前記第2不純物と活性化させる工程とを有し、
    前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短く、且つ、前記第1不純物領域の第1不純物濃度と前記第2不純物領域の第2不純物濃度とが等しいことを特徴とする半導体装置の製造方法。
  2. 前記第2のサイドウォールは第1の絶縁膜と第2の絶縁膜とを積層して形成し、前記第1のサイドウォールは前記第1の絶縁膜で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記熱処理の後に、前記第2のサイドウォールの前記第2の絶縁膜を除去する工程と、
    その後、前記第1不純物領域及び前記第2不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
    前記素子領域の上にゲート電極を形成する工程と、
    前記ゲート電極の一方の側壁に第1のサイドウォールを形成し、他方の側壁に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
    前記ゲート電極、前記第1のサイドウォール及び前記第2のサイドウォールをマスクとして前記素子領域に第1不純物を注入して一対の不純物領域を形成する工程と、
    熱処理を実施して前記不純物領域の第1不純物を活性化させる工程とを有し、
    前記一方の側壁側の不純物領域の面積が他方の側壁側の不純物領域の面積よりも小さく、且つ、前記一対の不純物領域の不純物濃度が互いに等しいことを特徴とする半導体装置の製造方法。
  5. 前記第1不純物を活性化させる工程の後に、前記第2のサイドウォールの前記第2の絶縁膜を除去する工程と、
    その後、前記不純物領域の上にシリサイド膜を形成する工程とを有することを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 前記素子領域に、前記ゲート電極、前記サイドウォール及び前記一対の不純物領域をそれぞれ複数組形成することを特徴とする請求項4又は5に記載の半導体装置の製造方法。
  7. 半導体基板に素子分離領域を形成し、第1の素子領域と、該第1の素子領域よりも面積が大きい第2の素子領域とを画定する工程と、
    前記第1の素子領域の上に第1のゲート電極を形成するとともに、前記第2の素子領域の上に第2のゲート電極を形成する工程と、
    前記第1のゲート電極の両側に第1のサイドウォールを形成し、前記第2のゲート電極の両側に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
    前記第1ゲート電極、前記第1のサイドウォール、前記第2のゲート電極、及び前記第2のサイドウォールをマスクとして前記半導体基板に不純物を注入して、前記第1の素子領域に一対の第1不純物領域を形成し、前記第2の素子領域に一対の第2不純物領域を形成する工程と、
    熱処理を実施して前記第1不純物領域及び前記第2不純物領域の前記不純物を活性化させる工程とを有し、
    前記第1不純物領域の、前記第1のゲート電極に直交する方向の第1の長さは、前記第2不純物領域の、前記第2のゲート電極に直交する方向の第2の長さよりも短いことを特徴とする半導体装置の製造方法。
  8. 半導体基板に素子分離領域を形成し、前記素子分離領域により囲まれた素子領域を確定する工程と、
    前記素子領域の上にゲート電極を形成する工程と、
    前記ゲート電極の一方の側壁に第1のサイドウォールを形成し、他方の側壁に前記第1のサイドウォールよりも幅が広い第2のサイドウォールを形成する工程と、
    前記ゲート電極、前記第1のサイドウォール及び前記第2のサイドウォールをマスクとして前記素子領域に不純物を注入して一対の不純物領域を形成する工程と、
    熱処理を実施して前記不純物領域の不純物を活性化させる工程とを有し、
    前記一方の側壁側の不純物領域の面積が前記他方の側壁側の不純物領域の面積よりも小さいことを特徴とする半導体装置の製造方法。
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